ＡｌＮ障壁層を有するＧａＮ系電界効果トランジスタ、及びそのような電界効果トランジスタの製造方法
【課題】 本発明は、高出力、高耐圧、高速、高周波化などを達成し得る新規なGaN系ヘテロ接合トランジスタを提供することを目的とする。
【解決手段】上記課題は、GaN又はInGaNからなるチャネル層(4)と、AlNからなる障壁層(5)と含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜(9)を有する電界効果トランジスタ(1)、特に絶縁膜としてSiN絶縁膜を用いた電界効果トランジスタや、そのような電界効果トランジスタの製造方法によって解決される。
【解決手段】上記課題は、GaN又はInGaNからなるチャネル層(4)と、AlNからなる障壁層(5)と含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜(9)を有する電界効果トランジスタ(1)、特に絶縁膜としてSiN絶縁膜を用いた電界効果トランジスタや、そのような電界効果トランジスタの製造方法によって解決される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高出力、高耐圧の高速、高周波特性に優れたヘテロ構造を有する電界効果トランジスタ、及び電界効果トランジスタの製造方法に関する。より詳しく説明すると、本発明は、GaN系物質からなるチャネル層、AlNからなる障壁層をこの順に形成したヘテロ接合電界効果トランジスタなどに関する。
【背景技術】
【０００２】
ヘテロ接合電界効果トランジスタ（FET）は、格子定数などの物性の異なる２つの材料からなる界面（ヘテロ界面）を有し、ヘテロ界面に形成される二次元電子ガスをチャネルとするトランジスタである。そして、ヘテロ接合FETの１つとして、GaN系FETが知られている。GaN系FETの中で最も一般的なものは、AlGaN/GaNヘテロ接合FETである（例えば、下記特許文献１（特開2003-258005）、特許文献２（特開2003-243424）参照）。このAlGaN/GaNヘテロ接合FETは、分極電界効果によって比較的高い二次元電子濃度を得ることができる。
【０００３】
トランジスタのゲートの効きを良くし、相互コンダクタンスを高めるには、AlGaN障壁層の膜厚を薄くすることが考えられる。しかしながら、AlGaN障壁層の分極を高めずに、AlGaN層の膜厚を薄くすると二次元電子濃度が下がり、チャネルの抵抗が高くなるという問題がある。
【０００４】
AlGaN障壁層の分極効果を大きくするには、Al組成を増加させることが考えられる。AlGaN障壁層のAl組成を最も大きくし、分極効果を最大にした場合に相当するAlN障壁層を有するAlN/GaNヘテロ接合トランジスタは分極効果を非常に大きくでき、その結果二次元電子濃度を大きくすることが出来るためにデバイス特性向上の観点から非常に魅力的な構造である。
【０００５】
これは、同じ大きさの二次元電子濃度を得ることを考えた場合、AlGaN障壁層と比べて、その分極効果の差から障壁層厚を薄くすることが可能であるためである。障壁層厚を薄くすることは、前述のように相互コンダクタンスを高めることにつながる。
【０００６】
しかしながら、AlGaN障壁層の場合、Al組成をおよそ0.4以上に大きくするとGaN層との格子不整合が大きくなる。このため、臨界膜厚以上においては結晶にクラック、転位等の欠陥が入りやすくなり、高品質な結晶を得ることが困難である。
【０００７】
AlN障壁層を有するAlN/GaNヘテロ接合トランジスタについて考えると、GaN層とAlN障壁層との面内格子定数差が約2.5%ある。このため、AlN障壁層の膜厚が3nm程度で臨界膜厚に達する。この臨界膜厚は、高品質な結晶成長の限界点に相当する。したがって、GaNチャネル層にAlN障壁層を堆積させる場合、高い結晶品質を保ちつつ、膜厚を3nm以上とすることは困難である。
【０００８】
AlN障壁層の膜厚が3nm以下の場合、その膜厚が非常に薄いためにAlN表面とAlN/GaN界面の距離が非常に接近し、AlN表面電荷の影響が非常に大きくなる。したがって、このようなAlN障壁層を採用すると、せっかく分極効果を大きくしたにもかかわらず、AlN/GaN界面に蓄積する二次元電子濃度が非常に小さくなり、チャネル層の抵抗が著しく増大してしまうという問題がある。
【０００９】
この問題を解決するためにはAlN障壁層をもう少し厚くして、AlN表面とAlN/GaN界面の距離を大きくし、AlN表面電荷の影響を小さくすることが一つの解決法として考えられるが、これは前述のように結晶成長の問題から不可能である。
【００１０】
このように、これまでヘテロ接合FETでは、AlN障壁層を用いたAlN/GaNヘテロ接合トランジスタは高いデバイス特性が得られないために採用されていなかった。
【特許文献１】特開2003-258005
【特許文献２】特開2003-243424
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、高出力、高耐圧、高速、高周波化などを達成し得る新規なGaN系ヘテロ接合トランジスタを提供することを目的とする。
【００１２】
本発明は、リセス構造をとらない均一な膜厚を有する障壁層を用いたヘテロ接合FETを提供することを目的とする。
【００１３】
本発明は、二次元電子濃度が高く、しかも相互コンダクタンス特性に優れ、大きな出力を得られるヘテロ接合FETを提供することを目的とする。
【００１４】
本発明は、ゲート電極微細化による高速、高周波化が可能なヘテロ接合FETを提供することを目的とする。
【００１５】
本発明は、ノーマリーオフ動作を実現することができるGaN系ヘテロ接合トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、基本的には、従来採用されていなかったAlN/GaNヘテロ接合トランジスタという構成を採用し、しかもAlN層の膜厚が非常に薄くてもFETとして機能するという知見に基づくものである。またゲート電極とGaN層との間の距離が非常に小さいことから、相互コンダクタンスが良好となる利点がある。本発明はまた、SiN絶縁膜をAlN障壁層表面に堆積することにより、デバイス特性が大きく改善されるという知見に基づくものである。すなわち、本発明は、基本的には、ヘテロ接合FETにおけるAlGaN障壁層をAlN障壁層に置き換え、トランジスタ素子表面にSiNなどの絶縁膜を有するものなどに関する。
【００１７】
本発明の第1の側面に係る電界効果トランジスタは、GaN又はInGaNからなるチャネル層(4)と、AlNからなる障壁層(5)と含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜(9)を有する電界効果トランジスタ(1)である。このように、従来採用されていなかったAlN/GaNヘテロ接合トランジスタという構成を採用した場合であっても、後述する実施例により実証されるとおり、好ましいトランジスタ特性を得ることができる。また、このAlN/GaNヘテロ接合トランジスタは、通常のトランジスタに比べて障壁層の厚さが薄いこととなるが、好ましい相互コンダクタンスを得ることができ、トランジスタとして有効に機能することとなる。本発明のGaN系ヘテロ接合FETは、後述の実施例により実証されたとおり、AlN障壁層表面に絶縁膜を堆積することにより、障壁層の表面準位を大幅に減らすことができる。これにより、ヘテロ界面における分極効果に対するAlN表面準位の電界効果を減らすことができ、結果として二次元電子濃度が高くなり、トランジスタとして高い出力を得ることができることとなる。
【００１８】
本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である上記に記載の電界効果トランジスタである。後述する実施例などで実証されたとおり、絶縁膜の素材として、これらの中ではSiNが好ましい。SiN絶縁膜をAlN障壁層表面に堆積することにより、チャネルの抵抗が下がり、デバイス特性が大きく改善されるという効果を得ることができる。本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜の厚さが、0.1nm〜1μmである上記いずれかに記載の電界効果トランジスタである。
【００１９】
本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記チャネル層がGaNからなる上記いずれかに記載の電界効果トランジスタである。後述の実施例ではSiN絶縁膜を有するAlN/GaNヘテロ接合トランジスタにより、トランジスタとして好適な特性を得ることができたので、チャネル層としてGaNからなるものが好ましい。本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記障壁層の厚さが、0.1〜20nm、0.5〜10nm、又は0.5〜5nmである上記いずれかに記載の電界効果トランジスタである。このように障壁層の厚さが比較的薄いものであっても、後述する実施例によって実証されたとおり、好ましいトランジスタ特性を得ることができる。
【００２０】
本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記チャネル層の厚さが、10nm〜10μmである上記いずれかに記載の電界効果トランジスタである。実施例で実証されたとおり、チャネル層としてGaN層が好ましい。
【００２１】
本発明の第2の側面に係る電界効果トランジスタは、基板上に、バッファ層、GaNからなるチャネル層、AlNからなる障壁層をこの順に形成したヘテロ接合電界効果トランジスタであって、前記障壁層の厚さが、0.1〜20nmであり、トランジスタ素子表面に絶縁膜を有する電界効果トランジスタである。この側面に係るトランジスタは、基本的には、上記したとおりの特性を有する。
【００２２】
本発明の第2の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である上記いずれかに記載の電界効果トランジスタである。本発明の第2の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜の厚さが、0.1nm〜1μmである上記いずれかに記載の電界効果トランジスタである。
【００２３】
本発明の第3の側面に係る電界効果トランジスタの製造方法は、基板上に、バッファ層、GaNからなるチャネル層、及びAlNからなる障壁層をこの順に形成する工程と、ソース電極、ゲート電極、及びドレイン電極を形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、を含むヘテロ構造を有する電界効果トランジスタの製造方法である。このような製造方法を用いて得られるヘテロ構造を有する電界効果トランジスタは、上記したとおり好ましいトランジスタ特性を有することとなる。
【００２４】
本発明の第3の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記障壁層の表面に絶縁膜を形成する工程が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかを原料とし、ホットワイアCVD法により絶縁膜を形成する工程である上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。AlN層とSiNなどの絶縁膜層は化学的安定性、結合性が大きく異なる。そのため、AlN層にSiN絶縁膜層を設けると、容易に絶縁膜のみを選択的にエッチングするといったエッチング方法を採用できる。そのようにすれば、AlN層に直接ゲート電極を立てることができるので、本発明によれば、容易にノーマリーオフの特性を有するFETを製造できることとなる。本発明の第3の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記絶縁膜の厚さが、0.1nm〜1μmである上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。この絶縁膜の厚さは、堆積時間などを適宜調整することで達成できる。
【００２５】
本発明の第3の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記AlNからなる障壁層の膜厚が0.5〜5nmである上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。
【発明の効果】
【００２６】
本発明のヘテロ接合FETは、AlN障壁層を採用したので、障壁層の分極効果を最大限高めることができる。これにより、ヘテロ界面における二次元電子濃度が高くなり、高い出力を得ることができる。また、本発明のAlN/GaNヘテロ接合FETは、障壁層の厚さを従来の障壁層に比べ薄くできるので、ゲートの効きが良くなり、優れた相互コンダクタンスを得ることができる。
【００２７】
また、本発明のヘテロ接合FETは、AlN障壁層が非常に薄い場合、絶縁膜の有無によりドレイン電流の流れる／流れないをコントロールすることが出来る。このため、ゲート電極をAlN障壁層上に形成した後に絶縁膜を堆積した場合、もしくは先に絶縁膜をAlN障壁層上に堆積後、ゲート電極の接触する部分のみ絶縁膜を除去してゲート電極を作製し、ゲート電極を直接AlN障壁層に接触させた場合に、ゲート電極直下の二次元電子ガスを完全空乏化し、抵抗を無限大に増大させることが出来る。この結果、ゲートに電圧を加えていない通常の状態ではドレイン電流が流れず、ゲートにプラスの電圧を加えた場合のみに電流が流れるノーマリーオフ動作を実現することが可能になる（図１に、本発明のノーマリーオフ動作ヘテロ接合FETの概略図を示す）。
【００２８】
また、ノーマリーオフFETにプラスのゲート電圧を加えてドレイン電流が流れている状態にしたオン動作時においても、チャネルの中で抵抗が大きくなるのはゲート直下のみとなるために、ノーマリーオフFETにおいてしばしば問題となる素子全体の抵抗増加は最小限に抑えることが出来、結果として大きなドレイン電流が得られ、高速、高出力動作が可能になる。
【００２９】
本発明はまた、SiN絶縁膜をAlN障壁層表面に堆積することにより、チャネルの抵抗が下がり、デバイス特性が大きく改善されるという効果を得ることができる。AlN層とSiNなどの絶縁膜層は化学的安定性、結合性が大きく異なる。そのため、AlN層にSiN絶縁膜層を設けると、容易に絶縁膜のみをエッチングするといったエッチング方法を採用できる。そのようにすれば、AlN層に直接ゲート電極を立てることができるので、本発明によれば、容易にノーマリーオフの特性を有するFETを製造できることとなる。
【００３０】
すなわち、本発明によれば、高出力、高耐圧、高速、及び高周波化などを達成し得るヘテロ接合トランジスタを提供することができる。
【００３１】
本発明によれば、図1又は図3に示されるような、リセス構造をとらない均一な膜厚を有する障壁層を用いたヘテロ接合FETを提供することができる。
【００３２】
本発明によれば、二次元電子濃度が高く、しかも相互コンダクタンス特性に優れ、大きな出力を得られるヘテロ接合FETを提供することができる。
【００３３】
本発明によれば、図1又は図3に示されるような、リセス構造をとらない均一な膜厚を有する障壁層を用いることができるので、ゲート電極微細化による高速、高周波化が可能なヘテロ接合FETを提供することができる。
【００３４】
本発明によれば、ノーマリーオフ動作時においても高速、高周波、高出力なヘテロ接合FETを提供することができる。
【発明を実施するための最良の形態】
【００３５】
（１．ヘテロ接合FET）
以下、図面に従って、本発明の具現例について説明する。先に説明したとおり、本発明のヘテロ接合FETは、基本的には、ヘテロ接合FETにおけるAlGaN障壁層をAlN障壁層に置き換えたものである。AlN障壁層を採用したので、本発明のヘテロ接合FETは、障壁層のAlの含有率が最大となり、障壁層の分極効果を最大限に高めることができる。これにより、ヘテロ界面における二次元電子濃度が高くなり、高い出力を得ることができる。また、本発明のヘテロ接合FETは、障壁層の厚さを従来の障壁層に比べ薄くできるので、ゲートの効きが良くなり、優れた相互コンダクタンスを得ることができる。
【００３６】
（１．１．ヘテロ接合FETの概要）
図１は、本発明の第１の具現例に係るヘテロ接合FETを表す概略図である。図１に示されるように、本発明の第１の具現例に係るヘテロ接合FET１は、基板２と、基板上に設けられたバッファ層３と、バッファ層上に設けられたチャネル層４と、チャネル層上に設けられた障壁層５とを含む。図１に示されるように、この具現例に係るヘテロ接合FETは、ソース電極６、ゲート電極７、ドレイン電極８が設けられている。また、図中９は、絶縁膜を示す。なお、ヘテロ界面は、チャネル層と、障壁層との間で形成される。また、FETがスペーサー層を具備する場合、ヘテロ界面はチャネル層とスペーサー層との間で形成される。
【００３７】
（１．２．基板）
基板としては、FETに用いられる公知の基板を採用できる。基板の材質として、サファイア、SiC、又はGaNがあげられ、これらの中で好ましくはサファイアである。
【００３８】
（１．３．バッファ層）
バッファ層は、緩衝層とも呼ばれる層である。サファイア基板とGaNは、格子定数の差が約16.3%と大きい。このため、サファイア基板に直接GaN層（チャネル層）を成長させるとGaN層に格子欠陥が発生し、高品質な結晶を得られない。このような事態を避けるため、基板とGaN層との間にバッファ層が設けられる。バッファ層の組成は、AlNのほかGaN系ヘテロ接合FETに用いられる公知のバッファ層の組成を採用できる。バッファ層の膜厚は、特に限定されないが、10nm〜1000nmがあげられ、好ましくは100nm〜500nmであり、より好ましくは200nm〜400nmであり、更に好ましくは250nm〜350nmである。なお、各層の膜厚は、例えば、成長時間と成長速度を適宜調整することにより制御できる。
【００３９】
（１．４．チャネル層）
チャネル層は、ヘテロ界面を形成する層である。チャネル層の組成として、GaN又はInGaNがあげられる。これらの中では、GaNが好ましい。InGaNの組成をInXGa1-XNとすると、Ｘとして0.0001〜0.2があげられ、好ましくは0.001〜0.05である。チャネル層の膜厚として、10nm〜10μmがあげられ、好ましくは10nm〜3μmであり、より好ましくは10nm〜2μmである。窒化ガリウム（GaN）をチャネル層としたトランジスタは、GaNのバンドギャップが約3.4 eVと大きいため、高い出力を得ることができ、また、高耐圧動作が可能である。
【００４０】
（１．６．障壁層）
障壁層は、チャネル層にくらべバンドギャップの大きな層である。本発明のヘテロ接合FETにおいて、障壁層はAlN障壁層である。すなわち、障壁層が窒化アルミニウムにより構成される。
【００４１】
AlN障壁層の膜厚は、特に限定されないが、0.1nm〜20nmがあげられ、好ましくは0.5nm〜10nmであり、より好ましくは0.5nm〜5nmであるが、適宜選択すればよい。このようにAlN障壁層の膜厚が3nmを超えるとAlN障壁層の結晶性が悪くなるが、本発明ではそのような結晶性に劣る障壁層であっても適宜用いることができる。一方、AlN層の品質を保ち、精度のよいトランジスタを得るためには、AlN障壁層の膜厚が薄い方がよい。さらには、トランジスタとして、ノーマリーオフ動作を達成するために絶縁膜を有することが望ましいが、さらに、AlN障壁層の膜厚も重要な要素となる。AlN障壁層上にゲート電極を直接形成した場合でも、AlN障壁層がある一定の厚み以上である場合は、ノーマリーオン動作（ゲートに電圧を加えない場合でもドレイン電流が流れる状態）となる。したがって、AlN層の品質を保つほか、トランジスタとしてノーマリーオフ動作を達成するために、AlN層の膜厚として0.1nm〜3nmがあげられ、0.5nm〜3nmでもよく、1nm〜3nmでもよく、0.5nm〜2.5nmでもよく、0.5nm〜2nmでもよい。このような薄い障壁層は、通常のヘテロ接合FETでは用いられない。たとえば、特許文献１（特開2003-258005）、特許文献２（特開2003-243424）では、AlGaN層の膜厚を薄くすると、AlGaN/GaNヘテロ界面におけるAlGaN表面準位の電界の影響が大きくなる。これにより、ヘテロ界面における分極効果が小さくなり、二次元電子濃度が下がり、チャネルの抵抗が高くなるという問題がある。よって、それらの文献では、AlGaN障壁層の膜厚が30nm程度とされている。しかしながら、本発明のFETでは、このように薄い障壁層を用いても、FETとして機能し、ゲート電極とGaN層との距離が短いために相互コンダクタンスが良好となる。これは、従来の技術常識では考えられなかった事実であるが、後述する実施例で実証したとおりである。なお、チャネル層と障壁層との間には、公知のスペーサー層が設けられてもよいが、本発明では、好ましくはそのようなスペーサー層が設けられないものである。
【００４２】
（１．７．電極）
本発明のヘテロ接合FETに用いられる電極として、ヘテロ接合FETに用いられる公知の電極を採用できる。このような電極は、ソース電極６、ゲート電極７、ドレイン電極８からなるものがあげられる。
【００４３】
（1．8．絶縁膜）
絶縁膜は、トランジスタ素子表面に形成される膜であり、化学的、電気的に活性なAlN障壁層表面を安定化する。絶縁膜は、図1に示されるように、各電極（６〜７）を含んだトランジスタ素子表面を覆うように形成されてもよいし、後述する図3に示されるようにソース電極６及びドレイン電極８を含む素子表面を覆うように形成され、ソース電極６及びドレイン電極８との間であって、絶縁膜上からゲート電極７が形成されるものであってもよい。後者の場合、ソース電極６とドレイン電極８との間のAlN障壁層の表面は全てSiN絶縁膜に覆われるものが好ましい。すなわち、ゲート電極７とAlN障壁層との間にSiN絶縁膜が存在するので、ゲート電極に電圧を加えない状態でドレイン電流が流れるノーマリーオン動作となる。絶縁膜は、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれか1つ又は2つ以上により構成されるものがあげられる。絶縁膜は、好ましくは、これらのうちいずれかの物質により構成される。これらの中で、好ましい物質は、SiNである。絶縁膜によれば、FETの二次元電子密度を高めることができるとともに、相互コンダクタンスも高めることができ、FETの出力も高めることができる。その他、AlGaN障壁層表面を絶縁膜で覆うことで酸化等による劣化を防ぎ、素子の動作を長期的に安定に保つことができる。すなわち、絶縁膜は素子の表面安定化保護膜としても機能する。さらに、AlN層とSiNなどの絶縁膜層は化学的安定性、結合性が大きく異なる。そのため、容易に絶縁膜のみを選択的にエッチングするといったエッチング方法を採用できる。そのようにすれば、AlN層に直接ゲート電極を立てることができるので、本発明によれば、容易にノーマリーオフの特性を有するFETを製造できることとなる。
【００４４】
絶縁膜の平均膜厚は、絶縁膜の組成にもよるが、絶縁膜の機能を担保するために、例えば0.1nm〜1μm があげられ、0.1nm〜500nmでもよく、0.1nm〜100nmでもよく、0.5nm〜50nmでもよいが、好ましくは1nm〜30nmである。
【００４５】
（2．絶縁膜堆積による作用）
本発明のAlN/GaNヘテロ構造FETにおける絶縁膜堆積の作用について説明する。
【００４６】
表１は、AlN/GaNヘテロ構造FETにおいてSiN絶縁膜を堆積していないもの、SiN絶縁膜を2nm堆積したもの、SiN絶縁膜を3nm堆積したものについて、電子移動度、二次元電子濃度およびチャネルシート抵抗を比較したものである。表１において、SiN絶縁膜が堆積されていないものは、電気的特性が測定できないほど高抵抗で、絶縁状態である。一方、SiN絶縁膜が堆積されているものは、二次元電子濃度が大幅に増加しており、さらにチャネルシート抵抗が大きく減少することが分かる。
【００４７】
【表１】
【００４８】
表１に示したチャネルシート抵抗は、同じく表１に示した移動度と二次元電子濃度の積に反比例する。このため、SiN絶縁膜がある場合は、SiN絶縁膜がない場合と比べてチャネルの抵抗が下がることがわかる。
【００４９】
これらの結果は、AlN表面に存在する固定電荷で表される高密度な表面準位がSiN絶縁膜を堆積することにより中性化され、表面準位の密度が大幅に減少するためであると考えられる。AlN障壁層の膜厚が薄い場合には、表面準位が生じる電界（この場合、チャネルの電子密度を減少させる方向に働く）の効果が大きいために、SiN絶縁膜がある場合とない場合との差がより大きく出ると考えられる。
【００５０】
AlN障壁層の膜厚を薄くすることは、ゲートの効きを良くして相互コンダクタンスを上げることにつながる。しかしながら、通常AlN/GaNヘテロ構造の場合、結晶成長の問題から3nm以下と非常に薄くなることによりチャネルの二次元電子ガス濃度が非常に小さくなり、結果としてチャネル抵抗が非常に大きくなる問題が有った。しかし、本発明の絶縁膜堆積による表面準位の中性化を行うことにより、極薄AlN障壁層においても高い二次元電子濃度を得ることが可能となる。このことは、AlN/GaNヘテロ構造FETにおいて素子全体の抵抗を低く抑えることができ、電流、電力出力および相互コンダクタンスを上げることにつながる。
【００５１】
（3．製造方法）
本発明の電界効果トランジスタの製造方法は、基本的には、基板上に、バッファ層、GaNからなるチャネル層、AlNからなる障壁層をこの順に形成する工程と、ソース電極、ゲート電極、及びドレイン電極を形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、を含むヘテロ構造を有する電界効果トランジスタの製造方法である。基本的に本発明の電界効果トランジスタの製造方法は、この順番で電界効果トランジスタを製造する。すると、図１に示すような電界効果トランジスタを製造できる。一方、ソース電極６及びドレイン電極８を含む素子表面を覆うように絶縁膜を形成し、その後、ソース電極６及びドレイン電極８との間であって、絶縁膜上からゲート電極７を形成してもよい。そのようにすれば、図３に示すような電界効果トランジスタ（MIS構造のヘテロ接合FET）を製造できる。このような製造方法を用いて得られるヘテロ構造を有する電界効果トランジスタは、上記したとおり好ましいトランジスタ特性を有することとなる。本発明の電界効果トランジスタの製造方法は、の好ましい態様は、前記障壁層の表面に絶縁膜を形成する工程が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかを原料とし、ホットワイアCVD法により絶縁膜を形成する工程である上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。AlN層とSiNなどの絶縁膜層は化学的安定性、結合性が大きく異なる。そのため、AlN層にSiN絶縁膜層を設けると、容易に絶縁膜のみをエッチングするといったエッチング方法を採用できる。そのようにすれば、AlN層に直接ゲート電極を立てることができるので、本発明によれば、容易にノーマリーオフの特性を有するFETを製造できることとなる。本発明の第3の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記絶縁膜の厚さが、0.1nm〜1μmである上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。この絶縁膜の厚さは、堆積時間などを適宜調整することで達成できる。
【００５２】
本発明のヘテロ接合FETは、RFプラズマ分子線エピタキシー成長法（RF-MBE）、アンモニアガスを用いるガスソース分子線エピタキシー成長法、有機金属気相成長法など、公知の方法により結晶を成長させ、結晶を堆積させることにより各層を形成し、製造することができる。例えば、RF-MBE法によるAlN/GaNヘテロ接合FET構造の結晶成長法では、GaNの場合、超高真空成長室内に設置した基板を加熱し、クヌーセンセル内で熱したガリウムソースから蒸発したガリウム分子線と、RFプラズマによって窒素ガス（N2）を分解して得た窒素ラジカル分子線とを同時に基板上へ供給することにより、GaN結晶を成長させることができる。AlNを成長する場合は、ガリウム分子線の代わりにアルミニウム分子線を基板に供給することにより製造することができる（例えば、特開2003-192497号公報参照）。また、例えば、特開2003-258005号公報、特開2003-243424号公報に記載の方法に従って、ヘテロ接合FETを製造してもよい。以下、図面を参照しつつ、本発明のヘテロ接合FET構造を製造する方法について説明する。
【００５３】
図2は、RF-MBE法に用いられるRF-MBE装置の概略構成を示す図である。RF-MBE装置は、真空ポンプ（図示省略）によって超高真空を実現できる成長室11内に加熱手段12を設け、この加熱手段によってサファイア基板13を昇温する。また、サファイア基板13上へ分子線を照射するためのAlセル14ａ、Gaセル14ｂ、Inセル14ｃ、及びRFプラズマセル14ｄを設け、それぞれシャッター15によって開閉できる。なお、図2は、Alセル14aとRFプラズマセル14dとのシャッターが開いた状態の例を示している。
【００５４】
以下では、図2に示すRF-MBE装置を用いて、図1に示す積層体を製造する例について説明する。まず、サファイア基板13を有機溶媒を用いて洗浄する。また、昇温性を良くするためにサファイア基板13の裏面に高融点金属を真空蒸着する。成長室11内の加熱手段12に裏面を向けてサファイア基板13を設置し、加熱手段12によって約800℃以上に加熱して、サファイア基板13の基板表面の高温クリーニングを行う。
【００５５】
次いで、基板の温度を約300℃まで下げ、高純度窒素ガスをＲＦプラズマセル14ｄで分解する。これにより得られる窒素ラジカル分子線を、サファイア基板13上に供給してサファイア基板表面を窒化することにより、表面に薄い窒化アルミニウム層を形成する。プラズマの出力としては、100Ｗ〜700Ｗがあげられ、好ましくは200Ｗ〜600Ｗである。窒素ガスの流量としては、0.1sccm〜2.0sccmがあげられ、好ましくは0.3sccm〜1.5sccmであり、より好ましくは0.5sccm〜1.2sccmである。
【００５６】
次いで、加熱手段12によりサファイア基板13の温度を例えば900℃まで上げる。そして、クヌーセンセル内で加熱することによりアルミニウム分子線を得る。アルミニウム分子線と、RFプラズマで生成した窒素ラジカル分子線とを、同時にサファイア基板13上へ供給する。これにより、AlNバッファ層を成長させる。
【００５７】
ここで、AlNバッファ層の成長温度としては、700℃以上が挙げられるが、好ましい温度範囲は750℃〜900℃である。700℃以上であると、Al極性のAlNの成長が実現され、N極性と比べてAlN層および上に成長するGaN層の結晶性が優れたものが得られやすい。また、600℃以下であると、AlNバッファ層の極性がＮ極性となる傾向がある。
【００５８】
次いで、Alセル14aのシャッター15を閉じて、Gaセル14bのシャッター15を開ける。これにより、ガリウム分子線と窒素ラジカル分子線を同時にサファイア基板13上へ供給し、AlNバッファ層の上にGaN層を成長させる。
【００５９】
ここで、GaN層の成長温度としては、650℃以上が挙げられるが、好ましい温度範囲は700℃〜800℃である。800℃以上であると、GaNの成長におけるGa分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長速度が極端に落ち、また700℃以下であると、GaN層の結晶性が良くないものとなるからである。
【００６０】
前記のようにして、GaN層が所要の厚さまで成長した後、Gaセル14bのシャッター15を閉じて、窒素ラジカルのシャッター15を開けたまま、Alセル14aのシャッター15を開ける。これにより、AlN層を成長させる。
【００６１】
ここで、AlN障壁層の成長温度としては、700℃以上が挙げられるが、好ましい温度範囲はAlNバッファ層と同様に750℃〜900℃である。
【００６２】
AlN層の成長速度としては、1nm/時〜5000nm/時が挙げられ、好ましくは10nm/時〜2000nm/時であり、より好ましくは50nm/時〜1000nm/時であり、更に好ましくは100nm/時〜800nm/時であり、特に好ましくは300nm/時〜700nm/時である。結晶の成長速度が速すぎても遅すぎても、優れた結晶性を有する結晶を得ることが困難となるためである。
【００６３】
次に、公知の手段により電極（ソース、ゲート、ドレイン電極）を形成する。
【００６４】
電極を形成した後に、絶縁膜を堆積する。絶縁膜は、例えばSiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれか1つ又は2つ以上からなる原料を用いたCVD（化学気相堆積）法により形成すればよい。絶縁膜を形成するために用いられるCVD法として、熱CVD法、ECR-CVD法、VHF-CVD法、又はホットワイアCVD法があげられ、これらの中でも堆積時にプラズマを使用しない熱CVD法又はホットワイアCVD法が好ましく、またこれらの中でも堆積時の基板温度を低く抑えることが可能なホットワイアCVD法が最も好ましい。ホットワイアCVD法（Hot-wire CVD）は、高温に加熱したタングステン表面の触媒効果を利用する方法であり、触媒CVD法（Catalytic-CVD）、ホットフィラメントCVD法（Hot filament CVD）ともよばれている。
【００６５】
ホットワイアCVD法は、例えば特開2004−27326号公報、特許第1704110号、特許第3145536号、特開2000−277501号、特開2000−277502号、特開2004-35981、特開2004-91802、特開2004-91821、特開2004-99917、及び特開2004-103745号公報などに記載された装置、及び方法を適宜用いればよい。
【００６６】
例えばSiN絶縁膜を形成する際の原料ガスとしては、シリコン原料ガスとして、水素、窒素、又はハロゲン元素とからなる化合物、たとえばSiH4、Si2H6、Si3H8、SiF4、SiCl4、SiCl2H2のいずれか1つ又は複数があげられ、窒素原料ガスとして、NH3、N2Oのいずれか又は両方（特開平5-095120号公報、特開2000-208417参照）が挙げられ、好ましいシリコン源ガスはSiH4であり、好ましい窒素原料ガスはNH3である。
【００６７】
希釈用ガスとして、H2、N2、He、Ar、Ne、又はXe等を用いてもよい。
【００６８】
成膜に当たっては、これらのガスを減圧弁やマスフローコントローラーなどを用いて所望の流量や混合比に調整し、反応室に導入して、カセット本体の外周壁に形成した多数のガス通過孔を通して、発熱体に供給する。発熱体としては、一般的にタングステン等の高融点金属が用いられる。
【００６９】
成膜時のガス圧力は、0.1〜100Pa、好ましくは1.0〜10Pa、より好ましくは3〜7Paに設定すればよく、ガス圧力をこの範囲に設定することで、供給されたガスが効率的に分解され、輸送される。また、反応生成物同士の気相中での2次反応が抑制され、その結果、基板上に良質な絶縁膜を形成できる。
【００７０】
ここで、絶縁膜堆積時の基板温度として、150℃〜800℃があげられ、好ましくは200〜500℃であり、より好ましくは200〜400℃である。絶縁膜の堆積速度として、0.1nm/時〜5000nm/時があげられ、好ましくは1nm/時〜1000nm/時であり、より好ましくは1nm/時〜500nm/時であり、更に好ましくは1nm/時〜300nm/時であり、特に好ましくは1nm/時〜200nm/時である。
【００７１】
なお、本明細書における堆積時の基板温度の測定方法として、熱電対にて温度を測定したものを採用すればよい。また、ホットワイアCVDは基板ホルダーに取り付けた熱電対により温度を測定してもよい。
【００７２】
また、各層の厚みは、堆積時間を制御することにより調整できる。TEM（透過型電子顕微鏡）で観察、写真撮影を行い、その断面写真から厚みを測定してもよい。TEM装置として、例えば透過型電子顕微鏡（（株）日立製作所製H-7100FA型）があげられる。また絶縁膜の厚さ、及び屈折率を測定するためには、公知の装置、例えばエリプソメータを用いればよい。
【実施例１】
【００７３】
以下に、上述したGaN系化合物半導体の積層方法により、サファイア基板上にAlN/GaNヘテロ接合FETを製造する例について説明する。
【００７４】
図２は、本実施例において用いたRF-MBE装置の概略構成図である。サファイア基板を有機溶媒にて洗浄し、基板の昇温性を改善するために裏面に高融点金属チタンを蒸着したサファイア基板を、超高真空（例えば、10-11Torr〜10-10Torr）に保たれているMBE成長室内の基板ヒーターに設置した。そして、基板を800℃程度まで昇温して、そのまま30分間保持し、サファイア基板表面の高温クリーニングを行った。その後、基板温度を300℃まで降温した。続いてRFプラズマで窒素ガスを分解して得た窒素ラジカルを照射した。これによりサファイア基板表面を60分間窒化し、表面に薄い窒化アルミニウムを形成した。
【００７５】
ＲＦプラズマセル14dのシャッター15を開けたまま、基板表面への窒素ラジカルの照射を中断せずに、基板温度を900℃まで昇温した。その後、Alセル14aのシャッターを開けて、AlNバッファ層を膜厚300nmとなるまで成長させた。基板温度を730℃まで降温させた。その後、Alセル14aのシャッターを閉じると同時にGaセル14bのシャッターを開き、基板温度730℃にてGaN層を膜厚1500nmとなるまで成長させた。
【００７６】
GaN層の成長が終了した後、Gaセル14bのシャッターを閉じて、基板温度を760℃まで昇温し、Alセル14aのシャッターを開き、AlN層を膜厚2.5nmとなるまで成長させた。
【００７７】
このようにして半導体積層体を得た後に、電極を形成した。GaN層まで反応性ガスエッチングにより隣接するトランジスタとの絶縁を得た。次に、Ti/Al/Ni/Auにより構成される金属多層膜をAlN障壁層上に真空蒸着し、赤外線ランプを用いて加熱することにより、半導体層と金属とのオーミック接合を得て、ソース電極、ドレイン電極を作製した。ソース−ドレイン電極間隔は2μmであった。
【００７８】
電極形成プロセス終了後に、ホットワイアCVD法によりトランジスタ表面にSiN絶縁膜を2nm堆積し、電子ビーム露光を用いてパターニングした微細ゲート電極をSiN絶縁膜上に作製した。ゲート電極メタルはTi/Pt/Auを用い、ゲート長は0.06μm、ゲート幅は100μmである。なお、実施例1においては、SiN絶縁膜上にゲート電極メタルを蒸着、作製しており、図3に示すようなMIS構造のヘテロ接合FETとなっている。この場合、図3に示すようにゲート電極は絶縁膜上に形成され、ソース−ドレイン電極間のAlN障壁層表面はすべてSiN絶縁膜にて覆われているために、ゲート電極に電圧を加えない状態でもドレイン電流が流れるノーマリーオン動作となっている。なお、図3中、符号10はMIS構造のヘテロ接合FETを示す。
【００７９】
最後にデバイス特性測定の際に金属プローブが接触できるように、プロービングのための電極金属パッド部分に反応性ガスエッチングを施すことにより電極金属パッド上のSiNのみをエッチングして穴あけを行った。
【００８０】
このようにして製造されたヘテロ接合FETは、最大電流密度が0.32A/mm、最大相互コンダクタンスが68mS/mm、電流利得遮断周波数56GHz、最大発振周波数100GHzであった。
【実施例２】
【００８１】
GaN層まで反応性ガスエッチングにより隣接するトランジスタとの絶縁を得た後に、SiN絶縁膜を2nm堆積し、その後にソース電極、ドレイン電極を作製し、再度SiNを1nm素子表面に堆積した以外は、実施例1と同様のプロセスでヘテロ接合FETを製造した。このヘテロ接合FETは、最大電流密度が0.99A/mm、最大相互コンダクタンスが180mS/mm、電流利得遮断周波数107GHz、最大発振周波数162 GHzであった。
【産業上の利用可能性】
【００８２】
本発明のヘテロ接合FETは、高速、高周波化にも対応できるFETとして利用できる。
【００８３】
本発明のヘテロ接合FETは、車載衝突回避レーダー、高度道路交通システム（ITS）、車々間通信用などの車用無線デバイスなどに用いる素子として利用できる。
【００８４】
本発明のヘテロ接合FETは、高温でも安定に動作し、放射線により劣化しにくいので宇宙空間などでも有効に利用できる。したがって、本発明のヘテロ接合FETは、人工衛星や惑星探査機などの宇宙空間で用いられる電子デバイスとして利用できる。
【図面の簡単な説明】
【００８５】
【図１】図１は、本発明の第１の具現例に係るヘテロ接合FETを表す概略図である。
【図２】図2は、RF-MBE法に用いられるRF-MBE装置の概略構成を示す図である。
【図３】図3は、本発明の第１の具現例に係るヘテロ接合MIS-FETを表す概略図である。
【符号の説明】
【００８６】
１ ヘテロ接合FET
２ 基板
３ バッファ層
４ チャネル層
５ 障壁層
６ ソース電極
７ ゲート電極
８ ドレイン電極
９ 絶縁膜
10 MIS構造のヘテロ接合FET
11 成長室
12 加熱手段
13 サファイア基板（単結晶基板）
14ａ Inセル
14ｂ Alセル
14ｃ Gaセル
14ｄ RFプラズマセル
15 シャッター
【技術分野】
【０００１】
本発明は、高出力、高耐圧の高速、高周波特性に優れたヘテロ構造を有する電界効果トランジスタ、及び電界効果トランジスタの製造方法に関する。より詳しく説明すると、本発明は、GaN系物質からなるチャネル層、AlNからなる障壁層をこの順に形成したヘテロ接合電界効果トランジスタなどに関する。
【背景技術】
【０００２】
ヘテロ接合電界効果トランジスタ（FET）は、格子定数などの物性の異なる２つの材料からなる界面（ヘテロ界面）を有し、ヘテロ界面に形成される二次元電子ガスをチャネルとするトランジスタである。そして、ヘテロ接合FETの１つとして、GaN系FETが知られている。GaN系FETの中で最も一般的なものは、AlGaN/GaNヘテロ接合FETである（例えば、下記特許文献１（特開2003-258005）、特許文献２（特開2003-243424）参照）。このAlGaN/GaNヘテロ接合FETは、分極電界効果によって比較的高い二次元電子濃度を得ることができる。
【０００３】
トランジスタのゲートの効きを良くし、相互コンダクタンスを高めるには、AlGaN障壁層の膜厚を薄くすることが考えられる。しかしながら、AlGaN障壁層の分極を高めずに、AlGaN層の膜厚を薄くすると二次元電子濃度が下がり、チャネルの抵抗が高くなるという問題がある。
【０００４】
AlGaN障壁層の分極効果を大きくするには、Al組成を増加させることが考えられる。AlGaN障壁層のAl組成を最も大きくし、分極効果を最大にした場合に相当するAlN障壁層を有するAlN/GaNヘテロ接合トランジスタは分極効果を非常に大きくでき、その結果二次元電子濃度を大きくすることが出来るためにデバイス特性向上の観点から非常に魅力的な構造である。
【０００５】
これは、同じ大きさの二次元電子濃度を得ることを考えた場合、AlGaN障壁層と比べて、その分極効果の差から障壁層厚を薄くすることが可能であるためである。障壁層厚を薄くすることは、前述のように相互コンダクタンスを高めることにつながる。
【０００６】
しかしながら、AlGaN障壁層の場合、Al組成をおよそ0.4以上に大きくするとGaN層との格子不整合が大きくなる。このため、臨界膜厚以上においては結晶にクラック、転位等の欠陥が入りやすくなり、高品質な結晶を得ることが困難である。
【０００７】
AlN障壁層を有するAlN/GaNヘテロ接合トランジスタについて考えると、GaN層とAlN障壁層との面内格子定数差が約2.5%ある。このため、AlN障壁層の膜厚が3nm程度で臨界膜厚に達する。この臨界膜厚は、高品質な結晶成長の限界点に相当する。したがって、GaNチャネル層にAlN障壁層を堆積させる場合、高い結晶品質を保ちつつ、膜厚を3nm以上とすることは困難である。
【０００８】
AlN障壁層の膜厚が3nm以下の場合、その膜厚が非常に薄いためにAlN表面とAlN/GaN界面の距離が非常に接近し、AlN表面電荷の影響が非常に大きくなる。したがって、このようなAlN障壁層を採用すると、せっかく分極効果を大きくしたにもかかわらず、AlN/GaN界面に蓄積する二次元電子濃度が非常に小さくなり、チャネル層の抵抗が著しく増大してしまうという問題がある。
【０００９】
この問題を解決するためにはAlN障壁層をもう少し厚くして、AlN表面とAlN/GaN界面の距離を大きくし、AlN表面電荷の影響を小さくすることが一つの解決法として考えられるが、これは前述のように結晶成長の問題から不可能である。
【００１０】
このように、これまでヘテロ接合FETでは、AlN障壁層を用いたAlN/GaNヘテロ接合トランジスタは高いデバイス特性が得られないために採用されていなかった。
【特許文献１】特開2003-258005
【特許文献２】特開2003-243424
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、高出力、高耐圧、高速、高周波化などを達成し得る新規なGaN系ヘテロ接合トランジスタを提供することを目的とする。
【００１２】
本発明は、リセス構造をとらない均一な膜厚を有する障壁層を用いたヘテロ接合FETを提供することを目的とする。
【００１３】
本発明は、二次元電子濃度が高く、しかも相互コンダクタンス特性に優れ、大きな出力を得られるヘテロ接合FETを提供することを目的とする。
【００１４】
本発明は、ゲート電極微細化による高速、高周波化が可能なヘテロ接合FETを提供することを目的とする。
【００１５】
本発明は、ノーマリーオフ動作を実現することができるGaN系ヘテロ接合トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、基本的には、従来採用されていなかったAlN/GaNヘテロ接合トランジスタという構成を採用し、しかもAlN層の膜厚が非常に薄くてもFETとして機能するという知見に基づくものである。またゲート電極とGaN層との間の距離が非常に小さいことから、相互コンダクタンスが良好となる利点がある。本発明はまた、SiN絶縁膜をAlN障壁層表面に堆積することにより、デバイス特性が大きく改善されるという知見に基づくものである。すなわち、本発明は、基本的には、ヘテロ接合FETにおけるAlGaN障壁層をAlN障壁層に置き換え、トランジスタ素子表面にSiNなどの絶縁膜を有するものなどに関する。
【００１７】
本発明の第1の側面に係る電界効果トランジスタは、GaN又はInGaNからなるチャネル層(4)と、AlNからなる障壁層(5)と含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜(9)を有する電界効果トランジスタ(1)である。このように、従来採用されていなかったAlN/GaNヘテロ接合トランジスタという構成を採用した場合であっても、後述する実施例により実証されるとおり、好ましいトランジスタ特性を得ることができる。また、このAlN/GaNヘテロ接合トランジスタは、通常のトランジスタに比べて障壁層の厚さが薄いこととなるが、好ましい相互コンダクタンスを得ることができ、トランジスタとして有効に機能することとなる。本発明のGaN系ヘテロ接合FETは、後述の実施例により実証されたとおり、AlN障壁層表面に絶縁膜を堆積することにより、障壁層の表面準位を大幅に減らすことができる。これにより、ヘテロ界面における分極効果に対するAlN表面準位の電界効果を減らすことができ、結果として二次元電子濃度が高くなり、トランジスタとして高い出力を得ることができることとなる。
【００１８】
本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である上記に記載の電界効果トランジスタである。後述する実施例などで実証されたとおり、絶縁膜の素材として、これらの中ではSiNが好ましい。SiN絶縁膜をAlN障壁層表面に堆積することにより、チャネルの抵抗が下がり、デバイス特性が大きく改善されるという効果を得ることができる。本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜の厚さが、0.1nm〜1μmである上記いずれかに記載の電界効果トランジスタである。
【００１９】
本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記チャネル層がGaNからなる上記いずれかに記載の電界効果トランジスタである。後述の実施例ではSiN絶縁膜を有するAlN/GaNヘテロ接合トランジスタにより、トランジスタとして好適な特性を得ることができたので、チャネル層としてGaNからなるものが好ましい。本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記障壁層の厚さが、0.1〜20nm、0.5〜10nm、又は0.5〜5nmである上記いずれかに記載の電界効果トランジスタである。このように障壁層の厚さが比較的薄いものであっても、後述する実施例によって実証されたとおり、好ましいトランジスタ特性を得ることができる。
【００２０】
本発明の第1の側面に係る電界効果トランジスタの好ましい態様は、前記チャネル層の厚さが、10nm〜10μmである上記いずれかに記載の電界効果トランジスタである。実施例で実証されたとおり、チャネル層としてGaN層が好ましい。
【００２１】
本発明の第2の側面に係る電界効果トランジスタは、基板上に、バッファ層、GaNからなるチャネル層、AlNからなる障壁層をこの順に形成したヘテロ接合電界効果トランジスタであって、前記障壁層の厚さが、0.1〜20nmであり、トランジスタ素子表面に絶縁膜を有する電界効果トランジスタである。この側面に係るトランジスタは、基本的には、上記したとおりの特性を有する。
【００２２】
本発明の第2の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である上記いずれかに記載の電界効果トランジスタである。本発明の第2の側面に係る電界効果トランジスタの好ましい態様は、前記絶縁膜の厚さが、0.1nm〜1μmである上記いずれかに記載の電界効果トランジスタである。
【００２３】
本発明の第3の側面に係る電界効果トランジスタの製造方法は、基板上に、バッファ層、GaNからなるチャネル層、及びAlNからなる障壁層をこの順に形成する工程と、ソース電極、ゲート電極、及びドレイン電極を形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、を含むヘテロ構造を有する電界効果トランジスタの製造方法である。このような製造方法を用いて得られるヘテロ構造を有する電界効果トランジスタは、上記したとおり好ましいトランジスタ特性を有することとなる。
【００２４】
本発明の第3の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記障壁層の表面に絶縁膜を形成する工程が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかを原料とし、ホットワイアCVD法により絶縁膜を形成する工程である上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。AlN層とSiNなどの絶縁膜層は化学的安定性、結合性が大きく異なる。そのため、AlN層にSiN絶縁膜層を設けると、容易に絶縁膜のみを選択的にエッチングするといったエッチング方法を採用できる。そのようにすれば、AlN層に直接ゲート電極を立てることができるので、本発明によれば、容易にノーマリーオフの特性を有するFETを製造できることとなる。本発明の第3の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記絶縁膜の厚さが、0.1nm〜1μmである上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。この絶縁膜の厚さは、堆積時間などを適宜調整することで達成できる。
【００２５】
本発明の第3の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記AlNからなる障壁層の膜厚が0.5〜5nmである上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。
【発明の効果】
【００２６】
本発明のヘテロ接合FETは、AlN障壁層を採用したので、障壁層の分極効果を最大限高めることができる。これにより、ヘテロ界面における二次元電子濃度が高くなり、高い出力を得ることができる。また、本発明のAlN/GaNヘテロ接合FETは、障壁層の厚さを従来の障壁層に比べ薄くできるので、ゲートの効きが良くなり、優れた相互コンダクタンスを得ることができる。
【００２７】
また、本発明のヘテロ接合FETは、AlN障壁層が非常に薄い場合、絶縁膜の有無によりドレイン電流の流れる／流れないをコントロールすることが出来る。このため、ゲート電極をAlN障壁層上に形成した後に絶縁膜を堆積した場合、もしくは先に絶縁膜をAlN障壁層上に堆積後、ゲート電極の接触する部分のみ絶縁膜を除去してゲート電極を作製し、ゲート電極を直接AlN障壁層に接触させた場合に、ゲート電極直下の二次元電子ガスを完全空乏化し、抵抗を無限大に増大させることが出来る。この結果、ゲートに電圧を加えていない通常の状態ではドレイン電流が流れず、ゲートにプラスの電圧を加えた場合のみに電流が流れるノーマリーオフ動作を実現することが可能になる（図１に、本発明のノーマリーオフ動作ヘテロ接合FETの概略図を示す）。
【００２８】
また、ノーマリーオフFETにプラスのゲート電圧を加えてドレイン電流が流れている状態にしたオン動作時においても、チャネルの中で抵抗が大きくなるのはゲート直下のみとなるために、ノーマリーオフFETにおいてしばしば問題となる素子全体の抵抗増加は最小限に抑えることが出来、結果として大きなドレイン電流が得られ、高速、高出力動作が可能になる。
【００２９】
本発明はまた、SiN絶縁膜をAlN障壁層表面に堆積することにより、チャネルの抵抗が下がり、デバイス特性が大きく改善されるという効果を得ることができる。AlN層とSiNなどの絶縁膜層は化学的安定性、結合性が大きく異なる。そのため、AlN層にSiN絶縁膜層を設けると、容易に絶縁膜のみをエッチングするといったエッチング方法を採用できる。そのようにすれば、AlN層に直接ゲート電極を立てることができるので、本発明によれば、容易にノーマリーオフの特性を有するFETを製造できることとなる。
【００３０】
すなわち、本発明によれば、高出力、高耐圧、高速、及び高周波化などを達成し得るヘテロ接合トランジスタを提供することができる。
【００３１】
本発明によれば、図1又は図3に示されるような、リセス構造をとらない均一な膜厚を有する障壁層を用いたヘテロ接合FETを提供することができる。
【００３２】
本発明によれば、二次元電子濃度が高く、しかも相互コンダクタンス特性に優れ、大きな出力を得られるヘテロ接合FETを提供することができる。
【００３３】
本発明によれば、図1又は図3に示されるような、リセス構造をとらない均一な膜厚を有する障壁層を用いることができるので、ゲート電極微細化による高速、高周波化が可能なヘテロ接合FETを提供することができる。
【００３４】
本発明によれば、ノーマリーオフ動作時においても高速、高周波、高出力なヘテロ接合FETを提供することができる。
【発明を実施するための最良の形態】
【００３５】
（１．ヘテロ接合FET）
以下、図面に従って、本発明の具現例について説明する。先に説明したとおり、本発明のヘテロ接合FETは、基本的には、ヘテロ接合FETにおけるAlGaN障壁層をAlN障壁層に置き換えたものである。AlN障壁層を採用したので、本発明のヘテロ接合FETは、障壁層のAlの含有率が最大となり、障壁層の分極効果を最大限に高めることができる。これにより、ヘテロ界面における二次元電子濃度が高くなり、高い出力を得ることができる。また、本発明のヘテロ接合FETは、障壁層の厚さを従来の障壁層に比べ薄くできるので、ゲートの効きが良くなり、優れた相互コンダクタンスを得ることができる。
【００３６】
（１．１．ヘテロ接合FETの概要）
図１は、本発明の第１の具現例に係るヘテロ接合FETを表す概略図である。図１に示されるように、本発明の第１の具現例に係るヘテロ接合FET１は、基板２と、基板上に設けられたバッファ層３と、バッファ層上に設けられたチャネル層４と、チャネル層上に設けられた障壁層５とを含む。図１に示されるように、この具現例に係るヘテロ接合FETは、ソース電極６、ゲート電極７、ドレイン電極８が設けられている。また、図中９は、絶縁膜を示す。なお、ヘテロ界面は、チャネル層と、障壁層との間で形成される。また、FETがスペーサー層を具備する場合、ヘテロ界面はチャネル層とスペーサー層との間で形成される。
【００３７】
（１．２．基板）
基板としては、FETに用いられる公知の基板を採用できる。基板の材質として、サファイア、SiC、又はGaNがあげられ、これらの中で好ましくはサファイアである。
【００３８】
（１．３．バッファ層）
バッファ層は、緩衝層とも呼ばれる層である。サファイア基板とGaNは、格子定数の差が約16.3%と大きい。このため、サファイア基板に直接GaN層（チャネル層）を成長させるとGaN層に格子欠陥が発生し、高品質な結晶を得られない。このような事態を避けるため、基板とGaN層との間にバッファ層が設けられる。バッファ層の組成は、AlNのほかGaN系ヘテロ接合FETに用いられる公知のバッファ層の組成を採用できる。バッファ層の膜厚は、特に限定されないが、10nm〜1000nmがあげられ、好ましくは100nm〜500nmであり、より好ましくは200nm〜400nmであり、更に好ましくは250nm〜350nmである。なお、各層の膜厚は、例えば、成長時間と成長速度を適宜調整することにより制御できる。
【００３９】
（１．４．チャネル層）
チャネル層は、ヘテロ界面を形成する層である。チャネル層の組成として、GaN又はInGaNがあげられる。これらの中では、GaNが好ましい。InGaNの組成をInXGa1-XNとすると、Ｘとして0.0001〜0.2があげられ、好ましくは0.001〜0.05である。チャネル層の膜厚として、10nm〜10μmがあげられ、好ましくは10nm〜3μmであり、より好ましくは10nm〜2μmである。窒化ガリウム（GaN）をチャネル層としたトランジスタは、GaNのバンドギャップが約3.4 eVと大きいため、高い出力を得ることができ、また、高耐圧動作が可能である。
【００４０】
（１．６．障壁層）
障壁層は、チャネル層にくらべバンドギャップの大きな層である。本発明のヘテロ接合FETにおいて、障壁層はAlN障壁層である。すなわち、障壁層が窒化アルミニウムにより構成される。
【００４１】
AlN障壁層の膜厚は、特に限定されないが、0.1nm〜20nmがあげられ、好ましくは0.5nm〜10nmであり、より好ましくは0.5nm〜5nmであるが、適宜選択すればよい。このようにAlN障壁層の膜厚が3nmを超えるとAlN障壁層の結晶性が悪くなるが、本発明ではそのような結晶性に劣る障壁層であっても適宜用いることができる。一方、AlN層の品質を保ち、精度のよいトランジスタを得るためには、AlN障壁層の膜厚が薄い方がよい。さらには、トランジスタとして、ノーマリーオフ動作を達成するために絶縁膜を有することが望ましいが、さらに、AlN障壁層の膜厚も重要な要素となる。AlN障壁層上にゲート電極を直接形成した場合でも、AlN障壁層がある一定の厚み以上である場合は、ノーマリーオン動作（ゲートに電圧を加えない場合でもドレイン電流が流れる状態）となる。したがって、AlN層の品質を保つほか、トランジスタとしてノーマリーオフ動作を達成するために、AlN層の膜厚として0.1nm〜3nmがあげられ、0.5nm〜3nmでもよく、1nm〜3nmでもよく、0.5nm〜2.5nmでもよく、0.5nm〜2nmでもよい。このような薄い障壁層は、通常のヘテロ接合FETでは用いられない。たとえば、特許文献１（特開2003-258005）、特許文献２（特開2003-243424）では、AlGaN層の膜厚を薄くすると、AlGaN/GaNヘテロ界面におけるAlGaN表面準位の電界の影響が大きくなる。これにより、ヘテロ界面における分極効果が小さくなり、二次元電子濃度が下がり、チャネルの抵抗が高くなるという問題がある。よって、それらの文献では、AlGaN障壁層の膜厚が30nm程度とされている。しかしながら、本発明のFETでは、このように薄い障壁層を用いても、FETとして機能し、ゲート電極とGaN層との距離が短いために相互コンダクタンスが良好となる。これは、従来の技術常識では考えられなかった事実であるが、後述する実施例で実証したとおりである。なお、チャネル層と障壁層との間には、公知のスペーサー層が設けられてもよいが、本発明では、好ましくはそのようなスペーサー層が設けられないものである。
【００４２】
（１．７．電極）
本発明のヘテロ接合FETに用いられる電極として、ヘテロ接合FETに用いられる公知の電極を採用できる。このような電極は、ソース電極６、ゲート電極７、ドレイン電極８からなるものがあげられる。
【００４３】
（1．8．絶縁膜）
絶縁膜は、トランジスタ素子表面に形成される膜であり、化学的、電気的に活性なAlN障壁層表面を安定化する。絶縁膜は、図1に示されるように、各電極（６〜７）を含んだトランジスタ素子表面を覆うように形成されてもよいし、後述する図3に示されるようにソース電極６及びドレイン電極８を含む素子表面を覆うように形成され、ソース電極６及びドレイン電極８との間であって、絶縁膜上からゲート電極７が形成されるものであってもよい。後者の場合、ソース電極６とドレイン電極８との間のAlN障壁層の表面は全てSiN絶縁膜に覆われるものが好ましい。すなわち、ゲート電極７とAlN障壁層との間にSiN絶縁膜が存在するので、ゲート電極に電圧を加えない状態でドレイン電流が流れるノーマリーオン動作となる。絶縁膜は、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれか1つ又は2つ以上により構成されるものがあげられる。絶縁膜は、好ましくは、これらのうちいずれかの物質により構成される。これらの中で、好ましい物質は、SiNである。絶縁膜によれば、FETの二次元電子密度を高めることができるとともに、相互コンダクタンスも高めることができ、FETの出力も高めることができる。その他、AlGaN障壁層表面を絶縁膜で覆うことで酸化等による劣化を防ぎ、素子の動作を長期的に安定に保つことができる。すなわち、絶縁膜は素子の表面安定化保護膜としても機能する。さらに、AlN層とSiNなどの絶縁膜層は化学的安定性、結合性が大きく異なる。そのため、容易に絶縁膜のみを選択的にエッチングするといったエッチング方法を採用できる。そのようにすれば、AlN層に直接ゲート電極を立てることができるので、本発明によれば、容易にノーマリーオフの特性を有するFETを製造できることとなる。
【００４４】
絶縁膜の平均膜厚は、絶縁膜の組成にもよるが、絶縁膜の機能を担保するために、例えば0.1nm〜1μm があげられ、0.1nm〜500nmでもよく、0.1nm〜100nmでもよく、0.5nm〜50nmでもよいが、好ましくは1nm〜30nmである。
【００４５】
（2．絶縁膜堆積による作用）
本発明のAlN/GaNヘテロ構造FETにおける絶縁膜堆積の作用について説明する。
【００４６】
表１は、AlN/GaNヘテロ構造FETにおいてSiN絶縁膜を堆積していないもの、SiN絶縁膜を2nm堆積したもの、SiN絶縁膜を3nm堆積したものについて、電子移動度、二次元電子濃度およびチャネルシート抵抗を比較したものである。表１において、SiN絶縁膜が堆積されていないものは、電気的特性が測定できないほど高抵抗で、絶縁状態である。一方、SiN絶縁膜が堆積されているものは、二次元電子濃度が大幅に増加しており、さらにチャネルシート抵抗が大きく減少することが分かる。
【００４７】
【表１】
【００４８】
表１に示したチャネルシート抵抗は、同じく表１に示した移動度と二次元電子濃度の積に反比例する。このため、SiN絶縁膜がある場合は、SiN絶縁膜がない場合と比べてチャネルの抵抗が下がることがわかる。
【００４９】
これらの結果は、AlN表面に存在する固定電荷で表される高密度な表面準位がSiN絶縁膜を堆積することにより中性化され、表面準位の密度が大幅に減少するためであると考えられる。AlN障壁層の膜厚が薄い場合には、表面準位が生じる電界（この場合、チャネルの電子密度を減少させる方向に働く）の効果が大きいために、SiN絶縁膜がある場合とない場合との差がより大きく出ると考えられる。
【００５０】
AlN障壁層の膜厚を薄くすることは、ゲートの効きを良くして相互コンダクタンスを上げることにつながる。しかしながら、通常AlN/GaNヘテロ構造の場合、結晶成長の問題から3nm以下と非常に薄くなることによりチャネルの二次元電子ガス濃度が非常に小さくなり、結果としてチャネル抵抗が非常に大きくなる問題が有った。しかし、本発明の絶縁膜堆積による表面準位の中性化を行うことにより、極薄AlN障壁層においても高い二次元電子濃度を得ることが可能となる。このことは、AlN/GaNヘテロ構造FETにおいて素子全体の抵抗を低く抑えることができ、電流、電力出力および相互コンダクタンスを上げることにつながる。
【００５１】
（3．製造方法）
本発明の電界効果トランジスタの製造方法は、基本的には、基板上に、バッファ層、GaNからなるチャネル層、AlNからなる障壁層をこの順に形成する工程と、ソース電極、ゲート電極、及びドレイン電極を形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、を含むヘテロ構造を有する電界効果トランジスタの製造方法である。基本的に本発明の電界効果トランジスタの製造方法は、この順番で電界効果トランジスタを製造する。すると、図１に示すような電界効果トランジスタを製造できる。一方、ソース電極６及びドレイン電極８を含む素子表面を覆うように絶縁膜を形成し、その後、ソース電極６及びドレイン電極８との間であって、絶縁膜上からゲート電極７を形成してもよい。そのようにすれば、図３に示すような電界効果トランジスタ（MIS構造のヘテロ接合FET）を製造できる。このような製造方法を用いて得られるヘテロ構造を有する電界効果トランジスタは、上記したとおり好ましいトランジスタ特性を有することとなる。本発明の電界効果トランジスタの製造方法は、の好ましい態様は、前記障壁層の表面に絶縁膜を形成する工程が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかを原料とし、ホットワイアCVD法により絶縁膜を形成する工程である上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。AlN層とSiNなどの絶縁膜層は化学的安定性、結合性が大きく異なる。そのため、AlN層にSiN絶縁膜層を設けると、容易に絶縁膜のみをエッチングするといったエッチング方法を採用できる。そのようにすれば、AlN層に直接ゲート電極を立てることができるので、本発明によれば、容易にノーマリーオフの特性を有するFETを製造できることとなる。本発明の第3の側面に係る電界効果トランジスタの製造方法の好ましい態様は、前記絶縁膜の厚さが、0.1nm〜1μmである上記いずれかに記載のヘテロ構造を有する電界効果トランジスタの製造方法である。この絶縁膜の厚さは、堆積時間などを適宜調整することで達成できる。
【００５２】
本発明のヘテロ接合FETは、RFプラズマ分子線エピタキシー成長法（RF-MBE）、アンモニアガスを用いるガスソース分子線エピタキシー成長法、有機金属気相成長法など、公知の方法により結晶を成長させ、結晶を堆積させることにより各層を形成し、製造することができる。例えば、RF-MBE法によるAlN/GaNヘテロ接合FET構造の結晶成長法では、GaNの場合、超高真空成長室内に設置した基板を加熱し、クヌーセンセル内で熱したガリウムソースから蒸発したガリウム分子線と、RFプラズマによって窒素ガス（N2）を分解して得た窒素ラジカル分子線とを同時に基板上へ供給することにより、GaN結晶を成長させることができる。AlNを成長する場合は、ガリウム分子線の代わりにアルミニウム分子線を基板に供給することにより製造することができる（例えば、特開2003-192497号公報参照）。また、例えば、特開2003-258005号公報、特開2003-243424号公報に記載の方法に従って、ヘテロ接合FETを製造してもよい。以下、図面を参照しつつ、本発明のヘテロ接合FET構造を製造する方法について説明する。
【００５３】
図2は、RF-MBE法に用いられるRF-MBE装置の概略構成を示す図である。RF-MBE装置は、真空ポンプ（図示省略）によって超高真空を実現できる成長室11内に加熱手段12を設け、この加熱手段によってサファイア基板13を昇温する。また、サファイア基板13上へ分子線を照射するためのAlセル14ａ、Gaセル14ｂ、Inセル14ｃ、及びRFプラズマセル14ｄを設け、それぞれシャッター15によって開閉できる。なお、図2は、Alセル14aとRFプラズマセル14dとのシャッターが開いた状態の例を示している。
【００５４】
以下では、図2に示すRF-MBE装置を用いて、図1に示す積層体を製造する例について説明する。まず、サファイア基板13を有機溶媒を用いて洗浄する。また、昇温性を良くするためにサファイア基板13の裏面に高融点金属を真空蒸着する。成長室11内の加熱手段12に裏面を向けてサファイア基板13を設置し、加熱手段12によって約800℃以上に加熱して、サファイア基板13の基板表面の高温クリーニングを行う。
【００５５】
次いで、基板の温度を約300℃まで下げ、高純度窒素ガスをＲＦプラズマセル14ｄで分解する。これにより得られる窒素ラジカル分子線を、サファイア基板13上に供給してサファイア基板表面を窒化することにより、表面に薄い窒化アルミニウム層を形成する。プラズマの出力としては、100Ｗ〜700Ｗがあげられ、好ましくは200Ｗ〜600Ｗである。窒素ガスの流量としては、0.1sccm〜2.0sccmがあげられ、好ましくは0.3sccm〜1.5sccmであり、より好ましくは0.5sccm〜1.2sccmである。
【００５６】
次いで、加熱手段12によりサファイア基板13の温度を例えば900℃まで上げる。そして、クヌーセンセル内で加熱することによりアルミニウム分子線を得る。アルミニウム分子線と、RFプラズマで生成した窒素ラジカル分子線とを、同時にサファイア基板13上へ供給する。これにより、AlNバッファ層を成長させる。
【００５７】
ここで、AlNバッファ層の成長温度としては、700℃以上が挙げられるが、好ましい温度範囲は750℃〜900℃である。700℃以上であると、Al極性のAlNの成長が実現され、N極性と比べてAlN層および上に成長するGaN層の結晶性が優れたものが得られやすい。また、600℃以下であると、AlNバッファ層の極性がＮ極性となる傾向がある。
【００５８】
次いで、Alセル14aのシャッター15を閉じて、Gaセル14bのシャッター15を開ける。これにより、ガリウム分子線と窒素ラジカル分子線を同時にサファイア基板13上へ供給し、AlNバッファ層の上にGaN層を成長させる。
【００５９】
ここで、GaN層の成長温度としては、650℃以上が挙げられるが、好ましい温度範囲は700℃〜800℃である。800℃以上であると、GaNの成長におけるGa分子線の結晶に取り込まれずに再蒸発する量が非常に多くなり、成長速度が極端に落ち、また700℃以下であると、GaN層の結晶性が良くないものとなるからである。
【００６０】
前記のようにして、GaN層が所要の厚さまで成長した後、Gaセル14bのシャッター15を閉じて、窒素ラジカルのシャッター15を開けたまま、Alセル14aのシャッター15を開ける。これにより、AlN層を成長させる。
【００６１】
ここで、AlN障壁層の成長温度としては、700℃以上が挙げられるが、好ましい温度範囲はAlNバッファ層と同様に750℃〜900℃である。
【００６２】
AlN層の成長速度としては、1nm/時〜5000nm/時が挙げられ、好ましくは10nm/時〜2000nm/時であり、より好ましくは50nm/時〜1000nm/時であり、更に好ましくは100nm/時〜800nm/時であり、特に好ましくは300nm/時〜700nm/時である。結晶の成長速度が速すぎても遅すぎても、優れた結晶性を有する結晶を得ることが困難となるためである。
【００６３】
次に、公知の手段により電極（ソース、ゲート、ドレイン電極）を形成する。
【００６４】
電極を形成した後に、絶縁膜を堆積する。絶縁膜は、例えばSiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれか1つ又は2つ以上からなる原料を用いたCVD（化学気相堆積）法により形成すればよい。絶縁膜を形成するために用いられるCVD法として、熱CVD法、ECR-CVD法、VHF-CVD法、又はホットワイアCVD法があげられ、これらの中でも堆積時にプラズマを使用しない熱CVD法又はホットワイアCVD法が好ましく、またこれらの中でも堆積時の基板温度を低く抑えることが可能なホットワイアCVD法が最も好ましい。ホットワイアCVD法（Hot-wire CVD）は、高温に加熱したタングステン表面の触媒効果を利用する方法であり、触媒CVD法（Catalytic-CVD）、ホットフィラメントCVD法（Hot filament CVD）ともよばれている。
【００６５】
ホットワイアCVD法は、例えば特開2004−27326号公報、特許第1704110号、特許第3145536号、特開2000−277501号、特開2000−277502号、特開2004-35981、特開2004-91802、特開2004-91821、特開2004-99917、及び特開2004-103745号公報などに記載された装置、及び方法を適宜用いればよい。
【００６６】
例えばSiN絶縁膜を形成する際の原料ガスとしては、シリコン原料ガスとして、水素、窒素、又はハロゲン元素とからなる化合物、たとえばSiH4、Si2H6、Si3H8、SiF4、SiCl4、SiCl2H2のいずれか1つ又は複数があげられ、窒素原料ガスとして、NH3、N2Oのいずれか又は両方（特開平5-095120号公報、特開2000-208417参照）が挙げられ、好ましいシリコン源ガスはSiH4であり、好ましい窒素原料ガスはNH3である。
【００６７】
希釈用ガスとして、H2、N2、He、Ar、Ne、又はXe等を用いてもよい。
【００６８】
成膜に当たっては、これらのガスを減圧弁やマスフローコントローラーなどを用いて所望の流量や混合比に調整し、反応室に導入して、カセット本体の外周壁に形成した多数のガス通過孔を通して、発熱体に供給する。発熱体としては、一般的にタングステン等の高融点金属が用いられる。
【００６９】
成膜時のガス圧力は、0.1〜100Pa、好ましくは1.0〜10Pa、より好ましくは3〜7Paに設定すればよく、ガス圧力をこの範囲に設定することで、供給されたガスが効率的に分解され、輸送される。また、反応生成物同士の気相中での2次反応が抑制され、その結果、基板上に良質な絶縁膜を形成できる。
【００７０】
ここで、絶縁膜堆積時の基板温度として、150℃〜800℃があげられ、好ましくは200〜500℃であり、より好ましくは200〜400℃である。絶縁膜の堆積速度として、0.1nm/時〜5000nm/時があげられ、好ましくは1nm/時〜1000nm/時であり、より好ましくは1nm/時〜500nm/時であり、更に好ましくは1nm/時〜300nm/時であり、特に好ましくは1nm/時〜200nm/時である。
【００７１】
なお、本明細書における堆積時の基板温度の測定方法として、熱電対にて温度を測定したものを採用すればよい。また、ホットワイアCVDは基板ホルダーに取り付けた熱電対により温度を測定してもよい。
【００７２】
また、各層の厚みは、堆積時間を制御することにより調整できる。TEM（透過型電子顕微鏡）で観察、写真撮影を行い、その断面写真から厚みを測定してもよい。TEM装置として、例えば透過型電子顕微鏡（（株）日立製作所製H-7100FA型）があげられる。また絶縁膜の厚さ、及び屈折率を測定するためには、公知の装置、例えばエリプソメータを用いればよい。
【実施例１】
【００７３】
以下に、上述したGaN系化合物半導体の積層方法により、サファイア基板上にAlN/GaNヘテロ接合FETを製造する例について説明する。
【００７４】
図２は、本実施例において用いたRF-MBE装置の概略構成図である。サファイア基板を有機溶媒にて洗浄し、基板の昇温性を改善するために裏面に高融点金属チタンを蒸着したサファイア基板を、超高真空（例えば、10-11Torr〜10-10Torr）に保たれているMBE成長室内の基板ヒーターに設置した。そして、基板を800℃程度まで昇温して、そのまま30分間保持し、サファイア基板表面の高温クリーニングを行った。その後、基板温度を300℃まで降温した。続いてRFプラズマで窒素ガスを分解して得た窒素ラジカルを照射した。これによりサファイア基板表面を60分間窒化し、表面に薄い窒化アルミニウムを形成した。
【００７５】
ＲＦプラズマセル14dのシャッター15を開けたまま、基板表面への窒素ラジカルの照射を中断せずに、基板温度を900℃まで昇温した。その後、Alセル14aのシャッターを開けて、AlNバッファ層を膜厚300nmとなるまで成長させた。基板温度を730℃まで降温させた。その後、Alセル14aのシャッターを閉じると同時にGaセル14bのシャッターを開き、基板温度730℃にてGaN層を膜厚1500nmとなるまで成長させた。
【００７６】
GaN層の成長が終了した後、Gaセル14bのシャッターを閉じて、基板温度を760℃まで昇温し、Alセル14aのシャッターを開き、AlN層を膜厚2.5nmとなるまで成長させた。
【００７７】
このようにして半導体積層体を得た後に、電極を形成した。GaN層まで反応性ガスエッチングにより隣接するトランジスタとの絶縁を得た。次に、Ti/Al/Ni/Auにより構成される金属多層膜をAlN障壁層上に真空蒸着し、赤外線ランプを用いて加熱することにより、半導体層と金属とのオーミック接合を得て、ソース電極、ドレイン電極を作製した。ソース−ドレイン電極間隔は2μmであった。
【００７８】
電極形成プロセス終了後に、ホットワイアCVD法によりトランジスタ表面にSiN絶縁膜を2nm堆積し、電子ビーム露光を用いてパターニングした微細ゲート電極をSiN絶縁膜上に作製した。ゲート電極メタルはTi/Pt/Auを用い、ゲート長は0.06μm、ゲート幅は100μmである。なお、実施例1においては、SiN絶縁膜上にゲート電極メタルを蒸着、作製しており、図3に示すようなMIS構造のヘテロ接合FETとなっている。この場合、図3に示すようにゲート電極は絶縁膜上に形成され、ソース−ドレイン電極間のAlN障壁層表面はすべてSiN絶縁膜にて覆われているために、ゲート電極に電圧を加えない状態でもドレイン電流が流れるノーマリーオン動作となっている。なお、図3中、符号10はMIS構造のヘテロ接合FETを示す。
【００７９】
最後にデバイス特性測定の際に金属プローブが接触できるように、プロービングのための電極金属パッド部分に反応性ガスエッチングを施すことにより電極金属パッド上のSiNのみをエッチングして穴あけを行った。
【００８０】
このようにして製造されたヘテロ接合FETは、最大電流密度が0.32A/mm、最大相互コンダクタンスが68mS/mm、電流利得遮断周波数56GHz、最大発振周波数100GHzであった。
【実施例２】
【００８１】
GaN層まで反応性ガスエッチングにより隣接するトランジスタとの絶縁を得た後に、SiN絶縁膜を2nm堆積し、その後にソース電極、ドレイン電極を作製し、再度SiNを1nm素子表面に堆積した以外は、実施例1と同様のプロセスでヘテロ接合FETを製造した。このヘテロ接合FETは、最大電流密度が0.99A/mm、最大相互コンダクタンスが180mS/mm、電流利得遮断周波数107GHz、最大発振周波数162 GHzであった。
【産業上の利用可能性】
【００８２】
本発明のヘテロ接合FETは、高速、高周波化にも対応できるFETとして利用できる。
【００８３】
本発明のヘテロ接合FETは、車載衝突回避レーダー、高度道路交通システム（ITS）、車々間通信用などの車用無線デバイスなどに用いる素子として利用できる。
【００８４】
本発明のヘテロ接合FETは、高温でも安定に動作し、放射線により劣化しにくいので宇宙空間などでも有効に利用できる。したがって、本発明のヘテロ接合FETは、人工衛星や惑星探査機などの宇宙空間で用いられる電子デバイスとして利用できる。
【図面の簡単な説明】
【００８５】
【図１】図１は、本発明の第１の具現例に係るヘテロ接合FETを表す概略図である。
【図２】図2は、RF-MBE法に用いられるRF-MBE装置の概略構成を示す図である。
【図３】図3は、本発明の第１の具現例に係るヘテロ接合MIS-FETを表す概略図である。
【符号の説明】
【００８６】
１ ヘテロ接合FET
２ 基板
３ バッファ層
４ チャネル層
５ 障壁層
６ ソース電極
７ ゲート電極
８ ドレイン電極
９ 絶縁膜
10 MIS構造のヘテロ接合FET
11 成長室
12 加熱手段
13 サファイア基板（単結晶基板）
14ａ Inセル
14ｂ Alセル
14ｃ Gaセル
14ｄ RFプラズマセル
15 シャッター
【特許請求の範囲】
【請求項１】
GaN又はInGaNからなるチャネル層と、AlNからなる障壁層とを含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜を有する電界効果トランジスタ。
【請求項２】
前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である請求項1に記載の電界効果トランジスタ。
【請求項３】
前記絶縁膜の厚さが、0.1nm〜1μmである請求項1に記載の電界効果トランジスタ。
【請求項４】
前記チャネル層がGaNからなる請求項1に記載の電界効果トランジスタ。
【請求項５】
前記障壁層の厚さが、0.1〜20nmである請求項1に記載の電界効果トランジスタ。
【請求項６】
前記障壁層の厚さが、0.5〜10nmである請求項1に記載の電界効果トランジスタ。
【請求項７】
前記障壁層の厚さが、0.5〜5nmである請求項1に記載の電界効果トランジスタ。
【請求項８】
前記チャネル層の厚さが、10nm〜10μmである請求項1に記載の電界効果トランジスタ。
【請求項９】
基板上に、バッファ層、GaNからなるチャネル層、及びAlNからなる障壁層をこの順に形成したヘテロ接合電界効果トランジスタであって、前記障壁層の厚さが、0.1〜20 nmであり、トランジスタ素子表面に絶縁膜を有する電界効果トランジスタ。
【請求項１０】
前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である請求項9に記載の電界効果トランジスタ。
【請求項１１】
前記絶縁膜の厚さが、0.1nm〜1μmである請求項9に記載の電界効果トランジスタ。
【請求項１２】
基板上に、バッファ層、GaNからなるチャネル層、AlNからなる障壁層をこの順に形成する工程と、ソース電極、ゲート電極、及びドレイン電極を形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、を含むヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１３】
前記障壁層の表面に絶縁膜を形成する工程が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかを原料とし、ホットワイアCVD法により絶縁膜を形成する工程である請求項12に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１４】
前記絶縁膜の厚さが、0.1nm〜1μmである請求項12に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１５】
前記AlNからなる障壁層の膜厚が0.5〜5nmである請求項12に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１】
GaN又はInGaNからなるチャネル層と、AlNからなる障壁層とを含むヘテロ界面を構成する層と、トランジスタ素子表面に形成された絶縁膜を有する電界効果トランジスタ。
【請求項２】
前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である請求項1に記載の電界効果トランジスタ。
【請求項３】
前記絶縁膜の厚さが、0.1nm〜1μmである請求項1に記載の電界効果トランジスタ。
【請求項４】
前記チャネル層がGaNからなる請求項1に記載の電界効果トランジスタ。
【請求項５】
前記障壁層の厚さが、0.1〜20nmである請求項1に記載の電界効果トランジスタ。
【請求項６】
前記障壁層の厚さが、0.5〜10nmである請求項1に記載の電界効果トランジスタ。
【請求項７】
前記障壁層の厚さが、0.5〜5nmである請求項1に記載の電界効果トランジスタ。
【請求項８】
前記チャネル層の厚さが、10nm〜10μmである請求項1に記載の電界効果トランジスタ。
【請求項９】
基板上に、バッファ層、GaNからなるチャネル層、及びAlNからなる障壁層をこの順に形成したヘテロ接合電界効果トランジスタであって、前記障壁層の厚さが、0.1〜20 nmであり、トランジスタ素子表面に絶縁膜を有する電界効果トランジスタ。
【請求項１０】
前記絶縁膜が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかにより構成される絶縁膜である請求項9に記載の電界効果トランジスタ。
【請求項１１】
前記絶縁膜の厚さが、0.1nm〜1μmである請求項9に記載の電界効果トランジスタ。
【請求項１２】
基板上に、バッファ層、GaNからなるチャネル層、AlNからなる障壁層をこの順に形成する工程と、ソース電極、ゲート電極、及びドレイン電極を形成する工程と、前記障壁層の表面に絶縁膜を形成する工程と、を含むヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１３】
前記障壁層の表面に絶縁膜を形成する工程が、SiN、SiO2、SiON、Al2O3、又はアモルファスAlNのいずれかを原料とし、ホットワイアCVD法により絶縁膜を形成する工程である請求項12に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１４】
前記絶縁膜の厚さが、0.1nm〜1μmである請求項12に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【請求項１５】
前記AlNからなる障壁層の膜厚が0.5〜5nmである請求項12に記載のヘテロ構造を有する電界効果トランジスタの製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００７−２３４９８６（Ｐ２００７−２３４９８６Ａ）
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願番号】特願２００６−５６７１９（Ｐ２００６−５６７１９）
【出願日】平成１８年３月２日（２００６．３．２）
【出願人】（３０１０２２４７１）独立行政法人情報通信研究機構 (1,071)
【Ｆターム（参考）】
【公開日】平成１９年９月１３日（２００７．９．１３）
【国際特許分類】
【出願日】平成１８年３月２日（２００６．３．２）
【出願人】（３０１０２２４７１）独立行政法人情報通信研究機構 (1,071)
【Ｆターム（参考）】
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