併合ゲートカスコードトランジスタ
この発明の実施例に従う併合ゲートトランジスタは、半導体要素と、半導体要素の上面に電気的に接続された供給電極と、半導体要素の上面に電気的に接続され、かつ、供給電極から横方向に間隔をあけたドレイン電極と、供給電極およびドレイン電極の間に位置決めされ、かつ、半導体要素に容量結合されて、トランジスタの第１の部分を形成する第１のゲートと、第１のゲートに隣接して供給電極およびドレイン電極の間に位置決めされて、トランジスタの第２の部分を形成する第２のゲートとを含み、第２のゲートも半導体要素に容量結合される。第１のゲートは、第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまでトランジスタの第２の部分が導通するように所定の定電圧に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願との相互参照
この出願は、「低Ｑｇ、高速スイッチングおよび高電圧のための併合カスコードトランジスタ（III族窒化物、化合物またはシリコン半導体）（MERGED CASCODE TRANSISTOR (III-NITRIDE, COMPOUND, OR SILICON SEMICONDUCTOR) FOR LOW Qg, FAST SWITCHING AND HIGH VOLTAGE）」と題される２００６年３月２０日に出願された米国仮出願連続番号第６０／７８３，９３４号の利益を主張し、その優先権を主張し、その全内容はここに引用により本明細書に援用されている。
【０００２】
また、この出願は、２００６年２月２日に出願された「III族窒化物集積ショットキおよびパワーデバイス（III-NITRIDE INTEGRATED SCHOTTKY AND POWER DEVICE）」と題される米国特許出願連続番号第１１／３４５，７５３号に関連しており、米国特許出願連続番号第１１／３４５，７５３号は、２００５年２月２日に出願された「昇圧ダイオードのためのＧａＮモノリシックＦＥＴＫＹ同期整流器（GaN MONOLITHIC FETKY SYNCHRONOUS RECTIFIER FOR BOOST DIODE）」と題される米国仮特許出願連続番号第６０／６４９，３９３号の利益を主張し、その優先権を主張しており、それら両方の全内容はここに引用により本明細書に援用されている。
【０００３】
発明の背景
この発明は、高電圧高速スイッチングの用途で用いられるトランジスタに関する。より詳細には、この出願は、高電圧高速の用途に有用な併合ゲートトランジスタに関する。
【背景技術】
【０００４】
図１は、従来の電界効果トランジスタ（field effect transistor）（ＦＥＴ）１の概略図を示す。ＦＥＴ１は、ドレインＤと、ソースＳと、ゲートＧとを含み、ドレインとソースとの間の電流を制御する。図１におけるＦＥＴ１のようなＦＥＴが大型のスイッチングの用途、たとえばＤＣ−ＤＣ電力変換器において用いられる場合、低いゲート電荷／キャパシタンスおよび低いゲート−ドレインキャパシタンスが、高周波数および高効率を提供する際の重要なパラメータである。スイッチング中のドレイン−ソース電圧（Ｖｄｓ）の大きな揺れは、大きな「ミラー効果」を引起し、その結果、過剰なスイッチング損失を引起す。
【０００５】
加えて、ドレイン（Ｄ）におけるｄＶ／ｄｔの変化が激しいことにより、ゲート（Ｇ）において電圧過渡現象ＶＧ１が引起される場合がある。過渡現象ＶＧ１の大きさは、ゲート−ソースキャパシタンス（Ｃｇｓ）に対するゲート−ドレインキャパシタンス（Ｃｇｄ）の割合Ｃｇｄ／Ｃｇｓに比例する。その結果、過渡現象ＶＧ１は、所望でないときに一時的にトランジスタ１をオンにし得る。この望ましくない導通期間は、かなり大きな電力および効率の損失をもたらす可能性がある。これらの問題は、デバイスがシリコンデバイスであろうと、非シリコンデバイスであろうと、ＨＥＭＴデバイスであろうと、すべてのＦＥＴデバイスに共通である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、上述の問題を回避する、高電圧高速スイッチングの用途で用いるのに好適なトランジスタを提供することが望ましいであろう。
【課題を解決するための手段】
【０００７】
発明の概要
この発明の実施例に従う併合ゲートトランジスタは、半導体要素と、半導体要素の上面に電気的に接続された供給電極と、半導体要素の上面に電気的に接続され、かつ、供給電極から横方向に間隔をあけたドレイン電極と、供給電極およびドレイン電極の間に位置決めされ、かつ、半導体要素に容量結合されて、トランジスタの第１の部分を形成する第１のゲートと、第１のゲートに隣接して供給電極およびドレイン電極の間に位置決めされて、トランジスタの第２の部分を形成する第２のゲートとを含み、第２のゲートも半導体要素に容量結合される。第１のゲートは、第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまでトランジスタの第２の部分が導通するように所定の定電圧に接続される。
【０００８】
この発明の実施例に従う併合カスコード高電子移動度トランジスタは、III族窒化物材料からなる第１のエピタキシャル層と、二次元電子ガス導電層が第１および第２のエピタキシャル層の間に形成されるように上記第１のエピタキシャル層の上に位置決めされた、III族窒化物材料からなる第２のエピタキシャル層と、第１のエピタキシャル層に電気的に接続された供給電極と、第１のエピタキシャル層に電気的に接続され、かつ、供給電極から横方向に間隔をあけたドレイン電極と、供給電極およびドレイン電極の間に位置決めされ、かつ、第１のエピタキシャル層に容量結合されて、トランジスタの第１の部分を形成する第１のゲートと、第１のゲートに隣接してドレイン電極および供給電極の間に位置決めされ、かつ、第１のエピタキシャル層に容量結合されて、トランジスタの第２の部分を形成する第２のゲートとを含む。第１のゲートは、第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまでトランジスタの第２の部分が導通するように所定の定電圧に接続される。
【０００９】
この発明の実施例および利点は、添付の図面を参照するこの発明の以下の説明から明らかになる。
【発明を実施するための最良の形態】
【００１０】
実施例の詳細な説明
図２を参照して、この発明の実施例に従う高電圧高速スイッチングの用途で用いるのに好適なトランジスタ２０が記載される。２つの併合ゲート２２、２２1を有する単一のＦＥＴ２０が図２に示される。すなわち、図２のＦＥＴ２０は、単一のデバイスであり、２つの別個のＦＥＴではない。
【００１１】
上部Ｑ２は、ディプリーションモード、すなわち、通常オンであり、ディプリーションピンチオフ電圧Ｖｐ２を有する。上部Ｑ２のゲート２２1におけるゲート電圧Ｖｇ２は、示されるように０に設定される。しかしながら、特定の用途に応じて、ゲート電圧Ｖｇ２は任意の所望の値に設定されてもよい。
【００１２】
ＦＥＴ２０の下部Ｑ１は好ましくは、エンハンスメントモード、すなわち、通常オフであり、エンハンスメントしきい値電圧Ｖｔ１を有する。入力電圧信号が好ましくはゲート２２に接続されて、下部Ｑ１のゲート２２におけるゲート電圧Ｖｇ１を提供する。
【００１３】
動作中、入力電圧信号が高電圧Ｖｇ１を供給するとき、下部Ｑ１は導通している。すなわち、入力電圧信号のレベルは十分に高く、その結果、エンハンスメントしきい値電圧Ｖｔ１を満たすかまたは超えて、導通が発生する。このときのノード２４における電圧（Ｖｄｌｓ２）は低く、実質的に０Ｖである。上述のように、ゲート２２1における電圧（Ｖｇ２）は０に設定され、したがって、上部Ｑ２のゲート−ソース電圧も約０Ｖである。上
部Ｑ２がディプリーションモードにあるので、Ｑ２は完全にオンであり、完全に導通している。したがって、デバイス２０の上部Ｑ２および下部Ｑ１は両方ともオンであり、導通している。さらに、部分Ｑ２のドレインにおける電圧（Ｖｄ２）も０に近い。
【００１４】
下部Ｑ１のゲート２２に供給される入力電圧Ｖｇ１（Ｖｇ１）が低くなると、下部Ｑ１はオフになり、下部Ｑ２は導通を停止させる。その結果、上部Ｑ２のゲート−ソース電圧（Ｖｇｓ）がピンチオフ電圧Ｖｐ２に達し、上部Ｑ２がオフになるまで、ノード２４における電圧（Ｖｄｌｓ２）は上昇する。その後、上部Ｑ１のドレイン電圧Ｖｄ２は十分な供給電圧に上昇する。
【００１５】
したがって、デバイス２０において、ノード２４における電圧（Ｖｄｌｓ２）は決してピンチオフ電圧Ｖｐ２の大きさを超えることはない。ピンチオフ電圧Ｖｐ２は好ましくは、低く、すなわち約数ボルトに設定され、典型的には、概して数十ボルト〜数百ボルトであるピークドレイン電圧Ｖｄ２または供給電圧よりもはるかに低い。
【００１６】
その結果、下部Ｑ１のドレインの揺れは実質的に低減され、すなわち、揺れはわずか数ボルトである。これは、単一のＦＥＴが単独でスイッチングデバイスとして用いられる場合に発生するであろう揺れよりもはるかに小さい。その結果、Ｑ１は超低電圧動作用にしか最適化される必要がない。
【００１７】
この発明のＦＥＴ２０はいくつかの利点を提供する。第１に、「ミラー効果」が大きく低減され、したがって電力損失もまた大幅に低減される。下部Ｑ１のドレイン（Ｄ１）におけるｄＶ／ｄｔも低減され、したがって、容量結合電圧過渡現象ＶＧ１も低減される。その結果、シュートスルーの危険性も大幅に低減される。さらに、Ｑ１が超低電圧動作用に最適化され得るので、短いゲート長（Ｌｇ）を用いることができ、これはさらにＱ１の全体的なゲート電荷を低減し、スイッチング性能を改善する。Ｑ１がドレイン（Ｄ１）で高電圧を決して持たないので、Ｑ１のゲートはフィールドめっき（field plating）を必要とせず、これもキャパシタンスを低減する。Ｑ２は、たとえばゲートをフィールドめっきすることによって、安定したより高い電圧動作用に最適化されることができる。通常のゲートのフィールドめっきは、より高いゲートドレイン電荷および高いゲートドレインキャパシタンスを引起す。しかしながら、ゲートＧ２が接地されているので、Ｇ２における任意の容量結合シュートスルー電圧過渡現象は比較的無害であり、その結果、上部Ｑ２における望ましくない導通は起こりそうもない。図２の構成はより高い静的ＲｄｓｏｎまたはＤＣ導通損失に繋がる可能性があるが、全体的なＲＱ性能指数が改善されてより低くなる結果、全体的な電力損失がより低くなり、より高効率になる。
【００１８】
図３は、高電子移動度トランジスタ（high electron mobility transistor）（ＨＥＭＴ）として好ましくは実現される、この発明の実施例に従うトランジスタ３０の例示的な実施例を示す。具体的には、図３は、絶縁ゲートと、２つのIII族窒化物エピタキシャル層（３７、３７ｂ）を含む半導体要素２９とで作製され得る、この発明の実施例に従う併合カスコードＨＥＭＴ３０を示し、２つのIII族窒化物エピタキシャル層（３７、３７ｂ）は、エピタキシャル層（３７、３７ｂ）の界面に２ＤＥＧ導電層（２８）を有する。
【００１９】
概して、図３のＨＥＭＴ３０では、第１の（または下）部分Ｑ１はエンハンスメントモードにあり、その結果、示されるようにＶｇ１＝０の場合に、典型的に、２ＤＥＧがゲートＧ１の下に存在しない。これは、埋込型ゲート、フッ素インプラントまたは他の好適な手段を用いることによって達成されてもよい。示されるように、ソース接点３１は、第１のエピタキシャル層３７を含み得る半導体要素２９の上面に位置決めされる。ゲートＧ１、Ｇ２（３２、３３）は、ソース接点３１に隣接して位置決めされており、絶縁層３８によって第１のエピタキシャル層３７の上面から隔てられている。ドレイン接点３４は、第
１のエピタキシャル層３７の上面で、ゲート３２、３３の他の側に位置決めされる。図２のノード２４は、併合されたＱ１ドレインおよびＱ２ソースのエリアにおいて矢印３９によって表わされる。すなわち、第１の部分Ｑ１のゲート３２（Ｇ１）のドレイン側および第２の部分のゲート３３（Ｑ２）のソース側である。
【００２０】
ＦＥＴ２０の第１の部分Ｑ１および第２の部分Ｑ２は、図３ではＨＥＭＴデバイスとして具体的に示されているが、所望であれば、シリコン、III族窒化物を用いて作製されてもよく、または化合物半導体であってもよい。上部Ｑ２はディプリーションモードにあると記載され、下部Ｑ１はエンハンスメントモードにあると記載されているが、Ｑ１およびＱ２はディプリーションモードまたはエンハンスメントモードのいずれにあってもよい。代替的に、所望であれば、第１の部分Ｑ１および第２の部分Ｑ２の両方が同じモードにあってもよい。
【００２１】
第１の部分Ｑ１および第２の部分Ｑ２は、絶縁ゲート、ショットキゲートまたは接合ゲートを含んでいてもよい。さらに、導電チャネルの極性はＮ型またはＰ型のいずれであってもよい。部分Ｑ２のゲート３３（Ｇ２）における電圧Ｖｇ２は、上述のように、所望であれば、０でないある値に設定されてもよい。
【００２２】
図３のデバイスは、支持体１２の上に配置されたIII族窒化物ベースヘテロ接合部１０を含んでいてもよい。図４は、この実施例を示しており、共通の参照数字は共通の要素を指す。図４のトランジスタ４０は、上述の米国特許出願連続番号第１１／３４５，７５３号に記載されるスイッチングデバイスと類似している。ヘテロ接合部１１は、第１のIII族窒化物半導体本体１４と、第１のIII族窒化物半導体本体１４の上の第２のIII族窒化物半導体本体１６とを含む。第１のパワー電極３１（すなわち、ソース電極）および第２のパワー電極３４（すなわち、ドレイン電極）は、直接的なオーミック接続または他の好適な手段を介して第２のIII族窒化物半導体本体１６に電気的に接続される。２つのゲート構造３２、３３は、第２のIII族窒化物半導体本体１６の上の電極３１、３４の間に配置される。この発明の好ましい実施例では、ゲート３２、３３は、たとえば絶縁層３８を介して第２のIII族窒化物半導体層１６に容量接続または結合される。代替的に、ゲート構造３２、３３は、第２のIII族窒化物半導体本体１６に接続されたショットキゲート電極を含んでいてもよい。
【００２３】
この発明の実施例のうちのいずれか１つに従うデバイスでは、第１のIII族窒化物半導体本体は好ましくはＧａＮなどのＩｎＡｌＧａＮ系からの合金であり、第２のIII族窒化物半導体本体１６は、バンドギャップが第１のIII族窒化物半導体１４のバンドギャップとは異なっているＩｎＡｌＧａＮ系からの別の合金であり、それによって、当該技術分野において周知であるように、第１および第２のIII族窒化物半導体本体のヘテロ接合部に起因して二次元電子ガス（two-dimensional electron gas）（２ＤＥＧ）が形成される。たとえば、第２のIII族窒化物半導体本体はＡｌＧａＮで形成されてもよい。しかしながら、所望であれば、他の材料を用いてもよい。
【００２４】
加えて、支持体１２は、基板材料の組合せであってもよく、必要であれば、基板と第１のIII族窒化物半導体本体１４との間の格子不整合および熱的不整合を補償するために基板上のバッファ層（図示せず）であってもよい。経済的理由で、基板のための好ましい材料はシリコンである。この発明の範囲および精神から逸脱することなく、サファイアおよびＳｉＣなどの他の基板材料も用いることができる。
【００２５】
ＡｌＮは、必要であれば、バッファ層のための好ましい材料である。しかしながら、この発明の範囲および精神から逸脱することなく、多層または段階的遷移III族窒化物半導体本体もバッファ層として用いてもよい。
【００２６】
基板を第１のIII族窒化物半導体本体と同じ材料から作り、したがってバッファ層の必要性を回避することも可能である。たとえば、第１のIII族窒化物半導体本体１４がＧａＮで形成される場合、ＧａＮ基板を用いてもよい。
【００２７】
ゲート電極３２、３３は、ｎ型もしくはｐ型シリコン、または任意の所望の導電性を有するポリシリコン、またはＴｉＷ、アルミニウム、Ｔｉ／Ａｌ、高融点シリサイド、または他の金属層からなっていてもよい。オーミック電極３１、３４は、Ｔｉ／Ａｌからなっていてもよく、Ｔｉ／ＴｉＷ、Ｎｉ／Ａｕ、Ｍｏ／Ａｕなどの他の金属体を上面の上にさらに含んでいてもよい。２ＤＥＧとの低抵抗接点を作る他の金属システムを利用してもよい。ゲート絶縁層３８は、ＳｉＮ、Ａｌ2Ｏ3、ＳｉＯ2、ＨｆＯ、ＭｇＯ、Ｓｃ2Ｏ3などからなっていてもよい。ショットキ電極２６のためのショットキ金属は、ニッケル、プラチナ、パラジウム、それらの金属のシリサイド、または漏れを低く保つためにバリアの高さが十分である他の金属を含んでいてもよい。
【００２８】
この発明はその特定の実施例に関連して記載されてきたが、多くの他の変形例および修正例および他の使用例が当業者に明らかになる。したがって、この発明は本明細書中の具体的な開示によってではなく添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００２９】
【図１】従来のＦＥＴの概略図を示す。
【図２】この発明の実施例に従う併合ゲートトランジスタを示す。
【図３】この発明の実施例に従うトランジスタデバイスのための動作構成を示す。
【図４】この発明の別の実施例に従うトランジスタデバイスのための動作構成を示す。
【技術分野】
【０００１】
関連出願との相互参照
この出願は、「低Ｑｇ、高速スイッチングおよび高電圧のための併合カスコードトランジスタ（III族窒化物、化合物またはシリコン半導体）（MERGED CASCODE TRANSISTOR (III-NITRIDE, COMPOUND, OR SILICON SEMICONDUCTOR) FOR LOW Qg, FAST SWITCHING AND HIGH VOLTAGE）」と題される２００６年３月２０日に出願された米国仮出願連続番号第６０／７８３，９３４号の利益を主張し、その優先権を主張し、その全内容はここに引用により本明細書に援用されている。
【０００２】
また、この出願は、２００６年２月２日に出願された「III族窒化物集積ショットキおよびパワーデバイス（III-NITRIDE INTEGRATED SCHOTTKY AND POWER DEVICE）」と題される米国特許出願連続番号第１１／３４５，７５３号に関連しており、米国特許出願連続番号第１１／３４５，７５３号は、２００５年２月２日に出願された「昇圧ダイオードのためのＧａＮモノリシックＦＥＴＫＹ同期整流器（GaN MONOLITHIC FETKY SYNCHRONOUS RECTIFIER FOR BOOST DIODE）」と題される米国仮特許出願連続番号第６０／６４９，３９３号の利益を主張し、その優先権を主張しており、それら両方の全内容はここに引用により本明細書に援用されている。
【０００３】
発明の背景
この発明は、高電圧高速スイッチングの用途で用いられるトランジスタに関する。より詳細には、この出願は、高電圧高速の用途に有用な併合ゲートトランジスタに関する。
【背景技術】
【０００４】
図１は、従来の電界効果トランジスタ（field effect transistor）（ＦＥＴ）１の概略図を示す。ＦＥＴ１は、ドレインＤと、ソースＳと、ゲートＧとを含み、ドレインとソースとの間の電流を制御する。図１におけるＦＥＴ１のようなＦＥＴが大型のスイッチングの用途、たとえばＤＣ−ＤＣ電力変換器において用いられる場合、低いゲート電荷／キャパシタンスおよび低いゲート−ドレインキャパシタンスが、高周波数および高効率を提供する際の重要なパラメータである。スイッチング中のドレイン−ソース電圧（Ｖｄｓ）の大きな揺れは、大きな「ミラー効果」を引起し、その結果、過剰なスイッチング損失を引起す。
【０００５】
加えて、ドレイン（Ｄ）におけるｄＶ／ｄｔの変化が激しいことにより、ゲート（Ｇ）において電圧過渡現象ＶＧ１が引起される場合がある。過渡現象ＶＧ１の大きさは、ゲート−ソースキャパシタンス（Ｃｇｓ）に対するゲート−ドレインキャパシタンス（Ｃｇｄ）の割合Ｃｇｄ／Ｃｇｓに比例する。その結果、過渡現象ＶＧ１は、所望でないときに一時的にトランジスタ１をオンにし得る。この望ましくない導通期間は、かなり大きな電力および効率の損失をもたらす可能性がある。これらの問題は、デバイスがシリコンデバイスであろうと、非シリコンデバイスであろうと、ＨＥＭＴデバイスであろうと、すべてのＦＥＴデバイスに共通である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、上述の問題を回避する、高電圧高速スイッチングの用途で用いるのに好適なトランジスタを提供することが望ましいであろう。
【課題を解決するための手段】
【０００７】
発明の概要
この発明の実施例に従う併合ゲートトランジスタは、半導体要素と、半導体要素の上面に電気的に接続された供給電極と、半導体要素の上面に電気的に接続され、かつ、供給電極から横方向に間隔をあけたドレイン電極と、供給電極およびドレイン電極の間に位置決めされ、かつ、半導体要素に容量結合されて、トランジスタの第１の部分を形成する第１のゲートと、第１のゲートに隣接して供給電極およびドレイン電極の間に位置決めされて、トランジスタの第２の部分を形成する第２のゲートとを含み、第２のゲートも半導体要素に容量結合される。第１のゲートは、第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまでトランジスタの第２の部分が導通するように所定の定電圧に接続される。
【０００８】
この発明の実施例に従う併合カスコード高電子移動度トランジスタは、III族窒化物材料からなる第１のエピタキシャル層と、二次元電子ガス導電層が第１および第２のエピタキシャル層の間に形成されるように上記第１のエピタキシャル層の上に位置決めされた、III族窒化物材料からなる第２のエピタキシャル層と、第１のエピタキシャル層に電気的に接続された供給電極と、第１のエピタキシャル層に電気的に接続され、かつ、供給電極から横方向に間隔をあけたドレイン電極と、供給電極およびドレイン電極の間に位置決めされ、かつ、第１のエピタキシャル層に容量結合されて、トランジスタの第１の部分を形成する第１のゲートと、第１のゲートに隣接してドレイン電極および供給電極の間に位置決めされ、かつ、第１のエピタキシャル層に容量結合されて、トランジスタの第２の部分を形成する第２のゲートとを含む。第１のゲートは、第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまでトランジスタの第２の部分が導通するように所定の定電圧に接続される。
【０００９】
この発明の実施例および利点は、添付の図面を参照するこの発明の以下の説明から明らかになる。
【発明を実施するための最良の形態】
【００１０】
実施例の詳細な説明
図２を参照して、この発明の実施例に従う高電圧高速スイッチングの用途で用いるのに好適なトランジスタ２０が記載される。２つの併合ゲート２２、２２1を有する単一のＦＥＴ２０が図２に示される。すなわち、図２のＦＥＴ２０は、単一のデバイスであり、２つの別個のＦＥＴではない。
【００１１】
上部Ｑ２は、ディプリーションモード、すなわち、通常オンであり、ディプリーションピンチオフ電圧Ｖｐ２を有する。上部Ｑ２のゲート２２1におけるゲート電圧Ｖｇ２は、示されるように０に設定される。しかしながら、特定の用途に応じて、ゲート電圧Ｖｇ２は任意の所望の値に設定されてもよい。
【００１２】
ＦＥＴ２０の下部Ｑ１は好ましくは、エンハンスメントモード、すなわち、通常オフであり、エンハンスメントしきい値電圧Ｖｔ１を有する。入力電圧信号が好ましくはゲート２２に接続されて、下部Ｑ１のゲート２２におけるゲート電圧Ｖｇ１を提供する。
【００１３】
動作中、入力電圧信号が高電圧Ｖｇ１を供給するとき、下部Ｑ１は導通している。すなわち、入力電圧信号のレベルは十分に高く、その結果、エンハンスメントしきい値電圧Ｖｔ１を満たすかまたは超えて、導通が発生する。このときのノード２４における電圧（Ｖｄｌｓ２）は低く、実質的に０Ｖである。上述のように、ゲート２２1における電圧（Ｖｇ２）は０に設定され、したがって、上部Ｑ２のゲート−ソース電圧も約０Ｖである。上
部Ｑ２がディプリーションモードにあるので、Ｑ２は完全にオンであり、完全に導通している。したがって、デバイス２０の上部Ｑ２および下部Ｑ１は両方ともオンであり、導通している。さらに、部分Ｑ２のドレインにおける電圧（Ｖｄ２）も０に近い。
【００１４】
下部Ｑ１のゲート２２に供給される入力電圧Ｖｇ１（Ｖｇ１）が低くなると、下部Ｑ１はオフになり、下部Ｑ２は導通を停止させる。その結果、上部Ｑ２のゲート−ソース電圧（Ｖｇｓ）がピンチオフ電圧Ｖｐ２に達し、上部Ｑ２がオフになるまで、ノード２４における電圧（Ｖｄｌｓ２）は上昇する。その後、上部Ｑ１のドレイン電圧Ｖｄ２は十分な供給電圧に上昇する。
【００１５】
したがって、デバイス２０において、ノード２４における電圧（Ｖｄｌｓ２）は決してピンチオフ電圧Ｖｐ２の大きさを超えることはない。ピンチオフ電圧Ｖｐ２は好ましくは、低く、すなわち約数ボルトに設定され、典型的には、概して数十ボルト〜数百ボルトであるピークドレイン電圧Ｖｄ２または供給電圧よりもはるかに低い。
【００１６】
その結果、下部Ｑ１のドレインの揺れは実質的に低減され、すなわち、揺れはわずか数ボルトである。これは、単一のＦＥＴが単独でスイッチングデバイスとして用いられる場合に発生するであろう揺れよりもはるかに小さい。その結果、Ｑ１は超低電圧動作用にしか最適化される必要がない。
【００１７】
この発明のＦＥＴ２０はいくつかの利点を提供する。第１に、「ミラー効果」が大きく低減され、したがって電力損失もまた大幅に低減される。下部Ｑ１のドレイン（Ｄ１）におけるｄＶ／ｄｔも低減され、したがって、容量結合電圧過渡現象ＶＧ１も低減される。その結果、シュートスルーの危険性も大幅に低減される。さらに、Ｑ１が超低電圧動作用に最適化され得るので、短いゲート長（Ｌｇ）を用いることができ、これはさらにＱ１の全体的なゲート電荷を低減し、スイッチング性能を改善する。Ｑ１がドレイン（Ｄ１）で高電圧を決して持たないので、Ｑ１のゲートはフィールドめっき（field plating）を必要とせず、これもキャパシタンスを低減する。Ｑ２は、たとえばゲートをフィールドめっきすることによって、安定したより高い電圧動作用に最適化されることができる。通常のゲートのフィールドめっきは、より高いゲートドレイン電荷および高いゲートドレインキャパシタンスを引起す。しかしながら、ゲートＧ２が接地されているので、Ｇ２における任意の容量結合シュートスルー電圧過渡現象は比較的無害であり、その結果、上部Ｑ２における望ましくない導通は起こりそうもない。図２の構成はより高い静的ＲｄｓｏｎまたはＤＣ導通損失に繋がる可能性があるが、全体的なＲＱ性能指数が改善されてより低くなる結果、全体的な電力損失がより低くなり、より高効率になる。
【００１８】
図３は、高電子移動度トランジスタ（high electron mobility transistor）（ＨＥＭＴ）として好ましくは実現される、この発明の実施例に従うトランジスタ３０の例示的な実施例を示す。具体的には、図３は、絶縁ゲートと、２つのIII族窒化物エピタキシャル層（３７、３７ｂ）を含む半導体要素２９とで作製され得る、この発明の実施例に従う併合カスコードＨＥＭＴ３０を示し、２つのIII族窒化物エピタキシャル層（３７、３７ｂ）は、エピタキシャル層（３７、３７ｂ）の界面に２ＤＥＧ導電層（２８）を有する。
【００１９】
概して、図３のＨＥＭＴ３０では、第１の（または下）部分Ｑ１はエンハンスメントモードにあり、その結果、示されるようにＶｇ１＝０の場合に、典型的に、２ＤＥＧがゲートＧ１の下に存在しない。これは、埋込型ゲート、フッ素インプラントまたは他の好適な手段を用いることによって達成されてもよい。示されるように、ソース接点３１は、第１のエピタキシャル層３７を含み得る半導体要素２９の上面に位置決めされる。ゲートＧ１、Ｇ２（３２、３３）は、ソース接点３１に隣接して位置決めされており、絶縁層３８によって第１のエピタキシャル層３７の上面から隔てられている。ドレイン接点３４は、第
１のエピタキシャル層３７の上面で、ゲート３２、３３の他の側に位置決めされる。図２のノード２４は、併合されたＱ１ドレインおよびＱ２ソースのエリアにおいて矢印３９によって表わされる。すなわち、第１の部分Ｑ１のゲート３２（Ｇ１）のドレイン側および第２の部分のゲート３３（Ｑ２）のソース側である。
【００２０】
ＦＥＴ２０の第１の部分Ｑ１および第２の部分Ｑ２は、図３ではＨＥＭＴデバイスとして具体的に示されているが、所望であれば、シリコン、III族窒化物を用いて作製されてもよく、または化合物半導体であってもよい。上部Ｑ２はディプリーションモードにあると記載され、下部Ｑ１はエンハンスメントモードにあると記載されているが、Ｑ１およびＱ２はディプリーションモードまたはエンハンスメントモードのいずれにあってもよい。代替的に、所望であれば、第１の部分Ｑ１および第２の部分Ｑ２の両方が同じモードにあってもよい。
【００２１】
第１の部分Ｑ１および第２の部分Ｑ２は、絶縁ゲート、ショットキゲートまたは接合ゲートを含んでいてもよい。さらに、導電チャネルの極性はＮ型またはＰ型のいずれであってもよい。部分Ｑ２のゲート３３（Ｇ２）における電圧Ｖｇ２は、上述のように、所望であれば、０でないある値に設定されてもよい。
【００２２】
図３のデバイスは、支持体１２の上に配置されたIII族窒化物ベースヘテロ接合部１０を含んでいてもよい。図４は、この実施例を示しており、共通の参照数字は共通の要素を指す。図４のトランジスタ４０は、上述の米国特許出願連続番号第１１／３４５，７５３号に記載されるスイッチングデバイスと類似している。ヘテロ接合部１１は、第１のIII族窒化物半導体本体１４と、第１のIII族窒化物半導体本体１４の上の第２のIII族窒化物半導体本体１６とを含む。第１のパワー電極３１（すなわち、ソース電極）および第２のパワー電極３４（すなわち、ドレイン電極）は、直接的なオーミック接続または他の好適な手段を介して第２のIII族窒化物半導体本体１６に電気的に接続される。２つのゲート構造３２、３３は、第２のIII族窒化物半導体本体１６の上の電極３１、３４の間に配置される。この発明の好ましい実施例では、ゲート３２、３３は、たとえば絶縁層３８を介して第２のIII族窒化物半導体層１６に容量接続または結合される。代替的に、ゲート構造３２、３３は、第２のIII族窒化物半導体本体１６に接続されたショットキゲート電極を含んでいてもよい。
【００２３】
この発明の実施例のうちのいずれか１つに従うデバイスでは、第１のIII族窒化物半導体本体は好ましくはＧａＮなどのＩｎＡｌＧａＮ系からの合金であり、第２のIII族窒化物半導体本体１６は、バンドギャップが第１のIII族窒化物半導体１４のバンドギャップとは異なっているＩｎＡｌＧａＮ系からの別の合金であり、それによって、当該技術分野において周知であるように、第１および第２のIII族窒化物半導体本体のヘテロ接合部に起因して二次元電子ガス（two-dimensional electron gas）（２ＤＥＧ）が形成される。たとえば、第２のIII族窒化物半導体本体はＡｌＧａＮで形成されてもよい。しかしながら、所望であれば、他の材料を用いてもよい。
【００２４】
加えて、支持体１２は、基板材料の組合せであってもよく、必要であれば、基板と第１のIII族窒化物半導体本体１４との間の格子不整合および熱的不整合を補償するために基板上のバッファ層（図示せず）であってもよい。経済的理由で、基板のための好ましい材料はシリコンである。この発明の範囲および精神から逸脱することなく、サファイアおよびＳｉＣなどの他の基板材料も用いることができる。
【００２５】
ＡｌＮは、必要であれば、バッファ層のための好ましい材料である。しかしながら、この発明の範囲および精神から逸脱することなく、多層または段階的遷移III族窒化物半導体本体もバッファ層として用いてもよい。
【００２６】
基板を第１のIII族窒化物半導体本体と同じ材料から作り、したがってバッファ層の必要性を回避することも可能である。たとえば、第１のIII族窒化物半導体本体１４がＧａＮで形成される場合、ＧａＮ基板を用いてもよい。
【００２７】
ゲート電極３２、３３は、ｎ型もしくはｐ型シリコン、または任意の所望の導電性を有するポリシリコン、またはＴｉＷ、アルミニウム、Ｔｉ／Ａｌ、高融点シリサイド、または他の金属層からなっていてもよい。オーミック電極３１、３４は、Ｔｉ／Ａｌからなっていてもよく、Ｔｉ／ＴｉＷ、Ｎｉ／Ａｕ、Ｍｏ／Ａｕなどの他の金属体を上面の上にさらに含んでいてもよい。２ＤＥＧとの低抵抗接点を作る他の金属システムを利用してもよい。ゲート絶縁層３８は、ＳｉＮ、Ａｌ2Ｏ3、ＳｉＯ2、ＨｆＯ、ＭｇＯ、Ｓｃ2Ｏ3などからなっていてもよい。ショットキ電極２６のためのショットキ金属は、ニッケル、プラチナ、パラジウム、それらの金属のシリサイド、または漏れを低く保つためにバリアの高さが十分である他の金属を含んでいてもよい。
【００２８】
この発明はその特定の実施例に関連して記載されてきたが、多くの他の変形例および修正例および他の使用例が当業者に明らかになる。したがって、この発明は本明細書中の具体的な開示によってではなく添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００２９】
【図１】従来のＦＥＴの概略図を示す。
【図２】この発明の実施例に従う併合ゲートトランジスタを示す。
【図３】この発明の実施例に従うトランジスタデバイスのための動作構成を示す。
【図４】この発明の別の実施例に従うトランジスタデバイスのための動作構成を示す。
【特許請求の範囲】
【請求項１】
併合ゲートトランジスタであって、
半導体要素と、
前記半導体要素の上面に電気的に接続された供給電極と、
前記半導体要素の前記上面に電気的に接続され、かつ、前記供給電極から横方向に間隔をあけたドレイン電極と、
前記供給電極および前記ドレイン電極の間に位置決めされ、かつ、前記半導体要素に容量結合されて、前記トランジスタの第１の部分を形成する第１のゲートと、
前記第１のゲートに隣接して前記供給電極および前記ドレイン電極の間に位置決めされて、前記トランジスタの第２の部分を形成する第２のゲートとを備え、前記第２のゲートも前記半導体要素に容量結合され、
前記第１のゲートは、前記第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第２の部分が導通するように所定の定電圧に接続される、併合ゲートトランジスタ。
【請求項２】
前記半導体要素は、
第１のIII族窒化物層と、
第１および第２のIII族窒化物層の間に２ＤＥＧ導電層が形成されるように前記第１のIII族窒化物層が位置決めされる第２のIII族窒化物層とをさらに備え、
前記ソース電極および前記ドレイン電極は、前記第１のIII族窒化物層にオーミック接続される、請求項１に記載の併合ゲートトランジスタ。
【請求項３】
前記第１および第２のゲートが前記第１のIII族窒化物層に容量結合されるように前記第１および第２のゲートと前記第１のIII族窒化物層との間に位置決めされた絶縁層をさらに備える、請求項２に記載の併合ゲートトランジスタ。
【請求項４】
前記第１のIII族窒化物層はＡｌＧａＮ材料を備え、前記第２のIII族窒化物層はＧａＮ材料を備える、請求項３に記載の併合ゲートトランジスタ。
【請求項５】
前記第１および第２のゲートが前記第１のIII族窒化物層に容量結合されるように前記第１および第２のゲートと前記第１のIII族窒化物層との間に位置決めされた絶縁層をさらに備える、請求項４に記載の併合ゲートトランジスタ。
【請求項６】
前記トランジスタの前記第１の部分は、前記入力電圧信号が所定のしきい値電圧を超える入力電圧を供給すると導通する、請求項５に記載の併合ゲートトランジスタ。
【請求項７】
前記所定のレベルは、前記トランジスタの前記第２の部分のピンチオフ電圧である、請求項６に記載の併合ゲートトランジスタ。
【請求項８】
前記絶縁層は二酸化シリコンからなる、請求項７に記載の併合ゲートトランジスタ。
【請求項９】
前記絶縁層は窒化シリコンからなる、請求項８に記載の併合ゲートトランジスタ。
【請求項１０】
併合カスコード高電子移動度トランジスタであって、
III族窒化物材料からなる第１のエピタキシャル層と、
二次元電子ガス導電層が第１および第２のエピタキシャル層の間に形成されるように前記第１のエピタキシャル層の上に位置決めされた、III族窒化物材料からなる第２のエピタキシャル層と、
前記第１のエピタキシャル層に電気的に接続された供給電極と、
前記第１のエピタキシャル層に電気的に接続され、かつ、前記供給電極から横方向に間隔をあけたドレイン電極と、
前記供給電極および前記ドレイン電極の間に位置決めされ、かつ、前記第１のエピタキシャル層に容量結合されて、前記トランジスタの第１の部分を形成する第１のゲートと、
前記第１のゲートに隣接して前記ドレイン電極および供給電極の間に位置決めされ、かつ、前記第１のエピタキシャル層に容量結合されて、前記トランジスタの第２の部分を形成する第２のゲートとを備え、
前記第１のゲートは、前記第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第２の部分が導通するように所定の定電圧に接続される、併合カスコード高電子移動度トランジスタ。
【請求項１１】
前記第１および第２のゲートと前記第１のエピタキシャル層との間に位置決めされた絶縁層をさらに備える、請求項１０に記載の併合カスコード高電子移動度トランジスタ。
【請求項１２】
前記第１のエピタキシャル層はＡｌＧａＮ材料を備え、前記第２のエピタキシャル層はＧａＮ材料を備える、請求項１１に記載の併合カスコード高電子移動度トランジスタ。
【請求項１３】
前記トランジスタの第１の部分は、前記入力電圧信号が所定のしきい値電圧を超える入力電圧を供給すると導通する、請求項１２に記載の併合カスコード高電子移動度トランジスタ。
【請求項１４】
前記所定のレベルは、前記トランジスタの前記第２の部分のピンチオフ電圧である、請求項１３に記載の併合ゲートトランジスタ。
【請求項１５】
前記絶縁層は二酸化シリコンからなる、請求項１４に記載の併合ゲートトランジスタ。
【請求項１６】
前記絶縁層は窒化シリコンからなる、請求項１４に記載の併合ゲートトランジスタ。
【請求項１】
併合ゲートトランジスタであって、
半導体要素と、
前記半導体要素の上面に電気的に接続された供給電極と、
前記半導体要素の前記上面に電気的に接続され、かつ、前記供給電極から横方向に間隔をあけたドレイン電極と、
前記供給電極および前記ドレイン電極の間に位置決めされ、かつ、前記半導体要素に容量結合されて、前記トランジスタの第１の部分を形成する第１のゲートと、
前記第１のゲートに隣接して前記供給電極および前記ドレイン電極の間に位置決めされて、前記トランジスタの第２の部分を形成する第２のゲートとを備え、前記第２のゲートも前記半導体要素に容量結合され、
前記第１のゲートは、前記第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第２の部分が導通するように所定の定電圧に接続される、併合ゲートトランジスタ。
【請求項２】
前記半導体要素は、
第１のIII族窒化物層と、
第１および第２のIII族窒化物層の間に２ＤＥＧ導電層が形成されるように前記第１のIII族窒化物層が位置決めされる第２のIII族窒化物層とをさらに備え、
前記ソース電極および前記ドレイン電極は、前記第１のIII族窒化物層にオーミック接続される、請求項１に記載の併合ゲートトランジスタ。
【請求項３】
前記第１および第２のゲートが前記第１のIII族窒化物層に容量結合されるように前記第１および第２のゲートと前記第１のIII族窒化物層との間に位置決めされた絶縁層をさらに備える、請求項２に記載の併合ゲートトランジスタ。
【請求項４】
前記第１のIII族窒化物層はＡｌＧａＮ材料を備え、前記第２のIII族窒化物層はＧａＮ材料を備える、請求項３に記載の併合ゲートトランジスタ。
【請求項５】
前記第１および第２のゲートが前記第１のIII族窒化物層に容量結合されるように前記第１および第２のゲートと前記第１のIII族窒化物層との間に位置決めされた絶縁層をさらに備える、請求項４に記載の併合ゲートトランジスタ。
【請求項６】
前記トランジスタの前記第１の部分は、前記入力電圧信号が所定のしきい値電圧を超える入力電圧を供給すると導通する、請求項５に記載の併合ゲートトランジスタ。
【請求項７】
前記所定のレベルは、前記トランジスタの前記第２の部分のピンチオフ電圧である、請求項６に記載の併合ゲートトランジスタ。
【請求項８】
前記絶縁層は二酸化シリコンからなる、請求項７に記載の併合ゲートトランジスタ。
【請求項９】
前記絶縁層は窒化シリコンからなる、請求項８に記載の併合ゲートトランジスタ。
【請求項１０】
併合カスコード高電子移動度トランジスタであって、
III族窒化物材料からなる第１のエピタキシャル層と、
二次元電子ガス導電層が第１および第２のエピタキシャル層の間に形成されるように前記第１のエピタキシャル層の上に位置決めされた、III族窒化物材料からなる第２のエピタキシャル層と、
前記第１のエピタキシャル層に電気的に接続された供給電極と、
前記第１のエピタキシャル層に電気的に接続され、かつ、前記供給電極から横方向に間隔をあけたドレイン電極と、
前記供給電極および前記ドレイン電極の間に位置決めされ、かつ、前記第１のエピタキシャル層に容量結合されて、前記トランジスタの第１の部分を形成する第１のゲートと、
前記第１のゲートに隣接して前記ドレイン電極および供給電極の間に位置決めされ、かつ、前記第１のエピタキシャル層に容量結合されて、前記トランジスタの第２の部分を形成する第２のゲートとを備え、
前記第１のゲートは、前記第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、前記第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまで前記トランジスタの前記第２の部分が導通するように所定の定電圧に接続される、併合カスコード高電子移動度トランジスタ。
【請求項１１】
前記第１および第２のゲートと前記第１のエピタキシャル層との間に位置決めされた絶縁層をさらに備える、請求項１０に記載の併合カスコード高電子移動度トランジスタ。
【請求項１２】
前記第１のエピタキシャル層はＡｌＧａＮ材料を備え、前記第２のエピタキシャル層はＧａＮ材料を備える、請求項１１に記載の併合カスコード高電子移動度トランジスタ。
【請求項１３】
前記トランジスタの第１の部分は、前記入力電圧信号が所定のしきい値電圧を超える入力電圧を供給すると導通する、請求項１２に記載の併合カスコード高電子移動度トランジスタ。
【請求項１４】
前記所定のレベルは、前記トランジスタの前記第２の部分のピンチオフ電圧である、請求項１３に記載の併合ゲートトランジスタ。
【請求項１５】
前記絶縁層は二酸化シリコンからなる、請求項１４に記載の併合ゲートトランジスタ。
【請求項１６】
前記絶縁層は窒化シリコンからなる、請求項１４に記載の併合ゲートトランジスタ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２００９−５３０８６２（Ｐ２００９−５３０８６２Ａ）
【公表日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願番号】特願２００９−５０１５２９（Ｐ２００９−５０１５２９）
【出願日】平成１９年３月２０日（２００７．３．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００７／００６９８３
【国際公開番号】ＷＯ２００７／１０９３０１
【国際公開日】平成１９年９月２７日（２００７．９．２７）
【出願人】（５０４３９２０８３）インターナショナル レクティファイアー コーポレイション (107)
【Ｆターム（参考）】
【公表日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願日】平成１９年３月２０日（２００７．３．２０）
【国際出願番号】ＰＣＴ／ＵＳ２００７／００６９８３
【国際公開番号】ＷＯ２００７／１０９３０１
【国際公開日】平成１９年９月２７日（２００７．９．２７）
【出願人】（５０４３９２０８３）インターナショナル レクティファイアー コーポレイション (107)
【Ｆターム（参考）】
[ Back to top ]