【課題】素子分離領域から受ける応力に基づいた、トランジスタの駆動力を低下させる歪みを緩和し、さらに、歪みシリコン技術を用いることでトランジスタの駆動力を向上させることができる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、を備えた半導体装置を提供する。 （もっと読む）

【課題】結晶歪技術を使用した高性能なＦＥＴを提供する。
【解決手段】半導体装置１は、チャネル方向に沿って延在する立体構造と、この立体構造の第１の側面に作用する残留応力を有するストレス膜１６Ｓａと、この立体構造の第２の側面に形成されたゲート絶縁膜１９ａと、立体構造をゲート絶縁膜１９ａを介して被覆するとともに第１および第２の側面が対向する方向に沿って延在するゲート電極１０Ｐと、を備える。立体構造はソース電極１３Ｓａとドレイン電極１３Ｄａとの間にチャネル領域１３Ｑａを有する。 （もっと読む）

【課題】オフリーク電流の発生を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板１１上にＮＭＯＳトランジスタのゲート電極１３を形成する工程と、ゲート電極の側面に側壁絶縁膜１７を形成する工程と、ゲート電極の両側の半導体基板内に第１の不純物を注入する工程と、ゲート電極の両側の半導体基板内に第２の不純物を注入し、半導体基板を非晶質化させる工程と、ゲート電極、側壁絶縁膜及び半導体基板を覆い、アニールの前後でストレス値に差が生じる絶縁膜を形成する工程と、アニールにより半導体基板内に第１の不純物を拡散させ、ソース／ドレイン拡散層１８を形成する工程とを具備する。 （もっと読む）

【課題】ゲート絶縁膜を薄膜化しつつ、リーク電流を低減する。
【解決手段】半導体装置の製造方法は、半導体基板上にＮＭＯＳトランジスタのゲート電極１３を形成する工程と、ゲート電極の側面に側壁絶縁膜１７を形成する工程と、ゲート電極の両側の半導体基板内に不純物を導入する工程と、ゲート電極、側壁絶縁膜及び半導体基板上にアニールの前後でストレス値に差が生じる絶縁膜２０を形成する工程と、ゲート電極、側壁絶縁膜及び半導体基板を絶縁膜で覆った状態でアニールにより不純物を拡散させ、ソース／ドレイン拡散層１８を形成する工程とを具備する。 （もっと読む）

【課題】Ｓｉ系基板上に結晶性の良いＳｉ系結晶またはＧｅ系結晶をエピタキシャル成長させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、水素ガス雰囲気中において、圧力が第１の圧力であり、温度が第１の温度である条件下で、シリコン窒化物からなる部材を備えたＳｉ系基板の前記部材に覆われていない領域の自然酸化膜および付着したシリコン窒化物を除去する工程と、水素ガス雰囲気中において、圧力を前記第１の圧力に保持したまま、温度を前記第１の温度から第２の温度に下げる工程と、水素ガス雰囲気中において、温度を前記第２の温度に保持したまま、圧力を前記第１の圧力から第２の圧力に下げる工程と、圧力を前記第２の圧力に下げた後、水素ガス、およびＳｉおよびＧｅのうちの少なくともいずれか１つを含む前駆体ガス雰囲気中において、前記Ｓｉ系基板の表面にＳｉおよびＧｅのうちの少なくともいずれか１つを含む結晶をエピタキシャル成長させる工程と、を含む。 （もっと読む）

【解決手段】
開示される主題は、半導体トランジスタデバイス及び、従来のシリサイドコンタクトと比較して増大された実効サイズを有するシリサイドコンタクトを形成するために利用することができる関連する製造技術に関する。ここに開示されるプロセスに従って製造される半導体デバイス（２００）は、半導体材質（１０２）の層と、半導体材質（１０２）の層を覆うゲート構造（１１２，１２８）とを含む。チャネル領域（２１８）が半導体材質（１０２）の層内に形成され、チャネル領域（２１８）はゲート構造（１１２，１２８）の下層となる。半導体デバイス（２００）はまた、半導体材質（１０２）の層内のソース及びドレイン領域（２１６）を含み、チャネル領域（２１８）はソース及びドレイン領域（２１６）の間に配置される。また、半導体デバイス（２００）はソース及びドレイン領域（２１６）を覆うファセット形状シリサイドコンタクト区域（２１０，３０８，４０６）を含む。 （もっと読む）

【解決手段】
洗練されたトランジスタ要素を形成するための製造プロセスの間、それぞれの金属シリサイド領域を形成するのに先立つ共通のエッチングシーケンスにおいて、ゲート高さが減少させられてよく、そして凹型のドレイン及びソース構造もまた得られてよい。対応する側壁スペーサ構造はエッチングシーケンスの間に維持され得るので、ゲート電極におけるシリサイド化プロセスの可制御性及び均一性を高めることができ、それにより、低減された程度のスレッショルドばらつきを得ることができる。更に、凹型のドレイン及びソース構造が、全体的な直列抵抗の低減及び応力転移効率の増大をもたらすことができる。 （もっと読む）

【課題】半導体層に形成したリセスにモフォロジの良好な別の半導体層をエピタキシャル成長させる。
【解決手段】Ｓｉ基板上にゲート絶縁膜、ゲート電極及びサイドウォールスペーサを形成した後（ステップＳ１，Ｓ２）、そのＳｉ基板のソース・ドレイン領域を形成する部分に、ドライエッチングで第１リセスを形成する（ステップＳ３）。そして、ドライエッチングによってエッチングダメージが生じた第１リセスの表層部をウェットエッチングで除去することによって第２リセスを形成した後（ステップＳ４）、第２リセスにＳｉＧｅ層をエピタキシャル成長させる（ステップＳ５，Ｓ６）。これにより、Ｓｉ基板に形成したリセスに、モフォロジの良好なＳｉＧｅ層を形成することが可能になる。 （もっと読む）

【課題】高温特性を改善した高集積、高速且つ高性能なＭＩＳＦＥＴを得ること。
【解決手段】半導体基板に絶縁膜を埋め込んだトレンチ素子分離領域を選択的に設け、この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体を内側面の横方向にエピタキシャル成長させることにより、第１の半導体層に歪みを加える。この第２の半導体層の上部内側面を除く内側面に接して絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部内側面間に導電膜を設ける。歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部にはドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面にはソース領域を設けておき、配線体をそれぞれの領域に接続した縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】半導体装置の製造工程においてストレッサー膜などから発生する水素によるｐ型ＭＯＳトランジスタの駆動力低下を防止する。
【解決手段】半導体装置は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６Ｂと、ゲート絶縁膜１５及びゲート電極１６Ｂの側面に形成された内側サイドウォール１７及び外側サイドウォール２０Ｂと、ｐ型ソースドレイン領域２１Ｂと、内側サイドウォール１７の側面及び外側サイドウォール２０Ｂの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の水素バリア膜２３とを備える。 （もっと読む）

【課題】半導体装置の製造に使用されるシリコン酸化膜の下地依存性を改善することによって、シリコン酸化膜の狭スペースへの埋め込み性やモフォロジーを向上させる。
【解決手段】半導体素子部を有するＳｉ基板１の表面に有機基を含まないＳｉ含有分子を吸着させ、Ｓｉ含有分子による吸着層１２を形成する。あるいは、Ｓｉ基板１上にＳｉリッチなＳｉＮ系保護膜を形成する。吸着層１２またはＳｉリッチなＳｉＮ系保護膜上から有機シリコン材料ガスとオゾン等の活性化された酸素を含むガスとを供給し、Ｓｉ基板１上にシリコン酸化物からなる絶縁膜１３を形成する。 （もっと読む）

【課題】バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得る。
【解決手段】Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成され、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成される。突出部２ｔ及びＳｉエピタキシャル層３は共に第１の方向に延びて、一方向延在形状を呈している。Ｓｉエピタキシャル層３の上面上及び両側面上には酸化膜８，窒化膜９及びゲート酸化膜２０が形成される。酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。 （もっと読む）

【課題】信頼性が高く良好な特性を有する半導体装置を提供する。
【解決手段】半導体基板１０１上に形成され、チャネル領域とチャネル領域を挟むソース／ドレイン・エクステンション領域１０８の少なくとも一部とを含むＳｉＧｅ膜１０４ａと、半導体基板の表面領域に形成され、ソース／ドレイン・エクステンション領域に接するソース／ドレイン・コンタクト領域１１０と、ＳｉＧｅ膜上に形成されたゲート絶縁膜１０５およびゲート電極１０６を有するゲート構造と、ＳｉＧｅ膜上に形成され、且つゲート構造の側面に形成された第１の側壁膜１０７と、ＳｉＧｅ膜上に形成され、且つ第１の側壁膜上に形成された第２の側壁膜１０９と、ソース／ドレイン・コンタクト領域上に形成され、且つＳｉＧｅ膜の側面および第２の側壁膜上に形成された第３の側壁膜１１１と、ソース／ドレイン・コンタクト領域上に形成されたシリサイド膜１１２と、を備える。 （もっと読む）

【解決手段】
非長方形形状を有していてよいキャビティに基いて歪誘起半導体合金を形成することができ、二酸化シリコン材質のような適切な保護層を設けることによって、非長方形形状は対応する高温処理の間にも維持され得る。その結果、歪誘起半導体材質の横方向のオフセットを小さくすることができる一方、キャビティエッチングプロセスの間に対応するオフセットスペーサの十分な厚みをもたらすことができるので、ゲート電極完全性を維持することができる。例えば、ｐチャネルトランジスタは六角形形状を伴うシリコン／ゲルマニウム合金を有することができ、それにより全体的な歪転移効率を顕著に高めることができる。 （もっと読む）

【課題】微細な活性層上にひずみ半導体素子を形成しても、活性層のひずみの緩和を抑制することを可能にする。
【解決手段】基板１と、基板上にメサ状に形成されひずみを有する第１半導体層であって、離間して設けられる第１導電型のソースおよびドレイン領域と、ソース領域とドレイン領域との間に設けられる第１導電型と異なる第２導電型のチャネル領域と、を有する第１半導体層３と、ソースおよびドレイン領域上に第１導電型の不純物を含むように形成され、第１半導体層のひずみを制御する第２および第３半導体層４ａと、チャネル領域上に形成されたゲート絶縁膜１０と、ゲート絶縁膜上に形成されたゲート電極１２と、を備えている。 （もっと読む）

【解決手段】
洗練された半導体デバイスにおいては、異なる結晶方位に対して異方性エッチング挙動を有し得るウエット化学的エッチングプロセスに基いてキャビティを形成することによって、チャネル領域の近くに歪誘起半導体合金を位置させることができる。１つの実施形態では、異方性エッチング挙動に加えて二酸化シリコンに関する高いエッチング選択性を呈するＴＭＡＨを用いることができ、それにより、チャネル領域からのオフセットを更に減少させる可能性を追加的に提供する一方で、全体的なプロセスばらつきの大きな原因となることのない極めて薄いエッチング停止層が可能になる。 （もっと読む）

【課題】製造工程におけるエピタキシャル結晶層への熱的負荷を低減することのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極、前記半導体基板中の前記第１のゲート絶縁膜下に形成された第１のチャネル領域、前記半導体基板中の前記第１のチャネル領域の両側に形成された第１の結晶からなる第１のエピタキシャル結晶層、を含む第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極、前記半導体基板中の前記第２のゲート絶縁膜下に形成された第２のチャネル領域、前記半導体基板中の前記第２のチャネル領域の両側に形成された第２の結晶からなる第２のエピタキシャル結晶層、前記第２のエピタキシャル結晶層上に形成された前記第１の結晶からなる第３のエピタキシャル結晶層、を含む、前記第１のトランジスタと異なる導電型を有する第２のトランジスタと、を有する。 （もっと読む）

【課題】動作特性の劣化を抑えつつ、それぞれ適切な閾値電圧を設定された、メタルゲート電極を用いたｎ型およびｐ型のＭＩＳＦＥＴを混載する半導体装置を提供する。
【解決手段】半導体基板上に第１のゲート絶縁膜を介して形成された、第１の金属層および前記第１の金属層上の第１の導電層を含む第１のゲート電極を含むｎ型トランジスタと、半導体基板上に第２のゲート絶縁膜を介して形成された、前記第１の金属層よりも厚さが厚く、前記第１の金属層と構成元素の同一な材料からなる第２の金属層、および前記第２の金属層上の第２の導電層を含む第２のゲート電極を含むｐ型トランジスタと、を有する。 （もっと読む）

【課題】ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制する。
【解決手段】基板上に、第１ゲートと、第１ゲートに隣接する第２ゲートを形成する工程、第１ゲートの側壁に第１サイドウォールを、第２ゲートの側壁に第２サイドウォールを形成する工程、第１ゲート、第１サイドウォール、第２ゲート、第２サイドウォールをマスクとして、基板に第１不純物の注入を行う工程、全面に絶縁膜を堆積した後、絶縁膜をエッチングして、第１サイドウォールの側面に第３サイドウォールを、第２サイドウォールの側面に第４サイドウォールを、第１ゲートと第２ゲートの間において第３サイドウォールと第４サイドウォールとが接触するように形成する工程、第１ゲート、第１及び第３サイドウォール、第２ゲート、第２及び第４サイドウォールをマスクとして、基板に第２不純物の注入を行う工程、第３及び第４サイドウォールを除去する工程、を有する。 （もっと読む）

【解決手段】
シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。 （もっと読む）