チャネル領域への減少させられたオフセットを有する埋め込みSi/Ge材質を伴うトランジスタ
【解決手段】
非長方形形状を有していてよいキャビティに基いて歪誘起半導体合金を形成することができ、二酸化シリコン材質のような適切な保護層を設けることによって、非長方形形状は対応する高温処理の間にも維持され得る。その結果、歪誘起半導体材質の横方向のオフセットを小さくすることができる一方、キャビティエッチングプロセスの間に対応するオフセットスペーサの十分な厚みをもたらすことができるので、ゲート電極完全性を維持することができる。例えば、pチャネルトランジスタは六角形形状を伴うシリコン/ゲルマニウム合金を有することができ、それにより全体的な歪転移効率を顕著に高めることができる。
非長方形形状を有していてよいキャビティに基いて歪誘起半導体合金を形成することができ、二酸化シリコン材質のような適切な保護層を設けることによって、非長方形形状は対応する高温処理の間にも維持され得る。その結果、歪誘起半導体材質の横方向のオフセットを小さくすることができる一方、キャビティエッチングプロセスの間に対応するオフセットスペーサの十分な厚みをもたらすことができるので、ゲート電極完全性を維持することができる。例えば、pチャネルトランジスタは六角形形状を伴うシリコン/ゲルマニウム合金を有することができ、それにより全体的な歪転移効率を顕著に高めることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は概して集積回路の製造に関し、更に特定的にはトランジスタのチャネル領域内での電荷キャリア移動度を高めるようにシリコン/ゲルマニウムのような埋め込み半導体合金を用いることによって歪を与えられたチャネル領域を有するトランジスタに関する。
【背景技術】
【0002】
複雑な集積回路の製造は、複雑な回路のための主要な回路要素を代表する多数のトランジスタ要素の提供を必要としている。例えば現在入手可能な複雑な集積回路においては、数百万のトランジスタが設けられているであろう。概して多くのプロセス技術がこれまでのところ実施されており、マイクロプロセッサ、記憶チップ等の複雑な回路に対しては、動作速度及び/又は電力消費及び/又は費用効果を考慮した優れた特性により、現在のところCMOS技術が最も有望な手法である。CMOS回路においては、高度に複雑な回路アセンブリ、例えばCPU、記憶チップ等を設計するために、相補型トランジスタ、即ちpチャネルトランジスタ及びnチャネルトランジスタがインバータ及び他の論理ゲートのような回路要素を形成するのに用いられる。CMOS技術を用いる複雑な集積回路の製造においては、トランジスタ、即ちnチャネルトランジスタ及びpチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。MOSトランジスタ、又は一般的に電界効果トランジスタは、nチャネルトランジスタ又はpチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂pn接合を備えており、pn接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近傍に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。このようにチャネル長の減少、及びそれに付随するチャネル抵抗の減少は、集積回路の動作速度の向上を達成するための支配的設計基準である。
【0003】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、MOSトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。例えばドレイン及びソース領域においては、低いシート抵抗及び接触抵抗を所望のチャネル可制御性と共に提供するように、垂直方向及び横方向における高度に洗練されたドーパントプロファイルが要求される。また、要求されるチャネル可制御性を維持するために、ゲート誘電体材質もまたチャネル長の減少に適合させられる。しかし、高いチャネル可制御性を維持するための幾つかのメカニズムもまた、トランジスタのチャネル領域内での電荷移動度にネガティブな影響をもたらし得るので、チャネル長の減少により得られる利益を部分的に相殺してしまうかもしれない。
【0004】
限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とし、また移動度の低下に起因してあまり明白ではない性能向上の一因にもなり得るので、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させ、それにより、大幅に縮小化された限界寸法を必要とする技術標準への進歩と同等の性能改善を可能にする一方で、デバイス縮小化に関連するプロセス適合の多くを回避し又は先送りすることが提案されてきた。
【0005】
電荷キャリア移動度を高めるための1つの効果的なメカニズムは、例えば対応する歪をチャネル領域内に生じさせるようにチャネル領域の近傍に引張り又は圧縮応力を発生させることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば、能動シリコン材質の標準的な結晶構造、即ち<110>方向に合わせられたチャネル長を伴う(100)表面方位に対してチャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性における対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりp型トランジスタの性能を高める可能性が提供される。歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、極めて有望な手法である。
【0006】
そこで、対応する歪をもたらし得る圧縮応力を誘起するように、例えばチャネル領域に隣接してシリコン/ゲルマニウム材質を導入することが提案されてきた。Si/Ge材質を形成する場合、PMOSトランジスタのドレイン及びソース領域は選択的に窪まされてキャビティを形成し、一方NMOSトランジスタはマスキングされて次いでシリコン/ゲルマニウム材質がエピタキシャル成長によってPMOSトランジスタのキャビティ内に選択的に形成される。
【0007】
この技術はpチャネルトランジスタの性能向上に関して、従ってCMOSデバイス全体の性能向上に関して顕著な利益をもたらすが、チャネル領域内の歪成分の更なる増大は、ゲート構造の完全性について妥協することなしにチャネル領域に対するシリコン/ゲルマニウム合金の横方向のオフセットを小さくすることによって達成することは困難であろうことが判明しており、シリコン/ゲルマニウム合金を形成するための1つの従来手法をより明確に示すために、このことについて図1a乃至1eを参照して更に詳細に説明する。
【0008】
図1aは早い製造段階における従来の半導体デバイス100の断面図を模式的に示している。図示されるように、半導体デバイス100はシリコン基板のような基板101を備えており、SOI(シリコン・オン・インシュレータ)構造が考えられている場合には、基板101の上方には埋め込み絶縁層(図示せず)が形成されているであろう。また、基板101の上方にはシリコンベースの半導体層102が形成され、半導体層102は、その内部及びその上にトランジスタ等の回路要素を形成するための「能動(active)」半導体材質を代表する。図示されるように、半導体層102は第1の能動領域102a及び第2の能動領域102bを備えており、これらは浅い溝分離(shallow trench isolation)等の分離構造103によって分離されている。能動領域102aはその内部及びその上方にpチャネルトランジスタ150aを形成するための適切にドープされた半導体材質を代表する一方、能動領域102bはnチャネルトランジスタ150bのための基本的な特性をもたらすように適切なドーパント濃度を有しているであろう。図示される製造段階においては、トランジスタ150a、150bはゲート電極構造151を備えており、ゲート電極構造151は、ゲート電極材質151aと、ゲート電極151aの上面上に形成されるキャップ層151bと、ゲート絶縁層151cとを含んでいるであろうし、ゲート絶縁層151cは、対応する能動領域102a、102bのチャネル領域152からゲート電極材質151aを分離している。また、pチャネルトランジスタ150aのゲート電極構造151の側壁上には、スペーサ要素104aが場合によってはエッチング停止ライナ105と組み合わされて形成されている。一方、nチャネルトランジスタ150bは、場合によってはエッチング停止ライナ105と組み合わされるスペーサ層104によって覆われている。
【0009】
半導体デバイス100は、シリコン/ゲルマニウム合金を提供するための十分に確立された従来の手法に準拠する以下のプロセス技術に従って形成することができる。分離構造103を形成しそして基本的ドーパント濃度を確立するために適切な注入シーケンスを実行することによって能動領域102a、102bを画定した後、ゲート絶縁層151cのための適切な材質を設けること及びそれに続くゲート電極材質の堆積によって、ゲート電極構造151を形成することができる。また、キャップ層151bの材質も堆積させられるであろう。この目的のために、必要とされる材質及びその特性に応じて、十分に確立された酸化、表面処理、及び堆積の技術を用いることができる。例えばゲート絶縁層151cは、洗練された半導体デバイスにおいては概ね1ナノメートル乃至数ナノメートルの厚みを有する例えば二酸化シリコンベースの材質を形成するために、酸化及び/又は堆積又は表面処理によって形成することができる。他の場合には、典型的には10以上の誘電定数を有しているであろうハフニウム酸化物等の高k誘電体材質が用いられることがあり、それにより、ゲート誘電体材質の所与の物理的な厚みに対してゲート電極材質151aのチャネル領域152への容量性結合を高めることができる。その後、ゲート電極151aのための任意の適切な材質が例えば多結晶シリコン等の形態で設けられるであろうし、シリコン窒化物等の形態でもたらされ得るキャップ材質151bの堆積がそれに続くであろう。これらの材質層の後続のパターニングの間、デバイス100に対する設計規則に従って望ましいゲート長を伴うゲート電極構造151を得るために、洗練されたリソグラフィ技術及びエッチングプロセスを用いることができる。次いで、エッチング停止ライナ105を堆積及び/又は酸化によって形成することができ、典型的にはシリコン窒化物材質の形態でもたらされるスペーサ層104の堆積がそれに続き、スペーサ層104は典型的には、熱的に活性化されたCVD(化学的気相堆積)レシピ、プラズマ支援プロセス等によって堆積させることができる。スペーサ層104を堆積させるとき、その厚みはスペーサ要素104aの望ましい幅104wを考慮して選択することができ、幅104wは後の製造段階において能動領域102a内に形成されることになるシリコン/ゲルマニウム合金のオフセットを次いで決定し得る。洗練された応用においては、シリコン/ゲルマニウム材質によって得られる歪誘起メカニズムを強化するために、幅104wは望ましくは小さくされる。しかし、トランジスタ150aの性能向上を考慮するとスペーサ層104の厚みの減少が望ましいのではあるが、スペーサ層104の厚みに対する望ましい値は、歪シリコン/ゲルマニウム合金を設ける更なる処理の間におけるゲート電極材質151a及びゲート絶縁層151cの全体的な完全性を維持することを考慮してもたらされる必要があろう。その結果、典型的には10〜30nmの厚みが選択されることがあり、それにより後続の製造プロセスを考慮する場合に必要となるプロセス余裕を提供することができる。スペーサ層104を形成した後、トランジスタ150b及び、スペーサ層104の対応する部分を覆うためにフォトリソグラフィ技術に基いてエッチングマスク106が設けられる一方、トランジスタ150aはスペーサ層104の材質を選択的に除去するように設計されているエッチング環境107に曝露され、それによりスペーサ要素104aが形成される。エッチングプロセス107は十分に確立されたプラズマ支援異方性エッチング技術に基いて実行することができ、必要であればエッチング停止ライナ105に基いてエッチングプロセスの制御が達成され得る。その後、ライナ105は除去されるであろうし、そしてスペーサ104a及び分離構造103に対して選択的に能動領域102a内にまでエッチングするために適切に選択されたエッチングパラメータ及びエッチング薬品に基いて更なるエッチングプロセス又はプロセス107の更なるステップが実行され得る。例えば、酸化物及び窒化物に対してシリコンを選択的に除去するための高度に選択的な異方性エッチング技術が当該分野において確立されている。
【0010】
図1bは更に進んだ製造段階における半導体デバイス100を模式的に示している。図示されるように、ゲート電極構造151及びスペーサ要素104aに隣接して対応するキャビティ108が形成され、ここでは先行するプラズマ支援エッチングプロセスの異方的な性質に起因して、実質的に垂直な側壁108sが得られ、ゲート電極材質151aに対するキャビティ108の横方向のオフセット、従って後の製造段階において更に形成されることになる任意のシリコン/ゲルマニウム合金のオフセットは、スペーサ104aの幅104wによって実質的に決定され、エッチング停止ライナ105が設けられている場合には、その厚みと幅104wの組み合わせによって実質的に決定される。対応するキャビティエッチングプロセスの後、又はそのプロセスに先立ち、エッチングマスク106は除去されるであろう。
【0011】
図1cは次の製造段階における半導体デバイス100を模式的に示しており、その製造段階においては、選択的エピタキシャル成長プロセスを実行するために適した対応するプロセスチャンバ又はプロセス環境160内にデバイス100を運び込む準備をするために、デバイス100は高温、例えば800℃以上に加熱されるであろう。
【0012】
図1dはプロセス環境160内で実行される熱処理109の間における半導体デバイス100を模式的に示しており、熱処理109は、キャビティ108の露出させられた表面区域上に形成されていたであろう任意の固有の酸化物を除去するように、例えば850℃以上の温度で実行され得る。概ね800℃以上の高温の間、適度なシリコンのリフローが生じるであろうし、従ってキャビティ108の初期形状を「不鮮明にする(blur)」であろう。熱処理109の後、全体的なプロセスパラメータ、例えば圧力、先駆体ガス流量、ドーパント種に対する先駆体の割合、等に応じて、プロセス環境160内の温度は、概ね750℃以下であろう望ましい堆積温度に調節されるであろう。
【0013】
図1eは対応する選択的エピタキシャル成長プロセス110の間におけるデバイス100を模式的に示しており、プロセス110の間にシリコン/ゲルマニウム合金111をキャビティ108内に形成することができ、ここでは、ゲート電極材質151aに対する材質111の横方向のオフセットは、前述したように幅104wによって実質的に規定される。その結果、材質111内のゲルマニウム種の所定の割合を用いることによって、対応する大きな程度の内部歪を生成することができるが、チャネル領域152内の実際の歪は、材質111の横方向のオフセットによって顕著に影響され得る。
【0014】
スペーサ幅104wの更なる減少はゲート電極構造151内に欠陥を生じさせる高いリスクを伴うであろうから、全体的な製造歩留まり及び製品信頼性を考慮すると、それぞれの手法は望ましくないであろう。
【発明の概要】
【発明が解決しようとする課題】
【0015】
上述した事情に鑑み、本開示は、埋め込み半導体合金をチャネル領域の直近に位置させることができる一方で、上で特定された問題の1つ以上を回避し又は少なくとも低減することができる半導体デバイス及びプロセスに関連している。
【課題を解決するための手段】
【0016】
概して本開示は、ゲート電極構造に隣接して形成されるべきそれぞれのキャビティを形作ることに関して、そして実際の選択的エピタキシャル成長プロセスに先立ちキャビティの望ましい形状を維持するためにも、高度な柔軟性を得ることができる半導体デバイス及び技術を提供する。ここに開示される幾つかの例示的な側面においては、キャビティは対応するスペーサ構造の下に延びるように形成されてよく、それによりチャネル領域に対して小さい横方向のオフセットを達成することができ、ここでは、アンダーエッチングされた区域の対応する適切な形状は、歪半導体合金を形成するための全体的なプロセスシーケンスを通して維持され得る。このために、昇温された温度にデバイスをさらすのに先立ち、キャビティの露出させられた表面上に保護層が設けられてよく、それによりシリコン材質のリフロー(reflow)を実質的に防ぐことができる。その結果、キャビティの対応する有利な形状、例えば結晶学的に異方性のエッチング手順に基いて得られるであろう「六角形の」形状を維持することができるので、強化された全体的な歪転移メカニズムを提供することができる一方で、対応するオフセットスペーサ構造の適切に選択された厚みによって、ゲート電極構造の完全性を維持することができる。
【0017】
ここに開示される1つの例示的な方法は、半導体デバイスのトランジスタのゲート電極構造に隣接するシリコン含有結晶性半導体領域内にキャビティを形成することを備えており、ここでゲート電極構造はその側壁上に形成されるオフセットスペーサを備えている。方法は更に、キャビティの露出させられた表面上に保護層を形成することと、昇温された第1の温度でのプロセス環境内に半導体デバイスを導入することとを備えている。方法は更に、プロセス環境が第2のより低い温度を有するように調節することと、第2のより低い温度にあるプロセス環境内で保護層を除去することとを備えている。最後に、第2の温度にあるプロセス環境内でキャビティ内に半導体合金が形成される。
【0018】
ここに開示される更なる例示的な方法は、プラズマ環境に基く第1のエッチングプロセス及びウエットエッチング薬品に基く第2のエッチングプロセスを実行することによって、トランジスタのゲート電極構造に隣接する結晶性半導体領域内にキャビティを形成することを備えている。方法は更に、キャビティ内に歪誘起半導体合金を形成することと、半導体領域内に及び少なくとも部分的に歪誘起半導体合金内にドレイン及びソース領域を形成することとを備えている。
【0019】
ここに開示される1つの例示的な半導体デバイスは、基板の上方に形成されるトランジスタを備えている。トランジスタは、結晶性半導体領域の上方に形成されるゲート電極構造と、トランジスタのドレイン側及びソース側で結晶性半導体領域内に形成される歪誘起半導体合金とを備えている。また、歪誘起半導体合金はドレイン側及びソース側の各々に結晶性半導体領域との第1の傾斜界面及び第2の傾斜界面を形成し、ここで第1及び第2の傾斜界面はエッジを形成するように互いに接続される。更にトランジスタは、結晶性半導体領域内に及び少なくとも部分的に半導体合金内に形成されるドレイン及びソース領域を備えている。
【図面の簡単な説明】
【0020】
本開示の種々の実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【0021】
【図1a】図1aは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その1)である。
【図1b】図1bは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その2)である。
【図1c】図1cは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その3)である。
【図1d】図1dは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その4)である。
【図1e】図1eは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その5)である。
【図2a】図2aは例示的な実施形態に従い適切なサイズのオフセットスペーサ要素を備えたゲート電極構造に隣接して能動領域内に非長方形のキャビティを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図(その1)である。
【図2b】図2bは例示的な実施形態に従い適切なサイズのオフセットスペーサ要素を備えたゲート電極構造に隣接して能動領域内に非長方形のキャビティを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図(その2)である。
【図2c】図2cは更なる例示的な実施形態に従いキャビティの露出させられた表面区域上に保護層を形成するためのプロセスの間における非長方形キャビティを有する半導体デバイスを模式的に示す図である。
【図2d】図2dは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図(その1)であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。
【図2e】図2eは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図(その2)であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。
【図2f】図2fは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図(その3)であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。
【図2g】図2gは例示的な実施形態に従い極めて進んだ製造段階における半導体デバイスを模式的に示す図である。
【発明を実施するための形態】
【0022】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【0023】
概して、本開示は半導体デバイス及びそれを形成するための技術を提供し、ここでは、能動領域内のトランジスタのドレイン側及びソース側内に形成される半導体合金の歪誘起メカニズムが増大され得る一方で、キャビティの全体的な形状を設計するための高い柔軟性が提供され得ることにおいて対応するオフセットスペーサの望ましい幅が維持され得る。このために、ここに開示される1つの例示的な側面においては、シリコン含有ベース材質内に形成されるキャビティの安定性は、高められた温度の間、例えば選択的エピタキシャル成長プロセスを実行するための対応する堆積チャンバ内への投入手順の間に、酸化物層、窒化物層等の適切な保護層を形成することによって高めることができ、その保護層は、低下させられた非臨界的な温度で歪誘起半導体合金を実際に堆積させることに先立つその非臨界的な温度でのプロセス環境内で除去され得る。その結果、この手法によると、任意の望ましい形状を有するようにキャビティを形成することができ、例えば対応するエッチングシーケンスの間にアンダーエッチングされた領域を生成することができ、それにより、ゲート電極完全性を維持するのに必要とされる厚みを伴うオフセットスペーサ要素の提供が可能になる一方で、歪誘起半導体合金の横方向のオフセットを小さくすることができる。保護層に起因して、キャビティの対応する初期形状は半導体合金を形成するための全体的なプロセスシーケンスを通して実質的に維持され得るので、半導体合金の所与の組成に対して強化された歪を提供することができる。
【0024】
他の例示的な側面においては、キャビティを形成するためのプロセスは、プラズマ支援エッチングプロセス及びそれに続くウエット化学的エッチングプロセスに基いていてよく、ウエット化学的エッチングプロセスはチャネル領域に対するキャビティの減少させられた横方向のオフセットをもたらすことができ、幾つかの例示的な実施形態では、ウエット化学的エッチングプロセスは結晶学的に異方性のエッチングプロセスとして実行されてよく、それによりキャビティの十分に画定された形状を得ることができる。例えば、(111)結晶方位に対して小さい除去速度をもたらすウエットエッチング薬品を用いることができるので、先行する異方性プラズマ支援エッチングプロセスから得られる実質的に長方形のキャビティを、基本的半導体材質の結晶学的構造によって決定されるように、隣接する半導体領域との傾斜界面を有する「六角形の」又はダイヤモンド形状のキャビティに「変換する」ことができる。幾つかの例示的な実施形態では、キャビティは適切な保護層と共に設けられてよく、それにより、キャビティの対応する初期の非長方形の形状を高温処理の間にも維持することができ、非長方形のキャビティ内に歪誘起半導体合金を形成するための適切なプロセス戦略を選択する場合に、高い柔軟性をも提供することができる。この十分に画定されたキャビティ形状に基いて、歪誘起合金の所与の組成に対して、隣接するチャネル領域内に歪成分の顕著な増大を得ることができ、対応する引張り歪成分が必要な場合には、歪誘起合金は、例えばシリコン/ゲルマニウム合金、シリコン/ゲルマニウム/錫合金、シリコン/錫合金、又はシリコン/炭素合金である。
【0025】
図2a〜2gを参照して更なる例示的な実施形態を以下により詳細に説明し、適切である場合には図1a〜1eも参照する。
【0026】
図2aは基板201を備えた半導体デバイス200の断面図を模式的に示しており、基板201の上方には半導体層202が形成されていてよい。また、デバイス100を参照して既に論じたように、デバイス200の少なくとも一部のデバイス領域でSOI構造が必要である場合には、少なくとも局所的に埋め込み絶縁層(図示せず)が基板201とシリコン含有半導体層202の間に位置させられていてよい。更に、トランジスタ250a、250bのための対応する能動領域202a、202bが半導体層202内に形成されていてよく、そして分離構造203によって分離されていてよい。更に、トランジスタ250a、250bは、例えばゲート電極材質251a、キャップ層251b及びゲート絶縁層251cを備えているゲート電極構造251を備えていてよい。また、トランジスタ250aのゲート電極構造251の側壁上には、スペーサ構造204aが場合によってはエッチング停止ライナと組み合わされて形成されていてよい。一方、トランジスタ250bは、場合によってはエッチング停止ライナ205と組み合わされるスペーサ層204によって覆われていてよい。これまでに説明した構成部分に対しては、半導体デバイス100の対応する構成部分を参照して前述したのと同じ基準が適用され得ることが理解されるべきである。例えば、スペーサ204aの幅204wは、前述したようにゲート電極構造251の完全性を維持するように選択されてよい一方で、キャビティ208の形状は例示的な実施形態に応じて後の製造段階で変化させられ得るのでドレイン側253d及びソース側253sに形成されることになる半導体合金の対応するオフセットはそれほど臨界的ではなくてよい。また、図2aに示される製造段階においては、トランジスタ250bの上方にはレジストマスク、ハードマスク材質等のエッチングマスク206が形成されてよい一方で、トランジスタ250aはエッチング環境207に曝露されてよく、エッチング環境207は、半導体デバイス100を参照して既に論じられたように、実質的に異方性のエッチング挙動を得るために、プラズマ環境に基いて確立されてよい。
【0027】
図2aに示される半導体デバイス200は、デバイス100を参照して上述したのと同様のプロセス技術に基いて形成することができるが、キャビティ208の深さ208dは、キャビティ208の最終的な形状を適切に調節するような更なるエッチングプロセスを実行することが可能になるように選択されてよい。例えば、ゲート電極材質251aに対するキャビティ208の横方向のオフセットの対応する減少が望ましい場合には、深さ方向における同程度の材質除去がなお基本的な能動領域202aの十分なテンプレート材質を提供し得るように、初期深さ208dが調節されてよい。他の例示的な実施形態においては、対応する追加的なエッチングプロセスの間及び後においてキャビティ208の適切な深さを規定するために、エッチングプロセス207に先立ち又はプロセス207の後に、適切なエッチング制御種(図示せず)が能動領域202a内に導入されてよく、そして望ましい高さレベルに位置させられてよい。例えば、ゲート電極構造251を形成するのに先立ち又はそれをパターニングした後に、n型ドーパント種が適切な深さで位置させられてよく、そのn型ドーパント種は対応するウエット化学的エッチングプロセスにおいてエッチング停止材質として機能することができ、これについては図2bを参照して後で説明する。この場合、初期深さ208dは、対応するキャビティの最終的に望ましい深さに実質的に対応していてよい。
【0028】
図2bは進んだ製造段階における半導体デバイス200を模式的に示しており、その製造段階においては、デバイス200は更なるエッチング環境207aにさらされ、エッチング環境207aは、ゲート電極材質251aに対するキャビティ208の横方向のオフセットを局所的に小さくするために、横方向の除去速度を提供する。例えば幾つかの例示的な実施形態では、エッチングプロセス207aは、実質的に等方性のエッチング挙動をもたらすプラズマに基いて実行されてよく、それにより、初期深さ208dを増大させ得る一方で、キャビティ208がスペーサ構造204aの下に延びることができるようにアンダーエッチングされた区域を形成することができる。図2bに示される実施形態においては、エッチングプロセス207aはウエット化学的エッチングプロセスとして実行されてよく、それにより、キャビティ208のオフセットを小さくするために必要であろうような横方向の除去速度をも得ることができる。1つの例示的な実施形態においては、図示されるように、ウエット化学的エッチングプロセス207aは、結晶学的に異方性のエッチング挙動を追加的にもたらしてよく、その挙動は、少なくとも1つの結晶方位における除去速度が1つ以上の他の結晶方向と比較して著しく小さくさせられ得るエッチング挙動を説明するものとして理解されるべきである。例えば、水酸化カリウムに基くウエットエッチング薬品は、シリコンにおいて<111>方向に関して著しく小さいエッチング速度を提供することができ、その結果、キャビティ208の対応する傾斜させられた側壁面208sをもたらすことができ、この場合、表面法線201nに対する傾斜表面208sの対応する角度は、領域202aの基本的な材質の結晶学的構造によって規定され得る。例えば、領域202aの結晶学的構造は、シリコンベースの半導体デバイスのための標準的な構造に対応していてよく、その構造においては、表面法線201nは<100>又は物理的に等価な方向に一致していてよい一方で、チャネル長方向、即ち図2bの水平方向は<110>方向に一致していてよい。この場合、表面208sはシリコン結晶の<111>面の方位に実質的に一致していてよく、その方位は表面法線201nに対して概ね36°の角度を有していてよい。従って、傾斜表面208sは共通の「頂点」又はエッジ208eを有することができ、キャビティ208間に位置する領域202aの半導体材質は六角形領域と考えられてよく、そしてキャビティ208もまた「六角形」キャビティと称されてよいが、分離構造203での対応する側壁は、構造203の側壁部分の対応する角度に応じて、構造203の絶縁材質によって実質的に規定されてよい。
【0029】
1つの例示的な実施形態では、エッチングプロセス207aはテトラメチルアンモニウムヒドロキシド(TMAH)に基いて実行することができ、TMAHは典型的にはフォトレジスト材質をエッチングするために用いられ得るウエット化学的薬品であるが、シリコン材質をエッチングするために、高濃度で且つ概ね50〜100℃の高温でも用いられ得る。また、TMAHは二酸化シリコンに対して及びシリコン窒化物に対して高い選択性を呈することができるので、TMAHを用いて実行される場合におけるエッチングプロセス207aの間には、非シリコン表面区域の完全性が維持され得る。TMAHを用いることによって、それぞれの結晶学的に異方性のエッチング挙動もまた達成され得る。更に、既に論じられたように、幾つかの場合には、キャビティ208の深さを更に顕著に大きくすることなしに、エッジ208eをチャネル領域252に更に向かって「駆動する(drive)」ように、垂直エッチング速度を横方向のエッチング速度から「分離する(decouple)」ことが望ましいであろう。この場合、TMAHのエッチング速度はnドープのシリコン材質内で顕著に減少させられるであろうから、半導体領域202a内に特定の深さまで組み込まれたn型ドーパント種との組み合わせにおいてTMAHを有利に用いることができる。従って、幾つかの例示的な実施形態では、全体的なプロセス戦略に応じて、例えばエッチングプロセス207に先立ち且つウエット化学的エッチングプロセス207aを形成するのに先立ち、ヒ素のような対応するドーパント種が領域202a内に組み込まれてよい。
【0030】
図2cは更に進んだ製造段階における半導体デバイス200を模式的に示しており、その製造段階においては、キャビティ208の少なくとも露出させられた表面上に保護層212が形成されてよい。例えば、保護層212は、選択的エピタキシャル成長プロセスを実行するために用いられる堆積チャンバ内に確立されるエッチング環境において除去することができる任意の適切な材質から構成されてよい。1つの例示的な実施形態では、保護層212は酸化環境213に基いて形成することができ、酸化環境213は炉内のガス雰囲気等に基いて確立することができ、ここでは、対応する温度は、キャビティ208の基本的形状の任意の改変を回避するように適切に選択されてよい。例えば、炉プロセスは概ね700℃以下の温度での酸化環境内で実行されてよく、それにより、露出させられたシリコン表面上に保護層212を高度に制御可能な様態で形成することができる。典型的にはシリコン材質がある程度リフローするであろう任意の高温処理の間、従って先行して実行されたエッチングプロセス207a(図2b参照)によって得られたキャビティ208の形状の不所望な損失をもたらすことがある任意の高温処理の間に、保護層212は十分な安定性をもたらすように適切な厚みで形成されてよい。例えば、適度に高密度な二酸化シリコン材質に対しては、全体的なプロセス及びデバイスの要求に応じて、2〜10nmの厚みが選択されてよい。また、酸化プロセスにより得られる二酸化シリコン材質の形態で保護層212を設けることによって、更なるシリコン材質が「消費させられる(consumed)」であろうから、更に進んだ製造段階における保護層212の除去の後に最終的に得られるキャビティ208のオフセットを更に小さくする可能性がもたらされ得る。保護層212の除去の後にもテンプレート材質の対応する部分が維持され得るようにキャビティ208の適切な深さを選択する場合、酸化によって得られる酸化物材質から構成される保護層212の対応する厚みも考慮されてよいことが理解されるべきである。他の例示的な実施形態においては、例えば水とオゾンの組み合わせを用いて、又は制御可能な様態でシリコンを酸化させるのに適した他のウエット化学的溶液を用いることによって、ウエット化学的酸化プロセスを実行することにより、酸化された材質の形態で保護層212が設けられてよい。
【0031】
図2dは製造フローの更なる段階における半導体デバイス200を模式的に示しており、その段階においては、デバイス200をプロセス環境260内に導入するために必要であろうように、デバイス200は、例えば概ね800℃以上の高温にさらされてよく、プロセス環境260は例えば、選択的エピタキシャル成長プロセスを実行するのに適する堆積チャンバであり、そして堆積チャンバ内では、非臨界的な全体のプロセス温度が達成されている場合に、保護層212を除去するような対応する反応環境もまた確立されてよい。
【0032】
図2eはシリコンが安定であり続けることができる温度でのプロセス環境260内で確立される反応環境214に曝露される半導体デバイス200を模式的に示している。例えば、反応環境214は、概ね750℃未満の温度に基いて確立されてよく、また保護層212を除去するために任意の適切なエッチング薬品を含んでいてよく、保護層212は、図2dに示されるプロセス環境260内への導入のような先行する高温プロセスの間におけるキャビティ208の完全性のために設けられたものである。例えば、環境214は、二酸化シリコンが除去されることになる場合には、塩素ベースのエッチング薬品に基いて確立されてよい。既に示したように、除去プロセス214の間、キャビティ208の最終的なオフセット208oが更に減少させられてよい。例えば、図2eに示される六角形のキャビティ208に対しては、オフセット208oは、エッジ208eとゲート電極材質251a、即ち対応するキャビティに横方向に最も近いその対応する側壁251との横方向の距離として定義されてよい。エッジ208eがゲート電極材質251aの下に延びていてよい場合には、オフセット208oは「重なり(overlap)」を代表してもよいことが理解されるべきである。
【0033】
幾つかの例示的な実施形態では、保護層212を除去した後の任意の更なる高温処理は省略されてよく、それにより保護層212の除去の後に得られるキャビティ208の形状を維持することができる。
【0034】
図2fはプロセス環境260内での堆積環境210にさらされるときの半導体デバイス200を模式的に示している。プロセス210の間、シリコン/ゲルマニウム、シリコン/ゲルマニウム/錫、シリコン/錫のような適切な半導体合金が、シリコン安定性に関して非臨界的な温度で、例えば概ね750℃以下の温度で、十分に確立されたプロセスパラメータを用いて堆積させられてよい。従って、上述の具体的な半導体合金に対しては、トランジスタ250aのチャネル領域252内に対応する圧縮歪を得ることができ、ここでは、半導体合金211の所与の組成に対して、前述したようなキャビティ208の特定の形状に起因して、前述したような従来の戦略と比較して増大された大きさを得ることができる。このように、半導体合金211は領域202aの残留シリコン材質との対応する界面211sを形成することができ、界面211sは、スペーサ204aの幅204wと比較して小さくなったオフセットを少なくとも部分的に有することができる。幾つかの例示的な実施形態では、界面211sは傾斜面を代表してよく、これらの傾斜面は、キャビティ208(図2b参照)を参照して既に説明したように対応するエッジ211eで合流してよく、従って対応する「六角形の」半導体合金211がもたらされ得る。従ってこの場合、材質211の十分に画定され且つ制御可能な構造を得ることができる一方で、例えば従来のデバイス100を参照して上述したような実質的に「長方形の」キャビティと比較して顕著に大きな歪をも得ることができる。
【0035】
他の例示的な実施形態においては、半導体合金211はシリコン/炭素合金の形態で設けられてよく、トランジスタ250aがnチャネルトランジスタを代表してよい場合には、シリコン/炭素合金は従って、チャネル領域252内に引張り歪成分をもたらすことができることが理解されるべきである。他の例示的な実施形態においては、両方のトランジスタ250a、250b内にそれぞれのキャビティが形成されてよく、そしてこれらのキャビティは異なる半導体合金で充填されてよい。例えば、先行する製造シーケンスにおいて、対応するキャビティがトランジスタ250b内にも形成されてよい一方で、そのキャビティの任意の表面区域を対応する保護層が覆ってもよい。また、これらのキャビティの形状は、対応する保護層に基いて維持されてよい。更に、トランジスタ250a内に材質211を設けるためのエピタキシャル成長プロセス210の間、対応する保護層は成長マスクとして機能することができ、そしてその保護層は次いで材質211に対して選択的に除去されてよく、それにより、材質211が圧縮歪誘起材質として設けられる場合には、シリコン/炭素材質のような更なる半導体合金の堆積に対してデバイス200を準備することができる。
【0036】
図2gは更に進んだ製造段階における半導体デバイス200を模式的に示している。図示されるように、トランジスタ250a、250bはドレイン及びソース領域253を備えていてよく、ドレイン及びソース領域253は少なくとも部分的にトランジスタ250aにおける歪半導体合金211内に形成されてよい。図示される実施形態では、トランジスタ250bは歪誘起半導体合金を伴わずに形成されているが、他の場合(図示せず)には、適切な半導体合金が少なくとも部分的にドレイン及びソース領域253内に設けられてもよい。また、ゲート電極構造251の側壁上には側壁スペーサ構造216が形成されてよく、ここでは、スペーサ構造216は、全体的なプロセス戦略及びトランジスタ250a、250bの要求に応じて任意の適切な構造を有していてよい。更に、必要に応じて対応する金属シリサイド領域215がドレイン及びソース領域253内並びにゲート電極材質251a内に形成されてよい。
【0037】
図2gに示される半導体デバイス200は以下のプロセスに基いて形成することができる。少なくとも半導体材質211(図2f参照)を設けた後、スペーサ204a及びマスク層204がライナ205(図2f参照)と共に除去されてよく、そしてその後、スペーサ構造216又は少なくともその一部分が、ドレイン及びソース領域253の少なくとも一部分がイオン注入プロセスに基いて形成されることになるときに注入マスクとして機能するように形成されてよい。他の場合には、少なくともドレイン及びソース領域253はまた、堆積の間に材質211内に組み込まれてよいドーパント種に基いて形成されてもよい。ドレイン及びソース領域253を形成した後、場合によってはトランジスタ250a及びトランジスタ250bの両方に対するイオン注入技術に基いて、ドーパント種を活性化させまた注入誘起の損傷を再結晶化させるために、適切な焼鈍プロセスが実行されてよい。次いで、十分に確立された技術に基いて金属シリサイド領域215が形成されてよい。続いて、例えばトランジスタ250a、250bの少なくとも一方の上方に高い応力を与えられた誘電体材質を設ける形態で任意の更なる歪誘起メカニズムが実装されてよく、適切な層間誘電体材質の堆積がそれに続いてよい。
【0038】
結果として、本開示は、対応するキャビティを適切に形作りそして全体の製造シーケンスを通してその形を維持することによって、歪誘起半導体合金を形成する際の高度な柔軟性を得ることができる半導体デバイス及び技術を提供する。この目的のために、1つの例示的な実施形態では、プラズマ支援エッチングプロセス及びそれに続くウエット化学的エッチングステップに基いてキャビティが形成されてよく、ウエット化学的エッチングプロセスは結晶学的に異方性のエッチング挙動を有しているであろうから、そのサイズ及び形状が高度に制御可能であり得る望ましい程度のアンダーエッチングをもたらすことができる。その後、後続の高温処理の間にキャビティ形状を維持するように保護層が設けられてよい。その後、非臨界的な温度に基く選択的エピタキシャル成長技術に基いて歪誘起半導体材質が堆積させられてよく、それにより半導体合金の十分に画定された形状を得ることができ、従って、隣接チャネル領域内に大きな歪がもたらされ得る一方で、全体的なプロセスシーケンスの間におけるゲート電極の完全性が提供され得る。
【0039】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、また本開示を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【技術分野】
【0001】
本開示は概して集積回路の製造に関し、更に特定的にはトランジスタのチャネル領域内での電荷キャリア移動度を高めるようにシリコン/ゲルマニウムのような埋め込み半導体合金を用いることによって歪を与えられたチャネル領域を有するトランジスタに関する。
【背景技術】
【0002】
複雑な集積回路の製造は、複雑な回路のための主要な回路要素を代表する多数のトランジスタ要素の提供を必要としている。例えば現在入手可能な複雑な集積回路においては、数百万のトランジスタが設けられているであろう。概して多くのプロセス技術がこれまでのところ実施されており、マイクロプロセッサ、記憶チップ等の複雑な回路に対しては、動作速度及び/又は電力消費及び/又は費用効果を考慮した優れた特性により、現在のところCMOS技術が最も有望な手法である。CMOS回路においては、高度に複雑な回路アセンブリ、例えばCPU、記憶チップ等を設計するために、相補型トランジスタ、即ちpチャネルトランジスタ及びnチャネルトランジスタがインバータ及び他の論理ゲートのような回路要素を形成するのに用いられる。CMOS技術を用いる複雑な集積回路の製造においては、トランジスタ、即ちnチャネルトランジスタ及びpチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。MOSトランジスタ、又は一般的に電界効果トランジスタは、nチャネルトランジスタ又はpチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂pn接合を備えており、pn接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近傍に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。このようにチャネル長の減少、及びそれに付随するチャネル抵抗の減少は、集積回路の動作速度の向上を達成するための支配的設計基準である。
【0003】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、MOSトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。例えばドレイン及びソース領域においては、低いシート抵抗及び接触抵抗を所望のチャネル可制御性と共に提供するように、垂直方向及び横方向における高度に洗練されたドーパントプロファイルが要求される。また、要求されるチャネル可制御性を維持するために、ゲート誘電体材質もまたチャネル長の減少に適合させられる。しかし、高いチャネル可制御性を維持するための幾つかのメカニズムもまた、トランジスタのチャネル領域内での電荷移動度にネガティブな影響をもたらし得るので、チャネル長の減少により得られる利益を部分的に相殺してしまうかもしれない。
【0004】
限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とし、また移動度の低下に起因してあまり明白ではない性能向上の一因にもなり得るので、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させ、それにより、大幅に縮小化された限界寸法を必要とする技術標準への進歩と同等の性能改善を可能にする一方で、デバイス縮小化に関連するプロセス適合の多くを回避し又は先送りすることが提案されてきた。
【0005】
電荷キャリア移動度を高めるための1つの効果的なメカニズムは、例えば対応する歪をチャネル領域内に生じさせるようにチャネル領域の近傍に引張り又は圧縮応力を発生させることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば、能動シリコン材質の標準的な結晶構造、即ち<110>方向に合わせられたチャネル長を伴う(100)表面方位に対してチャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性における対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりp型トランジスタの性能を高める可能性が提供される。歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、極めて有望な手法である。
【0006】
そこで、対応する歪をもたらし得る圧縮応力を誘起するように、例えばチャネル領域に隣接してシリコン/ゲルマニウム材質を導入することが提案されてきた。Si/Ge材質を形成する場合、PMOSトランジスタのドレイン及びソース領域は選択的に窪まされてキャビティを形成し、一方NMOSトランジスタはマスキングされて次いでシリコン/ゲルマニウム材質がエピタキシャル成長によってPMOSトランジスタのキャビティ内に選択的に形成される。
【0007】
この技術はpチャネルトランジスタの性能向上に関して、従ってCMOSデバイス全体の性能向上に関して顕著な利益をもたらすが、チャネル領域内の歪成分の更なる増大は、ゲート構造の完全性について妥協することなしにチャネル領域に対するシリコン/ゲルマニウム合金の横方向のオフセットを小さくすることによって達成することは困難であろうことが判明しており、シリコン/ゲルマニウム合金を形成するための1つの従来手法をより明確に示すために、このことについて図1a乃至1eを参照して更に詳細に説明する。
【0008】
図1aは早い製造段階における従来の半導体デバイス100の断面図を模式的に示している。図示されるように、半導体デバイス100はシリコン基板のような基板101を備えており、SOI(シリコン・オン・インシュレータ)構造が考えられている場合には、基板101の上方には埋め込み絶縁層(図示せず)が形成されているであろう。また、基板101の上方にはシリコンベースの半導体層102が形成され、半導体層102は、その内部及びその上にトランジスタ等の回路要素を形成するための「能動(active)」半導体材質を代表する。図示されるように、半導体層102は第1の能動領域102a及び第2の能動領域102bを備えており、これらは浅い溝分離(shallow trench isolation)等の分離構造103によって分離されている。能動領域102aはその内部及びその上方にpチャネルトランジスタ150aを形成するための適切にドープされた半導体材質を代表する一方、能動領域102bはnチャネルトランジスタ150bのための基本的な特性をもたらすように適切なドーパント濃度を有しているであろう。図示される製造段階においては、トランジスタ150a、150bはゲート電極構造151を備えており、ゲート電極構造151は、ゲート電極材質151aと、ゲート電極151aの上面上に形成されるキャップ層151bと、ゲート絶縁層151cとを含んでいるであろうし、ゲート絶縁層151cは、対応する能動領域102a、102bのチャネル領域152からゲート電極材質151aを分離している。また、pチャネルトランジスタ150aのゲート電極構造151の側壁上には、スペーサ要素104aが場合によってはエッチング停止ライナ105と組み合わされて形成されている。一方、nチャネルトランジスタ150bは、場合によってはエッチング停止ライナ105と組み合わされるスペーサ層104によって覆われている。
【0009】
半導体デバイス100は、シリコン/ゲルマニウム合金を提供するための十分に確立された従来の手法に準拠する以下のプロセス技術に従って形成することができる。分離構造103を形成しそして基本的ドーパント濃度を確立するために適切な注入シーケンスを実行することによって能動領域102a、102bを画定した後、ゲート絶縁層151cのための適切な材質を設けること及びそれに続くゲート電極材質の堆積によって、ゲート電極構造151を形成することができる。また、キャップ層151bの材質も堆積させられるであろう。この目的のために、必要とされる材質及びその特性に応じて、十分に確立された酸化、表面処理、及び堆積の技術を用いることができる。例えばゲート絶縁層151cは、洗練された半導体デバイスにおいては概ね1ナノメートル乃至数ナノメートルの厚みを有する例えば二酸化シリコンベースの材質を形成するために、酸化及び/又は堆積又は表面処理によって形成することができる。他の場合には、典型的には10以上の誘電定数を有しているであろうハフニウム酸化物等の高k誘電体材質が用いられることがあり、それにより、ゲート誘電体材質の所与の物理的な厚みに対してゲート電極材質151aのチャネル領域152への容量性結合を高めることができる。その後、ゲート電極151aのための任意の適切な材質が例えば多結晶シリコン等の形態で設けられるであろうし、シリコン窒化物等の形態でもたらされ得るキャップ材質151bの堆積がそれに続くであろう。これらの材質層の後続のパターニングの間、デバイス100に対する設計規則に従って望ましいゲート長を伴うゲート電極構造151を得るために、洗練されたリソグラフィ技術及びエッチングプロセスを用いることができる。次いで、エッチング停止ライナ105を堆積及び/又は酸化によって形成することができ、典型的にはシリコン窒化物材質の形態でもたらされるスペーサ層104の堆積がそれに続き、スペーサ層104は典型的には、熱的に活性化されたCVD(化学的気相堆積)レシピ、プラズマ支援プロセス等によって堆積させることができる。スペーサ層104を堆積させるとき、その厚みはスペーサ要素104aの望ましい幅104wを考慮して選択することができ、幅104wは後の製造段階において能動領域102a内に形成されることになるシリコン/ゲルマニウム合金のオフセットを次いで決定し得る。洗練された応用においては、シリコン/ゲルマニウム材質によって得られる歪誘起メカニズムを強化するために、幅104wは望ましくは小さくされる。しかし、トランジスタ150aの性能向上を考慮するとスペーサ層104の厚みの減少が望ましいのではあるが、スペーサ層104の厚みに対する望ましい値は、歪シリコン/ゲルマニウム合金を設ける更なる処理の間におけるゲート電極材質151a及びゲート絶縁層151cの全体的な完全性を維持することを考慮してもたらされる必要があろう。その結果、典型的には10〜30nmの厚みが選択されることがあり、それにより後続の製造プロセスを考慮する場合に必要となるプロセス余裕を提供することができる。スペーサ層104を形成した後、トランジスタ150b及び、スペーサ層104の対応する部分を覆うためにフォトリソグラフィ技術に基いてエッチングマスク106が設けられる一方、トランジスタ150aはスペーサ層104の材質を選択的に除去するように設計されているエッチング環境107に曝露され、それによりスペーサ要素104aが形成される。エッチングプロセス107は十分に確立されたプラズマ支援異方性エッチング技術に基いて実行することができ、必要であればエッチング停止ライナ105に基いてエッチングプロセスの制御が達成され得る。その後、ライナ105は除去されるであろうし、そしてスペーサ104a及び分離構造103に対して選択的に能動領域102a内にまでエッチングするために適切に選択されたエッチングパラメータ及びエッチング薬品に基いて更なるエッチングプロセス又はプロセス107の更なるステップが実行され得る。例えば、酸化物及び窒化物に対してシリコンを選択的に除去するための高度に選択的な異方性エッチング技術が当該分野において確立されている。
【0010】
図1bは更に進んだ製造段階における半導体デバイス100を模式的に示している。図示されるように、ゲート電極構造151及びスペーサ要素104aに隣接して対応するキャビティ108が形成され、ここでは先行するプラズマ支援エッチングプロセスの異方的な性質に起因して、実質的に垂直な側壁108sが得られ、ゲート電極材質151aに対するキャビティ108の横方向のオフセット、従って後の製造段階において更に形成されることになる任意のシリコン/ゲルマニウム合金のオフセットは、スペーサ104aの幅104wによって実質的に決定され、エッチング停止ライナ105が設けられている場合には、その厚みと幅104wの組み合わせによって実質的に決定される。対応するキャビティエッチングプロセスの後、又はそのプロセスに先立ち、エッチングマスク106は除去されるであろう。
【0011】
図1cは次の製造段階における半導体デバイス100を模式的に示しており、その製造段階においては、選択的エピタキシャル成長プロセスを実行するために適した対応するプロセスチャンバ又はプロセス環境160内にデバイス100を運び込む準備をするために、デバイス100は高温、例えば800℃以上に加熱されるであろう。
【0012】
図1dはプロセス環境160内で実行される熱処理109の間における半導体デバイス100を模式的に示しており、熱処理109は、キャビティ108の露出させられた表面区域上に形成されていたであろう任意の固有の酸化物を除去するように、例えば850℃以上の温度で実行され得る。概ね800℃以上の高温の間、適度なシリコンのリフローが生じるであろうし、従ってキャビティ108の初期形状を「不鮮明にする(blur)」であろう。熱処理109の後、全体的なプロセスパラメータ、例えば圧力、先駆体ガス流量、ドーパント種に対する先駆体の割合、等に応じて、プロセス環境160内の温度は、概ね750℃以下であろう望ましい堆積温度に調節されるであろう。
【0013】
図1eは対応する選択的エピタキシャル成長プロセス110の間におけるデバイス100を模式的に示しており、プロセス110の間にシリコン/ゲルマニウム合金111をキャビティ108内に形成することができ、ここでは、ゲート電極材質151aに対する材質111の横方向のオフセットは、前述したように幅104wによって実質的に規定される。その結果、材質111内のゲルマニウム種の所定の割合を用いることによって、対応する大きな程度の内部歪を生成することができるが、チャネル領域152内の実際の歪は、材質111の横方向のオフセットによって顕著に影響され得る。
【0014】
スペーサ幅104wの更なる減少はゲート電極構造151内に欠陥を生じさせる高いリスクを伴うであろうから、全体的な製造歩留まり及び製品信頼性を考慮すると、それぞれの手法は望ましくないであろう。
【発明の概要】
【発明が解決しようとする課題】
【0015】
上述した事情に鑑み、本開示は、埋め込み半導体合金をチャネル領域の直近に位置させることができる一方で、上で特定された問題の1つ以上を回避し又は少なくとも低減することができる半導体デバイス及びプロセスに関連している。
【課題を解決するための手段】
【0016】
概して本開示は、ゲート電極構造に隣接して形成されるべきそれぞれのキャビティを形作ることに関して、そして実際の選択的エピタキシャル成長プロセスに先立ちキャビティの望ましい形状を維持するためにも、高度な柔軟性を得ることができる半導体デバイス及び技術を提供する。ここに開示される幾つかの例示的な側面においては、キャビティは対応するスペーサ構造の下に延びるように形成されてよく、それによりチャネル領域に対して小さい横方向のオフセットを達成することができ、ここでは、アンダーエッチングされた区域の対応する適切な形状は、歪半導体合金を形成するための全体的なプロセスシーケンスを通して維持され得る。このために、昇温された温度にデバイスをさらすのに先立ち、キャビティの露出させられた表面上に保護層が設けられてよく、それによりシリコン材質のリフロー(reflow)を実質的に防ぐことができる。その結果、キャビティの対応する有利な形状、例えば結晶学的に異方性のエッチング手順に基いて得られるであろう「六角形の」形状を維持することができるので、強化された全体的な歪転移メカニズムを提供することができる一方で、対応するオフセットスペーサ構造の適切に選択された厚みによって、ゲート電極構造の完全性を維持することができる。
【0017】
ここに開示される1つの例示的な方法は、半導体デバイスのトランジスタのゲート電極構造に隣接するシリコン含有結晶性半導体領域内にキャビティを形成することを備えており、ここでゲート電極構造はその側壁上に形成されるオフセットスペーサを備えている。方法は更に、キャビティの露出させられた表面上に保護層を形成することと、昇温された第1の温度でのプロセス環境内に半導体デバイスを導入することとを備えている。方法は更に、プロセス環境が第2のより低い温度を有するように調節することと、第2のより低い温度にあるプロセス環境内で保護層を除去することとを備えている。最後に、第2の温度にあるプロセス環境内でキャビティ内に半導体合金が形成される。
【0018】
ここに開示される更なる例示的な方法は、プラズマ環境に基く第1のエッチングプロセス及びウエットエッチング薬品に基く第2のエッチングプロセスを実行することによって、トランジスタのゲート電極構造に隣接する結晶性半導体領域内にキャビティを形成することを備えている。方法は更に、キャビティ内に歪誘起半導体合金を形成することと、半導体領域内に及び少なくとも部分的に歪誘起半導体合金内にドレイン及びソース領域を形成することとを備えている。
【0019】
ここに開示される1つの例示的な半導体デバイスは、基板の上方に形成されるトランジスタを備えている。トランジスタは、結晶性半導体領域の上方に形成されるゲート電極構造と、トランジスタのドレイン側及びソース側で結晶性半導体領域内に形成される歪誘起半導体合金とを備えている。また、歪誘起半導体合金はドレイン側及びソース側の各々に結晶性半導体領域との第1の傾斜界面及び第2の傾斜界面を形成し、ここで第1及び第2の傾斜界面はエッジを形成するように互いに接続される。更にトランジスタは、結晶性半導体領域内に及び少なくとも部分的に半導体合金内に形成されるドレイン及びソース領域を備えている。
【図面の簡単な説明】
【0020】
本開示の種々の実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【0021】
【図1a】図1aは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その1)である。
【図1b】図1bは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その2)である。
【図1c】図1cは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その3)である。
【図1d】図1dは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その4)である。
【図1e】図1eは従来の戦略に従いpチャネルトランジスタ内にシリコン/ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図(その5)である。
【図2a】図2aは例示的な実施形態に従い適切なサイズのオフセットスペーサ要素を備えたゲート電極構造に隣接して能動領域内に非長方形のキャビティを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図(その1)である。
【図2b】図2bは例示的な実施形態に従い適切なサイズのオフセットスペーサ要素を備えたゲート電極構造に隣接して能動領域内に非長方形のキャビティを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図(その2)である。
【図2c】図2cは更なる例示的な実施形態に従いキャビティの露出させられた表面区域上に保護層を形成するためのプロセスの間における非長方形キャビティを有する半導体デバイスを模式的に示す図である。
【図2d】図2dは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図(その1)であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。
【図2e】図2eは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図(その2)であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。
【図2f】図2fは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図(その3)であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。
【図2g】図2gは例示的な実施形態に従い極めて進んだ製造段階における半導体デバイスを模式的に示す図である。
【発明を実施するための形態】
【0022】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【0023】
概して、本開示は半導体デバイス及びそれを形成するための技術を提供し、ここでは、能動領域内のトランジスタのドレイン側及びソース側内に形成される半導体合金の歪誘起メカニズムが増大され得る一方で、キャビティの全体的な形状を設計するための高い柔軟性が提供され得ることにおいて対応するオフセットスペーサの望ましい幅が維持され得る。このために、ここに開示される1つの例示的な側面においては、シリコン含有ベース材質内に形成されるキャビティの安定性は、高められた温度の間、例えば選択的エピタキシャル成長プロセスを実行するための対応する堆積チャンバ内への投入手順の間に、酸化物層、窒化物層等の適切な保護層を形成することによって高めることができ、その保護層は、低下させられた非臨界的な温度で歪誘起半導体合金を実際に堆積させることに先立つその非臨界的な温度でのプロセス環境内で除去され得る。その結果、この手法によると、任意の望ましい形状を有するようにキャビティを形成することができ、例えば対応するエッチングシーケンスの間にアンダーエッチングされた領域を生成することができ、それにより、ゲート電極完全性を維持するのに必要とされる厚みを伴うオフセットスペーサ要素の提供が可能になる一方で、歪誘起半導体合金の横方向のオフセットを小さくすることができる。保護層に起因して、キャビティの対応する初期形状は半導体合金を形成するための全体的なプロセスシーケンスを通して実質的に維持され得るので、半導体合金の所与の組成に対して強化された歪を提供することができる。
【0024】
他の例示的な側面においては、キャビティを形成するためのプロセスは、プラズマ支援エッチングプロセス及びそれに続くウエット化学的エッチングプロセスに基いていてよく、ウエット化学的エッチングプロセスはチャネル領域に対するキャビティの減少させられた横方向のオフセットをもたらすことができ、幾つかの例示的な実施形態では、ウエット化学的エッチングプロセスは結晶学的に異方性のエッチングプロセスとして実行されてよく、それによりキャビティの十分に画定された形状を得ることができる。例えば、(111)結晶方位に対して小さい除去速度をもたらすウエットエッチング薬品を用いることができるので、先行する異方性プラズマ支援エッチングプロセスから得られる実質的に長方形のキャビティを、基本的半導体材質の結晶学的構造によって決定されるように、隣接する半導体領域との傾斜界面を有する「六角形の」又はダイヤモンド形状のキャビティに「変換する」ことができる。幾つかの例示的な実施形態では、キャビティは適切な保護層と共に設けられてよく、それにより、キャビティの対応する初期の非長方形の形状を高温処理の間にも維持することができ、非長方形のキャビティ内に歪誘起半導体合金を形成するための適切なプロセス戦略を選択する場合に、高い柔軟性をも提供することができる。この十分に画定されたキャビティ形状に基いて、歪誘起合金の所与の組成に対して、隣接するチャネル領域内に歪成分の顕著な増大を得ることができ、対応する引張り歪成分が必要な場合には、歪誘起合金は、例えばシリコン/ゲルマニウム合金、シリコン/ゲルマニウム/錫合金、シリコン/錫合金、又はシリコン/炭素合金である。
【0025】
図2a〜2gを参照して更なる例示的な実施形態を以下により詳細に説明し、適切である場合には図1a〜1eも参照する。
【0026】
図2aは基板201を備えた半導体デバイス200の断面図を模式的に示しており、基板201の上方には半導体層202が形成されていてよい。また、デバイス100を参照して既に論じたように、デバイス200の少なくとも一部のデバイス領域でSOI構造が必要である場合には、少なくとも局所的に埋め込み絶縁層(図示せず)が基板201とシリコン含有半導体層202の間に位置させられていてよい。更に、トランジスタ250a、250bのための対応する能動領域202a、202bが半導体層202内に形成されていてよく、そして分離構造203によって分離されていてよい。更に、トランジスタ250a、250bは、例えばゲート電極材質251a、キャップ層251b及びゲート絶縁層251cを備えているゲート電極構造251を備えていてよい。また、トランジスタ250aのゲート電極構造251の側壁上には、スペーサ構造204aが場合によってはエッチング停止ライナと組み合わされて形成されていてよい。一方、トランジスタ250bは、場合によってはエッチング停止ライナ205と組み合わされるスペーサ層204によって覆われていてよい。これまでに説明した構成部分に対しては、半導体デバイス100の対応する構成部分を参照して前述したのと同じ基準が適用され得ることが理解されるべきである。例えば、スペーサ204aの幅204wは、前述したようにゲート電極構造251の完全性を維持するように選択されてよい一方で、キャビティ208の形状は例示的な実施形態に応じて後の製造段階で変化させられ得るのでドレイン側253d及びソース側253sに形成されることになる半導体合金の対応するオフセットはそれほど臨界的ではなくてよい。また、図2aに示される製造段階においては、トランジスタ250bの上方にはレジストマスク、ハードマスク材質等のエッチングマスク206が形成されてよい一方で、トランジスタ250aはエッチング環境207に曝露されてよく、エッチング環境207は、半導体デバイス100を参照して既に論じられたように、実質的に異方性のエッチング挙動を得るために、プラズマ環境に基いて確立されてよい。
【0027】
図2aに示される半導体デバイス200は、デバイス100を参照して上述したのと同様のプロセス技術に基いて形成することができるが、キャビティ208の深さ208dは、キャビティ208の最終的な形状を適切に調節するような更なるエッチングプロセスを実行することが可能になるように選択されてよい。例えば、ゲート電極材質251aに対するキャビティ208の横方向のオフセットの対応する減少が望ましい場合には、深さ方向における同程度の材質除去がなお基本的な能動領域202aの十分なテンプレート材質を提供し得るように、初期深さ208dが調節されてよい。他の例示的な実施形態においては、対応する追加的なエッチングプロセスの間及び後においてキャビティ208の適切な深さを規定するために、エッチングプロセス207に先立ち又はプロセス207の後に、適切なエッチング制御種(図示せず)が能動領域202a内に導入されてよく、そして望ましい高さレベルに位置させられてよい。例えば、ゲート電極構造251を形成するのに先立ち又はそれをパターニングした後に、n型ドーパント種が適切な深さで位置させられてよく、そのn型ドーパント種は対応するウエット化学的エッチングプロセスにおいてエッチング停止材質として機能することができ、これについては図2bを参照して後で説明する。この場合、初期深さ208dは、対応するキャビティの最終的に望ましい深さに実質的に対応していてよい。
【0028】
図2bは進んだ製造段階における半導体デバイス200を模式的に示しており、その製造段階においては、デバイス200は更なるエッチング環境207aにさらされ、エッチング環境207aは、ゲート電極材質251aに対するキャビティ208の横方向のオフセットを局所的に小さくするために、横方向の除去速度を提供する。例えば幾つかの例示的な実施形態では、エッチングプロセス207aは、実質的に等方性のエッチング挙動をもたらすプラズマに基いて実行されてよく、それにより、初期深さ208dを増大させ得る一方で、キャビティ208がスペーサ構造204aの下に延びることができるようにアンダーエッチングされた区域を形成することができる。図2bに示される実施形態においては、エッチングプロセス207aはウエット化学的エッチングプロセスとして実行されてよく、それにより、キャビティ208のオフセットを小さくするために必要であろうような横方向の除去速度をも得ることができる。1つの例示的な実施形態においては、図示されるように、ウエット化学的エッチングプロセス207aは、結晶学的に異方性のエッチング挙動を追加的にもたらしてよく、その挙動は、少なくとも1つの結晶方位における除去速度が1つ以上の他の結晶方向と比較して著しく小さくさせられ得るエッチング挙動を説明するものとして理解されるべきである。例えば、水酸化カリウムに基くウエットエッチング薬品は、シリコンにおいて<111>方向に関して著しく小さいエッチング速度を提供することができ、その結果、キャビティ208の対応する傾斜させられた側壁面208sをもたらすことができ、この場合、表面法線201nに対する傾斜表面208sの対応する角度は、領域202aの基本的な材質の結晶学的構造によって規定され得る。例えば、領域202aの結晶学的構造は、シリコンベースの半導体デバイスのための標準的な構造に対応していてよく、その構造においては、表面法線201nは<100>又は物理的に等価な方向に一致していてよい一方で、チャネル長方向、即ち図2bの水平方向は<110>方向に一致していてよい。この場合、表面208sはシリコン結晶の<111>面の方位に実質的に一致していてよく、その方位は表面法線201nに対して概ね36°の角度を有していてよい。従って、傾斜表面208sは共通の「頂点」又はエッジ208eを有することができ、キャビティ208間に位置する領域202aの半導体材質は六角形領域と考えられてよく、そしてキャビティ208もまた「六角形」キャビティと称されてよいが、分離構造203での対応する側壁は、構造203の側壁部分の対応する角度に応じて、構造203の絶縁材質によって実質的に規定されてよい。
【0029】
1つの例示的な実施形態では、エッチングプロセス207aはテトラメチルアンモニウムヒドロキシド(TMAH)に基いて実行することができ、TMAHは典型的にはフォトレジスト材質をエッチングするために用いられ得るウエット化学的薬品であるが、シリコン材質をエッチングするために、高濃度で且つ概ね50〜100℃の高温でも用いられ得る。また、TMAHは二酸化シリコンに対して及びシリコン窒化物に対して高い選択性を呈することができるので、TMAHを用いて実行される場合におけるエッチングプロセス207aの間には、非シリコン表面区域の完全性が維持され得る。TMAHを用いることによって、それぞれの結晶学的に異方性のエッチング挙動もまた達成され得る。更に、既に論じられたように、幾つかの場合には、キャビティ208の深さを更に顕著に大きくすることなしに、エッジ208eをチャネル領域252に更に向かって「駆動する(drive)」ように、垂直エッチング速度を横方向のエッチング速度から「分離する(decouple)」ことが望ましいであろう。この場合、TMAHのエッチング速度はnドープのシリコン材質内で顕著に減少させられるであろうから、半導体領域202a内に特定の深さまで組み込まれたn型ドーパント種との組み合わせにおいてTMAHを有利に用いることができる。従って、幾つかの例示的な実施形態では、全体的なプロセス戦略に応じて、例えばエッチングプロセス207に先立ち且つウエット化学的エッチングプロセス207aを形成するのに先立ち、ヒ素のような対応するドーパント種が領域202a内に組み込まれてよい。
【0030】
図2cは更に進んだ製造段階における半導体デバイス200を模式的に示しており、その製造段階においては、キャビティ208の少なくとも露出させられた表面上に保護層212が形成されてよい。例えば、保護層212は、選択的エピタキシャル成長プロセスを実行するために用いられる堆積チャンバ内に確立されるエッチング環境において除去することができる任意の適切な材質から構成されてよい。1つの例示的な実施形態では、保護層212は酸化環境213に基いて形成することができ、酸化環境213は炉内のガス雰囲気等に基いて確立することができ、ここでは、対応する温度は、キャビティ208の基本的形状の任意の改変を回避するように適切に選択されてよい。例えば、炉プロセスは概ね700℃以下の温度での酸化環境内で実行されてよく、それにより、露出させられたシリコン表面上に保護層212を高度に制御可能な様態で形成することができる。典型的にはシリコン材質がある程度リフローするであろう任意の高温処理の間、従って先行して実行されたエッチングプロセス207a(図2b参照)によって得られたキャビティ208の形状の不所望な損失をもたらすことがある任意の高温処理の間に、保護層212は十分な安定性をもたらすように適切な厚みで形成されてよい。例えば、適度に高密度な二酸化シリコン材質に対しては、全体的なプロセス及びデバイスの要求に応じて、2〜10nmの厚みが選択されてよい。また、酸化プロセスにより得られる二酸化シリコン材質の形態で保護層212を設けることによって、更なるシリコン材質が「消費させられる(consumed)」であろうから、更に進んだ製造段階における保護層212の除去の後に最終的に得られるキャビティ208のオフセットを更に小さくする可能性がもたらされ得る。保護層212の除去の後にもテンプレート材質の対応する部分が維持され得るようにキャビティ208の適切な深さを選択する場合、酸化によって得られる酸化物材質から構成される保護層212の対応する厚みも考慮されてよいことが理解されるべきである。他の例示的な実施形態においては、例えば水とオゾンの組み合わせを用いて、又は制御可能な様態でシリコンを酸化させるのに適した他のウエット化学的溶液を用いることによって、ウエット化学的酸化プロセスを実行することにより、酸化された材質の形態で保護層212が設けられてよい。
【0031】
図2dは製造フローの更なる段階における半導体デバイス200を模式的に示しており、その段階においては、デバイス200をプロセス環境260内に導入するために必要であろうように、デバイス200は、例えば概ね800℃以上の高温にさらされてよく、プロセス環境260は例えば、選択的エピタキシャル成長プロセスを実行するのに適する堆積チャンバであり、そして堆積チャンバ内では、非臨界的な全体のプロセス温度が達成されている場合に、保護層212を除去するような対応する反応環境もまた確立されてよい。
【0032】
図2eはシリコンが安定であり続けることができる温度でのプロセス環境260内で確立される反応環境214に曝露される半導体デバイス200を模式的に示している。例えば、反応環境214は、概ね750℃未満の温度に基いて確立されてよく、また保護層212を除去するために任意の適切なエッチング薬品を含んでいてよく、保護層212は、図2dに示されるプロセス環境260内への導入のような先行する高温プロセスの間におけるキャビティ208の完全性のために設けられたものである。例えば、環境214は、二酸化シリコンが除去されることになる場合には、塩素ベースのエッチング薬品に基いて確立されてよい。既に示したように、除去プロセス214の間、キャビティ208の最終的なオフセット208oが更に減少させられてよい。例えば、図2eに示される六角形のキャビティ208に対しては、オフセット208oは、エッジ208eとゲート電極材質251a、即ち対応するキャビティに横方向に最も近いその対応する側壁251との横方向の距離として定義されてよい。エッジ208eがゲート電極材質251aの下に延びていてよい場合には、オフセット208oは「重なり(overlap)」を代表してもよいことが理解されるべきである。
【0033】
幾つかの例示的な実施形態では、保護層212を除去した後の任意の更なる高温処理は省略されてよく、それにより保護層212の除去の後に得られるキャビティ208の形状を維持することができる。
【0034】
図2fはプロセス環境260内での堆積環境210にさらされるときの半導体デバイス200を模式的に示している。プロセス210の間、シリコン/ゲルマニウム、シリコン/ゲルマニウム/錫、シリコン/錫のような適切な半導体合金が、シリコン安定性に関して非臨界的な温度で、例えば概ね750℃以下の温度で、十分に確立されたプロセスパラメータを用いて堆積させられてよい。従って、上述の具体的な半導体合金に対しては、トランジスタ250aのチャネル領域252内に対応する圧縮歪を得ることができ、ここでは、半導体合金211の所与の組成に対して、前述したようなキャビティ208の特定の形状に起因して、前述したような従来の戦略と比較して増大された大きさを得ることができる。このように、半導体合金211は領域202aの残留シリコン材質との対応する界面211sを形成することができ、界面211sは、スペーサ204aの幅204wと比較して小さくなったオフセットを少なくとも部分的に有することができる。幾つかの例示的な実施形態では、界面211sは傾斜面を代表してよく、これらの傾斜面は、キャビティ208(図2b参照)を参照して既に説明したように対応するエッジ211eで合流してよく、従って対応する「六角形の」半導体合金211がもたらされ得る。従ってこの場合、材質211の十分に画定され且つ制御可能な構造を得ることができる一方で、例えば従来のデバイス100を参照して上述したような実質的に「長方形の」キャビティと比較して顕著に大きな歪をも得ることができる。
【0035】
他の例示的な実施形態においては、半導体合金211はシリコン/炭素合金の形態で設けられてよく、トランジスタ250aがnチャネルトランジスタを代表してよい場合には、シリコン/炭素合金は従って、チャネル領域252内に引張り歪成分をもたらすことができることが理解されるべきである。他の例示的な実施形態においては、両方のトランジスタ250a、250b内にそれぞれのキャビティが形成されてよく、そしてこれらのキャビティは異なる半導体合金で充填されてよい。例えば、先行する製造シーケンスにおいて、対応するキャビティがトランジスタ250b内にも形成されてよい一方で、そのキャビティの任意の表面区域を対応する保護層が覆ってもよい。また、これらのキャビティの形状は、対応する保護層に基いて維持されてよい。更に、トランジスタ250a内に材質211を設けるためのエピタキシャル成長プロセス210の間、対応する保護層は成長マスクとして機能することができ、そしてその保護層は次いで材質211に対して選択的に除去されてよく、それにより、材質211が圧縮歪誘起材質として設けられる場合には、シリコン/炭素材質のような更なる半導体合金の堆積に対してデバイス200を準備することができる。
【0036】
図2gは更に進んだ製造段階における半導体デバイス200を模式的に示している。図示されるように、トランジスタ250a、250bはドレイン及びソース領域253を備えていてよく、ドレイン及びソース領域253は少なくとも部分的にトランジスタ250aにおける歪半導体合金211内に形成されてよい。図示される実施形態では、トランジスタ250bは歪誘起半導体合金を伴わずに形成されているが、他の場合(図示せず)には、適切な半導体合金が少なくとも部分的にドレイン及びソース領域253内に設けられてもよい。また、ゲート電極構造251の側壁上には側壁スペーサ構造216が形成されてよく、ここでは、スペーサ構造216は、全体的なプロセス戦略及びトランジスタ250a、250bの要求に応じて任意の適切な構造を有していてよい。更に、必要に応じて対応する金属シリサイド領域215がドレイン及びソース領域253内並びにゲート電極材質251a内に形成されてよい。
【0037】
図2gに示される半導体デバイス200は以下のプロセスに基いて形成することができる。少なくとも半導体材質211(図2f参照)を設けた後、スペーサ204a及びマスク層204がライナ205(図2f参照)と共に除去されてよく、そしてその後、スペーサ構造216又は少なくともその一部分が、ドレイン及びソース領域253の少なくとも一部分がイオン注入プロセスに基いて形成されることになるときに注入マスクとして機能するように形成されてよい。他の場合には、少なくともドレイン及びソース領域253はまた、堆積の間に材質211内に組み込まれてよいドーパント種に基いて形成されてもよい。ドレイン及びソース領域253を形成した後、場合によってはトランジスタ250a及びトランジスタ250bの両方に対するイオン注入技術に基いて、ドーパント種を活性化させまた注入誘起の損傷を再結晶化させるために、適切な焼鈍プロセスが実行されてよい。次いで、十分に確立された技術に基いて金属シリサイド領域215が形成されてよい。続いて、例えばトランジスタ250a、250bの少なくとも一方の上方に高い応力を与えられた誘電体材質を設ける形態で任意の更なる歪誘起メカニズムが実装されてよく、適切な層間誘電体材質の堆積がそれに続いてよい。
【0038】
結果として、本開示は、対応するキャビティを適切に形作りそして全体の製造シーケンスを通してその形を維持することによって、歪誘起半導体合金を形成する際の高度な柔軟性を得ることができる半導体デバイス及び技術を提供する。この目的のために、1つの例示的な実施形態では、プラズマ支援エッチングプロセス及びそれに続くウエット化学的エッチングステップに基いてキャビティが形成されてよく、ウエット化学的エッチングプロセスは結晶学的に異方性のエッチング挙動を有しているであろうから、そのサイズ及び形状が高度に制御可能であり得る望ましい程度のアンダーエッチングをもたらすことができる。その後、後続の高温処理の間にキャビティ形状を維持するように保護層が設けられてよい。その後、非臨界的な温度に基く選択的エピタキシャル成長技術に基いて歪誘起半導体材質が堆積させられてよく、それにより半導体合金の十分に画定された形状を得ることができ、従って、隣接チャネル領域内に大きな歪がもたらされ得る一方で、全体的なプロセスシーケンスの間におけるゲート電極の完全性が提供され得る。
【0039】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、また本開示を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【特許請求の範囲】
【請求項1】
半導体デバイスのトランジスタのゲート電極構造であってその側壁上に形成されるオフセットスペーサを備えているゲート電極構造に隣接するシリコン含有結晶性半導体領域内にキャビティを形成することと、
前記キャビティの露出させられた表面上に保護層を形成することと、
昇温された第1の温度でのプロセス環境内に前記半導体デバイスを導入することと、
前記プロセス環境がより低い第2の温度を有するように調節することと、
前記プロセス環境内で前記保護層を除去することと、
前記第2の温度にある前記プロセス環境内で前記キャビティ内に半導体合金を形成することとを備えた方法。
【請求項2】
前記キャビティは前記オフセットスペーサの下に延びるアンダーエッチングされた領域を有するように形成される、請求項1の方法。
【請求項3】
前記キャビティを形成することは、プラズマ環境に基いて第1のエッチングプロセスを実行することと、ウエットエッチング薬品に基いて第2のエッチングプロセスを実行することとを備えている、請求項2の方法。
【請求項4】
前記ウエットエッチング薬品は結晶学的に異方性の除去速度を有している、請求項3の方法。
【請求項5】
前記ウエットエッチング薬品はテトラメチルアンモニウムヒドロキシド(TMAH)を備えている、請求項4の方法。
【請求項6】
前記保護層を形成することは前記キャビティの前記露出させられた表面上に酸化物層を形成することを備えている、請求項1の方法。
【請求項7】
前記酸化物層は概ね750℃未満の温度の酸化性ガス雰囲気内で形成される、請求項6の方法。
【請求項8】
前記酸化物層はウエット化学的酸化プロセスを実行することによって形成される、請求項6の方法。
【請求項9】
前記半導体合金内に少なくとも部分的にドレイン及びソース領域を形成することを更に備えた、請求項1の方法。
【請求項10】
前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起するように形成される、請求項1の方法。
【請求項11】
前記半導体合金はシリコン及びゲルマニウムから構成される、請求項10の方法。
【請求項12】
前記昇温された第1の温度は概ね800℃以上である、請求項1の方法。
【請求項13】
プラズマ環境に基く第1のエッチングプロセス及びウエットエッチング薬品に基く第2のエッチングプロセスを実行することによってトランジスタのゲート電極構造に対して横方向にオフセットされるキャビティを結晶性半導体領域内に形成することと、
前記キャビティ内に歪誘起半導体合金を形成することと、
前記半導体領域内にドレイン及びソース領域を形成することとを備えた方法。
【請求項14】
前記歪誘起半導体合金を形成するために用いられるプロセス環境内に前記トランジスタを導入するのに先立ち前記キャビティの露出させられた表面上に保護層を形成することを更に備えた、請求項13の方法。
【請求項15】
前記保護層を除去するのに先立ち前記プロセス環境内の堆積温度を確立することを更に備えた、請求項14の方法。
【請求項16】
前記堆積温度は概ね750℃以下である、請求項15の方法。
【請求項17】
前記保護層は二酸化シリコン材質として形成される、請求項14の方法。
【請求項18】
前記第2のエッチングプロセスの前記ウエットエッチング薬品は結晶学的に異方性のエッチング挙動を有している、請求項13の方法。
【請求項19】
前記半導体合金はゲルマニウム及び錫の少なくとも一方を備えている、請求項13の方法。
【請求項20】
基板の上方に形成されるトランジスタを備えた半導体デバイスであって、
前記トランジスタは、
結晶性半導体領域の上方に形成されるゲート電極構造と、
ドレイン側及びソース側で前記結晶性半導体領域内に形成される歪誘起半導体合金と、
前記結晶性半導体領域内に及び少なくとも部分的に前記半導体合金内に形成されるドレイン及びソース領域とを備えており、
前記歪誘起半導体合金は前記ドレイン側及びソース側の各々に前記結晶性半導体領域との第1の傾斜界面及び第2の傾斜界面を形成し、前記第1及び第2の傾斜界面はエッジで合流する半導体デバイス。
【請求項21】
前記歪誘起半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起する、請求項20の半導体デバイス。
【請求項22】
前記トランジスタのゲート長は概ね50ナノメートル以下である、請求項20の半導体デバイス。
【請求項1】
半導体デバイスのトランジスタのゲート電極構造であってその側壁上に形成されるオフセットスペーサを備えているゲート電極構造に隣接するシリコン含有結晶性半導体領域内にキャビティを形成することと、
前記キャビティの露出させられた表面上に保護層を形成することと、
昇温された第1の温度でのプロセス環境内に前記半導体デバイスを導入することと、
前記プロセス環境がより低い第2の温度を有するように調節することと、
前記プロセス環境内で前記保護層を除去することと、
前記第2の温度にある前記プロセス環境内で前記キャビティ内に半導体合金を形成することとを備えた方法。
【請求項2】
前記キャビティは前記オフセットスペーサの下に延びるアンダーエッチングされた領域を有するように形成される、請求項1の方法。
【請求項3】
前記キャビティを形成することは、プラズマ環境に基いて第1のエッチングプロセスを実行することと、ウエットエッチング薬品に基いて第2のエッチングプロセスを実行することとを備えている、請求項2の方法。
【請求項4】
前記ウエットエッチング薬品は結晶学的に異方性の除去速度を有している、請求項3の方法。
【請求項5】
前記ウエットエッチング薬品はテトラメチルアンモニウムヒドロキシド(TMAH)を備えている、請求項4の方法。
【請求項6】
前記保護層を形成することは前記キャビティの前記露出させられた表面上に酸化物層を形成することを備えている、請求項1の方法。
【請求項7】
前記酸化物層は概ね750℃未満の温度の酸化性ガス雰囲気内で形成される、請求項6の方法。
【請求項8】
前記酸化物層はウエット化学的酸化プロセスを実行することによって形成される、請求項6の方法。
【請求項9】
前記半導体合金内に少なくとも部分的にドレイン及びソース領域を形成することを更に備えた、請求項1の方法。
【請求項10】
前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起するように形成される、請求項1の方法。
【請求項11】
前記半導体合金はシリコン及びゲルマニウムから構成される、請求項10の方法。
【請求項12】
前記昇温された第1の温度は概ね800℃以上である、請求項1の方法。
【請求項13】
プラズマ環境に基く第1のエッチングプロセス及びウエットエッチング薬品に基く第2のエッチングプロセスを実行することによってトランジスタのゲート電極構造に対して横方向にオフセットされるキャビティを結晶性半導体領域内に形成することと、
前記キャビティ内に歪誘起半導体合金を形成することと、
前記半導体領域内にドレイン及びソース領域を形成することとを備えた方法。
【請求項14】
前記歪誘起半導体合金を形成するために用いられるプロセス環境内に前記トランジスタを導入するのに先立ち前記キャビティの露出させられた表面上に保護層を形成することを更に備えた、請求項13の方法。
【請求項15】
前記保護層を除去するのに先立ち前記プロセス環境内の堆積温度を確立することを更に備えた、請求項14の方法。
【請求項16】
前記堆積温度は概ね750℃以下である、請求項15の方法。
【請求項17】
前記保護層は二酸化シリコン材質として形成される、請求項14の方法。
【請求項18】
前記第2のエッチングプロセスの前記ウエットエッチング薬品は結晶学的に異方性のエッチング挙動を有している、請求項13の方法。
【請求項19】
前記半導体合金はゲルマニウム及び錫の少なくとも一方を備えている、請求項13の方法。
【請求項20】
基板の上方に形成されるトランジスタを備えた半導体デバイスであって、
前記トランジスタは、
結晶性半導体領域の上方に形成されるゲート電極構造と、
ドレイン側及びソース側で前記結晶性半導体領域内に形成される歪誘起半導体合金と、
前記結晶性半導体領域内に及び少なくとも部分的に前記半導体合金内に形成されるドレイン及びソース領域とを備えており、
前記歪誘起半導体合金は前記ドレイン側及びソース側の各々に前記結晶性半導体領域との第1の傾斜界面及び第2の傾斜界面を形成し、前記第1及び第2の傾斜界面はエッジで合流する半導体デバイス。
【請求項21】
前記歪誘起半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起する、請求項20の半導体デバイス。
【請求項22】
前記トランジスタのゲート長は概ね50ナノメートル以下である、請求項20の半導体デバイス。
【図1a】
【図1b】
【図1c】
【図1d】
【図1e】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【図1b】
【図1c】
【図1d】
【図1e】
【図2a】
【図2b】
【図2c】
【図2d】
【図2e】
【図2f】
【図2g】
【公表番号】特表2012−504327(P2012−504327A)
【公表日】平成24年2月16日(2012.2.16)
【国際特許分類】
【出願番号】特願2011−528256(P2011−528256)
【出願日】平成21年9月29日(2009.9.29)
【国際出願番号】PCT/EP2009/007002
【国際公開番号】WO2010/037523
【国際公開日】平成22年4月8日(2010.4.8)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
【公表日】平成24年2月16日(2012.2.16)
【国際特許分類】
【出願日】平成21年9月29日(2009.9.29)
【国際出願番号】PCT/EP2009/007002
【国際公開番号】WO2010/037523
【国際公開日】平成22年4月8日(2010.4.8)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
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