【課題】ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子の提供。
【解決手段】ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、（ａ）上記ゲート電極の長さが２μｍより大きいこと、（ｂ）上記ゲート電極の幅が１ｍｍより小さいこと、（ｃ）上記ゲート電極と上記ソース電極の距離と、上記ゲート電極と上記ドレイン電極の距離との和が１３μｍより大きいこと、の３条件のうち少なくともいずれか１つの条件が成立していることを特徴とする。 （もっと読む）

【課題】歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）

【課題】ＭＯＳ電界効果トランジスタの電流特性を向上させる。
【解決手段】Ｐチャネル型ＭＯＳ電界効果トランジスタが形成された半導体基板の上方に、Ｐチャネル型ＭＯＳ電界効果トランジスタを覆うように圧縮応力膜３００が形成され、さらに、この圧縮応力膜３００には、Ｐチャネル型ＭＯＳ電界効果トランジスタのチャネル方向に沿った間隙部３１０が設けられ、この間隙部３１０により圧縮応力膜３００のうちＰチャネル型ＭＯＳ電界効果トランジスタのゲート電極２００を覆っている部分がチャネル方向と垂直に交わる方向に分割されている。 （もっと読む）

【課題】導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に設けられた凸状の半導体からなるトランジスタ活性領域１０４と、トランジスタ活性領域１０４の一部の側面上及び上面上に設けられたゲート絶縁膜１０５ａと、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面及び上面の一部上に設けられたゲート電極３５０とを備えている。ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。 （もっと読む）

【課題】チャネル領域に歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】第一半導体からなる半導体基板１と、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、ゲート絶縁膜２を介したゲート電極３下のチャネル領域４と、チャネル領域４に隣接する不純物原子が注入されたソース／ドレイン拡散層領域５，６と、を有し、ソース／ドレイン拡散層領域５，６に第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層７を含み、一軸歪み誘発層７の底部と半導体基板１との界面で格子不整合が起こっており、一軸歪み誘発層７を形成した際に生じる半導体基板１との格子整合に起因する歪みが緩和している。 （もっと読む）

【課題】 フィン電界効果トランジスタ（FinFET）とその形成方法を提供する。
【解決手段】 半導体基板、前記半導体基板上の絶縁領域、及び前記半導体基板上に位置し、前記絶縁領域間の間隙に少なくとも一部を有し、第１III-V族化合物半導体材料を含むエピタキシー領域を含み、前記エピタキシー領域は、そこと前記半導体基板が第１格子不整合を有する下部分、及び前記下部分上に位置し、そこと前記半導体基板が前記第１格子不整合と異なる第２格子不整合を有する上部分を更に含む集積回路構造。 （もっと読む）

【課題】ＰＭＩＳトランジスタのソースドレイン電極に高濃度のゲルマニウムを含むシリコンゲルマニウム層を用いても、シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成できるようにする。
【解決手段】半導体装置は、ｎ型半導体領域１００の上にゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、その両側方に形成されたｐ型のソースドレイン電極１５０とを有している。ソースドレイン電極１５０は、ｎ型半導体領域１００に設けられた各リセス部１００ａに、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層１１１と、その上に形成され、炭素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２と、その上に形成された金属シリサイド層１１５とから構成される。 （もっと読む）

【課題】ｐ型ソースドレイン領域内にシリコン混晶層が形成されていると、Ｎ型ＭＩＳトランジスタのキャリア移動度が低下する虞があった。
【解決手段】活性領域１０ａと活性領域１０ｂとが素子分離領域１１により分離されており、活性領域１０ａ上には第１導電型の第１のトランジスタが設けられており、活性領域１０ｂ上には第２導電型の第２のトランジスタが設けられている。活性領域１０ｂ内には、第１の応力を有するシリコン混晶層２１が設けられている。素子分離領域１１のうち活性領域１０ａと活性領域１０ｂとで挟まれた部分の上面には凹部２２が設けられている。凹部２３内には応力絶縁膜２４が設けられており、応力絶縁膜２４は第１の応力とは反対方向の第２の応力を有する。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上部のシリサイドの細線効果を低減すること、また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善すること、またコンタクトとゲート間のショートが発生しない構造を実現すること。
【解決手段】柱状半導体層と、前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、前記柱状半導体層上面上部に形成されるエピタキシャル半導体層とを含み、前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタ。 （もっと読む）

半導体構造のチャネル領域に引張応力を増大する方法が開示される。この方法は、１つ以上の低温炭素又は分子炭素イオン注入ステップを実行することを含み、炭素イオンを半導体構造中に注入して、チャネル領域の両側に歪み層を生成する。次に、隆起型ソース／ドレイン領域が歪み層上に形成され、続いて隆起型ソース／ドレイン領域をドープするためにイオン注入ステップが用いられる。ミリ秒アニールステップは、歪み層及び隆起型ソース／ドレイン領域を活性化する。歪み層は半導体構造のチャネル領域中のキャリア移動度を増大させる。一方、隆起型ソース／ドレイン領域は、隆起型ソース／ドレイン領域にその後ドーパントイオンを注入することによって引き起こされる、歪み層中のひずみの低減を最小化する。 （もっと読む）

【課題】チャネル領域に高い引張応力を加えることのできる、半導体装置を提供すること。
【解決手段】半導体層２上には、Ｓｉ−Ｎ結合を３以上有するＳｉを含むＳｉＮ膜からなる引張応力窒化膜１５が形成されている。この引張応力窒化膜１５は、ＦＴＩＲ（フーリエ変換型赤外分光）法により、Ｓｉ-Ｈピーク面積およびＮ-Ｈピーク面積を求めたときに、Ｓｉ-Ｈピーク面積に対するＮ-Ｈピーク面積の比が２．５〜２．７の範囲内となる構造を有している。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図る。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとにおいてサイドウォール幅が同一である場合、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化を両立させることは難しい。
【解決手段】半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。第２のサイドウォール１６ｂは、第１のサイドウォール１６ａに比べてサイドウォール幅が小さい。 （もっと読む）

【課題】ＳｉＧｅのチャネルを有する半導体装置の高性能化及び高信頼化をはかる。
【解決手段】シリコンを主成分とする半導体基板１０１の一主面に設けられ、素子分離絶縁膜１０２によって区画された素子形成領域１０３と、チャネル領域となるＳｉ及びＧｅを主成分とし素子形成領域１０３上に設けられた半導体膜１０４と、半導体膜１０４上にゲート絶縁膜１０５を介して設けられたゲート電極１０６と、チャネル領域を挟んで半導体膜１０４及び基板１０１に形成されＳ／Ｄ領域１１０と、ゲート電極１０６の両側面に設けられた側壁絶縁膜１０９と、Ｓ／Ｄ領域１１０上の側壁絶縁膜１０９で区画されたＳ／Ｄコンタクト領域上に半導体膜１０４と金属との反応により形成され、且つＳ／Ｄコンタクト領域以外の半導体膜１０４よりも薄い膜厚に形成された金属化合物膜１１１とを備えた。 （もっと読む）

【課題】半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０内に設け、第１のゲルマニウムドープト領域を含む第１の電極と、第１の電極上に設け、半導体酸化物及び安定金属を含む第１の誘電体層２３と、第１の誘電体層２３上に設ける第２の電極とを備える。第１の電極及び第２の電極によりキャパシタを形成する。 （もっと読む）

【課題】短チャネル特性を低下させることなく、チャネル領域に十分な歪みを生じさせることのできる半導体層が埋め込まれたソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。
【解決手段】Ｎ型のシリコン基板１１の主面にゲート絶縁膜を介して形成されたゲート電極１３と、ゲート電極１３の下方に形成されるチャネル領域１４を挟むように形成され、チャネル領域１４に歪みを与えるためのゲルマニウム、Ｐ型不純物のボロンおよびボロンの拡散を抑制するためのカーボンを含有する第１半導体層１５ａ、１５ｂと、ゲルマニウムおよびボロンを含有する第２半導体層１６ａ、１６ｂと、が順に積層された構造を有するソース・ドレイン領域１７ａ、１７ｂと、第２半導体層１６ａ、１６ｂのゲート電極１３側の側面からチャネル領域１４に隣接するエクステンション領域１８ａ、１８ｂと、を具備する。 （もっと読む）