【課題】ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイス及びその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ族材料のエネルギーレベルの密度とドーピング濃度をＩＩＩ−Ｖ族材料とＩＶ族材料のヘテロエピタキシと素子の構造設計によって高める。本発明の方法は、基板１００上にダミーゲート材料層を堆積し、フォトリソグラフィでダミーゲート材料層にダミーゲートを区画することと、ダミーゲートをマスクとして使用し、セルフアライン型イオン注入によってドーピングを行い、高温で活性化を行い、ソース−ドレイン１０８を形成することと、ダミーゲートを除去することと、ソース−ドレインのペアの間の基板にエッチングで凹陥部を形成することと、凹陥部にエピタキシャル法によりチャネル含有スタック素子１１２を形成することと、チャネル含有スタック素子上にゲート１２０を形成することと、を含む。 （もっと読む）

【課題】より小さな単電子島が作製でき、また、高い精度を必要とせずにトップゲートが配置できるようにする。
【解決手段】形成しようとする細線の延在方向に対して直交して開口部１０４を挟む２つの箇所に、対向して配置される２つの溝部１０５を形成する。溝部１０５は、絶縁層１０１に到達するまで形成する。次に、酸化シリコン層１０３を介してシリコン層１０２の上層部を熱酸化し、シリコン層１０２をより薄くする。この酸化工程により、開口部１０４の対向する２つの曲線状の縁部に対応する曲線状の境界部の内側近傍において、層厚方向にくびれるくびれ部１０７が形成され、くびれ部１０７においては、シリコン層１０２の層厚がより薄くなり、層厚方向の量子サイズ効果によりトンネルバリアが形成されるようになる。 （もっと読む）

【課題】シリサイド層とＳｉ層との界面における抵抗が低いＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成された、チャネル移動度に実質的な影響を与えないＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、半導体基板２、ＳｉＧｅ層１５、およびＳｉ層１６内のゲート電極１２の両側に形成されたｎ型ソース・ドレイン領域１９と、Ｓｉ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】ゲートとチャンネル部との接触面を増大させ電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させ電子移動度を向上させることができる半導体素子及びトランジスタを提供すること、及び、ゲートと接触する面積が増大され、半導体層の格子特性も向上されてチャンネル部内の電子の流れを改善し、電力消耗も減らすことができる半導体素子及びトランジスタを提供すること、を目的とする。
【解決手段】半導体基板上に形成されて第１半導体パターンを含む３次元直線状の第１構造物と、第一構造物の中心部を貫通するように配置され、第１半導体パターンと異なる結晶構造を有する第２半導体パターンを含む第２構造物と、第１構造物に対して直交する方向に延長して３面で第２構造物の一部を囲むゲートを含むトランジスタとする。 （もっと読む）

【課題】フィン電界効果トランジスタのソース／ドレイン構造を提供する。
【解決手段】基板上のフィンチャネル本体１１０ａ、１１０ｂ、フィンチャネル本体１１０ａ、１１０ｂ、上に配置されたゲート電極１１５、およびフィンチャネル本体１１０ａ、１１０ｂ、に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域１２０ａ，１２０ｂ及び１２５ａ，１２５ｂを含むフィン電界効果トランジスタ（ＦｉｎＦＥＴ）。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】ゲートとチャンネル部との接触面を増大させ電流の損失を減らし、チャンネルを形成する半導体層の格子特性を変化させ電子移動度を向上させることができるトランジスタの製造方法を提供すること、及び、ゲートと接触する面積が増大され、半導体層の格子特性も向上されてチャンネル部内の電子の流れを改善し、電力消耗も減らすことができるトランジスタの製造方法を提供すること、を目的とする。
【解決手段】半導体基板上に第１半導体層及び第１半導体層と異なる格子定数と結晶構造を有する第２半導体層を順次形成する段階と、第２半導体層及び第１半導体層をエッチングして格子定数の差によって第１半導体層の結晶構造が変形された変形結晶構造を有し、直線状の第１半導体パターンを形成する段階と、第１半導体パターン上に第１半導体層と同一な結晶構造を有する第３半導体層を形成する段階とを含む。 （もっと読む）

【解決課題】 自己整合損傷層を有するデバイス構造体の形成方法を提供すること。
【解決手段】デバイス構造体は、基板の半導体材料内部に画定された第１導電型の第１及び第２ドープ領域を有する。逆の導電型の第３ドープ領域が、横方向に第１ドープ領域を第２ドープ領域から分離する。ゲート構造部が基板の上表面に配置され、第３ドープ領域と垂直方向で重なる関係を有する。第１結晶損傷層は基板の半導体材料の内部に画定される。第１結晶損傷層は、基板の半導体材料によって取り囲まれた第１の複数のボイドを有する。第１ドープ領域は、第１結晶損傷層と基板の上表面との垂直方向の間に配置される。第１結晶損傷層は横方向に第３ドープ領域内には延びない。 （もっと読む）

【課題】温度が上昇するほど電子又はホールの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板中のＰウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｐウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ負の膨張係数を有しチャネル領域に引っ張り応力を加える第１絶縁層２０を備えたＮ型の絶縁ゲート型電界効果トランジスタＮ１と、半導体基板中のＮウェル上に設けられたゲート電極と、前記ゲート電極を挟むように前記Ｎウェル中に隔離して設けられたソースまたはドレインと、前記ソースまたはドレイン上から前記ゲート電極上に亙って設けられ正の膨張係数を有しチャネル領域に圧縮応力を加える第２絶縁層３０を備えたＰ型の絶縁ゲート型電界効果トランジスタＰ１とを具備する。 （もっと読む）

基板上に設けられるシリコン層をエッチングする方法は、シリコン層に第１のトレンチを異方性エッチングすること；第１のトレンチ内のシリコン表面を選択的に異方性ウェットエッチングすることであって、該ウェットエッチングが、シリコン表面を、芳香族トリ（低級）アルキル第四級オニウム水酸化物と、非対称テトラアルキル第四級ホスホニウム塩とを含む水性組成物に曝すことを含み、該ウェットエッチングが、シリコン層の（１１０）面及び（１００）面をおよそ等しい速度で（１１１）面よりも優先的にエッチングして、（１１１）面に側壁を有する拡大されたトレンチを形成する、選択的に異方性ウェットエッチングすることを含む。応力をシリコン層の少なくとも一部分に導入するプロセスの一環として、このようにして作製したトレンチ内にシリコン合金をエピタキシャル堆積させてもよい。 （もっと読む）

【課題】ピエゾ電界により発生するシートキャリアの利用とチャネル部におけるピエゾ電界により深いディプレッション形成の抑制とを提供できる半導体ヘテロ電界効果トランジスタを提供する。
【解決手段】第１及び第３の領域２３ａ、２３ｃの主面２４ａ、２４ｃの法線ベクトルＮＶ１、ＮＶ３は、該III族窒化物半導体のｃ軸Ｃｘに直交する面に対して有限な角度で傾斜する。第２の領域２３ｂの主面２４ｂの法線ベクトルＮＶ２は、該III族窒化物半導体のｃ軸Ｃｘに直交する面に沿って延在する。第２の領域２３ｂにおけるチャネル層２５の第２の領域２５ｂのピエゾ分極ＰＺＣ２は、III族窒化物半導体領域２３からバリア層２７への方向に向いている。第１及び第３の領域２３ａ、２３ｃにおけるチャネル層２５の第１及び第３の領域２５ａ、２５ｃのピエゾ分極ＰＺＣ１、ＰＺＣ３は、バリア層２７からIII族窒化物半導体領域２３への方向に向いている。 （もっと読む）

【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】金属ゲートとストレッサーを有するゲルマニウムフィンFETを提供する。
【解決手段】集積回路構造は、n型フィン電界効果トランジスタ（fin field effect transistor、FinFET)とp型FinFETからなる。n型FinFETは、基板上の第一ゲルマニウムフィン、第一ゲルマニウムフィンの上面と側壁上の第一ゲート誘電体、及び、第一ゲート誘電体上の第一ゲート電極からなる。p型FinFETは、基板上の第二ゲルマニウムフィン、第二ゲルマニウムフィンの上面と側壁上の第二ゲート誘電体、及び、第二ゲート誘電体上の第二ゲート電極からなる。第一ゲート電極と第二ゲート電極は、ゲルマニウムの固有エネルギーレベルに近い仕事関数を有する同一材料で形成される。 （もっと読む）

【課題】ＳｉＧｅ層を用いてＰチャネル型トランジスタのチャネル形成領域に圧縮応力を印加すると共に、リーク電流を低減する。
【解決手段】半導体装置１２０は、半導体基板１００の表面部に形成されたソース領域及びドレイン領域１２２と、これらに挟まれたチャネル形成領域上にゲート絶縁膜１０１を介して形成されたゲート電極１０２とを含むＰチャネル型トランジスタを備える。ゲート電極１０２の両側それぞれにおいて半導体基板１００にリセスが形成され、リセスに、ＳｉＧｅからなる第１エピタキシャル層１１１と、その上に形成され且つＳｉからなる第２エピタキシャル層１１２と、その上に形成され且つＳｉＧｅからなり、チャネル形成領域を挟む第３エピタキシャル層１１３とを備える。ソース領域及びドレイン領域１２２は、第３エピタキシャル層１１３中に形成され、且つ、それぞれの接合深さがいずれも第３エピタキシャル層１３３の深さよりも浅い。 （もっと読む）

方法および装置はトランジスタを製造するために提供される。トランジスタが、半導体材料１０４、１０６、１０８、１１０上に配置されたゲートスタック１４２、１４４、１４６を備える。ゲートスタックが、半導体材料上に堆積される酸化物層１２６、堆積された酸化物層上に配置された酸素拡散バリア層１２８、酸素拡散バリア層上に配置された高誘電率の誘電体層１３４、および高誘電率の誘電体層上に配置された酸素ゲッター導電性層１３８を備える。酸素拡散バリア層が、堆積された酸化物層から酸素ゲッター導電性層への酸素の拡散を防止する。
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【課題】 高性能の半導体構造およびかかる構造を製造する方法を提供する。
【解決手段】 半導体構造は、半導体基板１２の上面１４上に位置する、例えばＦＥＴのような少なくとも１つのゲート・スタック１８を含む。構造は更に、少なくとも１つのゲート・スタックのチャネル４０上にひずみを誘発する第１のエピタキシ半導体材料３４を含む。第１のエピタキシ半導体材料は、少なくとも１つのゲート・スタックの対向側に存在する基板内の１対のくぼみ領域２８の実質的に内部で少なくとも１つのゲート・スタックの設置場所に位置する。くぼみ領域の各々において第１のエピタキシ半導体材料の上面内に拡散拡張領域３８が位置する。構造は更に、拡散拡張領域の上面上に位置する第２のエピタキシ半導体材料３６を含む。第２のエピタキシ半導体材料は、第１のエピタキシ半導体材料よりも高いドーパント濃度を有する。 （もっと読む）

【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。 （もっと読む）

【課題】 非対称的なソース及びドレイン領域を有する構造を提供する。
【解決手段】 本発明の方法は、少なくとも１つの半導体チャネル領域を有する基板と、半導体チャネル領域を覆うように基板の上面に設けられたゲート誘電体層と、ゲート誘電体層上のゲート導電体とを有する構造を形成する。非対称的な側壁スペーサがゲート導電体の側壁に配置され、そして非対称的なソース及びドレイン領域が半導体チャネル領域に隣接して基板内に配置される。ソース及びドレイン領域の一方は、他方よりもゲート導電体の中心に近づけられる。ソース及びドレイン領域は、半導体チャネル領域に物理的な応力を与える材料で構成される。 （もっと読む）

【課題】ＭＯＳＦＥＴの性能をより向上する。
【解決手段】半導体装置の製造方法は、半導体基板１１上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、マスク層１９を用いて積層膜を加工し、半導体基板１１上にゲート絶縁膜１５及びメタルゲート電極１６を含むゲート構造を形成する工程と、ゲート構造の側面に、絶縁物からなる側壁２０を形成する工程と、側壁２０をマスクとして半導体基板１１に不純物を導入し、エクステンション領域２１及びハロー領域２２を形成する工程と、側壁２０をマスクとして半導体基板１１を掘り下げ、半導体基板１１にリセス領域２６を形成する工程と、リセス領域２６にＳｉＧｅ層２７を形成する工程と、側壁２０の側面に、絶縁物からなる側壁２８を形成する工程と、マスク層１９をドライエッチングする工程とを含む。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）