半導体装置及びその製造方法
【課題】ＰＭＩＳトランジスタのソースドレイン電極に高濃度のゲルマニウムを含むシリコンゲルマニウム層を用いても、シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成できるようにする。
【解決手段】半導体装置は、ｎ型半導体領域１００の上にゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、その両側方に形成されたｐ型のソースドレイン電極１５０とを有している。ソースドレイン電極１５０は、ｎ型半導体領域１００に設けられた各リセス部１００ａに、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層１１１と、その上に形成され、炭素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２と、その上に形成された金属シリサイド層１１５とから構成される。
【解決手段】半導体装置は、ｎ型半導体領域１００の上にゲート絶縁膜１０１を介在させて形成されたゲート電極１０２と、その両側方に形成されたｐ型のソースドレイン電極１５０とを有している。ソースドレイン電極１５０は、ｎ型半導体領域１００に設けられた各リセス部１００ａに、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層１１１と、その上に形成され、炭素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２と、その上に形成された金属シリサイド層１１５とから構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にソースドレイン電極にシリコンゲルマニウム（ＳｉＧｅ）からなるエピタキシャル膜を含むＰＭＩＳ（P-type Metal Insulator Semiconductor）トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置における大容量化は著しく、ＭＩＳトランジスタ、とりわけＭＯＳ(Metal Oxide Semiconductor）トランジスタの微細化の進展は、ゲート電極の幅（ゲート長）が４０ｎｍ以下になろうとしている。また、トランジスタの動作の高速化に対応して、トランジスタのチャネル領域にストレスを印加することにより、該トランジスタの駆動力を上げる歪み技術も既に実用化されている。
【０００３】
トランジスタのチャネル領域に歪みを導入することにより、チャネル領域のバンド構造が変化する。その結果、チャネル領域のキャリアの有効質量が変化して、バンド占有率の変化等が起こり、チャネル領域のキャリアの移動度が変化する。チャネル領域に歪みを導入するには、チャネル領域にストレスを印加する必要がある。チャネル領域に印加するストレスの方向は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとでは異なっており、ＮＭＯＳトランジスタにおいては引張り応力を印加する必要があり、ＰＭＯＳトランジスタにおいては圧縮応力を印加する必要があることが知られている。
【０００４】
このうち、ＰＭＯＳトランジスタのチャネル領域におけるキャリアの移動度を劇的に向上させる歪み技術として、ＰＭＯＳトランジスタのソースドレイン領域に、シリコン（Ｓｉ）よりも格子定数が大きいシリコンゲルマニウム（ＳｉＧｅ）膜をエピタキシャル成長により成膜する方法が提案されている（例えば、非特許文献１を参照。）。シリコンよりも大きい格子定数を持つシリコンゲルマニウム膜をチャネル領域の両端に位置するソースドレイン領域にエピタキシャル成長させることにより、チャネル領域に横方向から格子定数の差に起因する圧縮応力を印加することができる。ここで、チャネル領域に印加される圧縮応力は、シリコンゲルマニウムに含まれるゲルマニウム濃度が高いほど大きくなる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. Ghani et. al., IEDM Tech. Dig., pp.978-980, 2003
【非特許文献２】Y. S. Kim et. al., IEDM Tech. Dig., pp.871-874, 2006
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述したように、ＰＭＯＳトランジスタのチャネル領域におけるキャリアの移動度を向上させるには、チャネル領域に印加するストレスを高くする必要があり、そのためには、シリコンゲルマニウムに含まれるゲルマニウム濃度は高いほど好ましい。
【０００７】
しかしながら、ＰＭＯＳトランジスタのソースドレイン領域に、シリコンゲルマニウム層をエピタキシャル成長させるだけでは、以下のような問題が生じる。
【０００８】
第１に、シリコンゲルマニウムは、アンモニア水と過酸化水素水とを含む洗浄液に溶解するという問題である。この洗浄液は、半導体装置の各製造工程においてパーティクルの除去等に必ず使用されるため大きな問題となる。
【０００９】
第２に、形成されたシリコンゲルマニウム層には、通常の低抵抗の金属シリサイド電極が形成できないという問題である。すなわち、シリコンゲルマニウム層の上に金属膜を成膜して金属シリサイド層を形成すると、形成した金属シリサイド層のシート抵抗が上昇してしまう。金属シリサイド層のシート抵抗が上昇すると、トランジスタの駆動電流の向上を図る上で大きな阻害要因となる。
【００１０】
これらの問題を解決する方法として、例えば非特許文献２に記載されているように、シリコンゲルマニウム層の上にシリコン層をエピタキシャル成長させるという方法がある。シリコンゲルマニウム層の上にシリコン層を選択的にエピタキシャル成長させるには、温度が７００℃以上の水素雰囲気で成膜する必要がある。
【００１１】
しかしながら、７００℃以上の水素雰囲気では、ゲルマニウム濃度が２５ａｔｍ％（原子％）以上のシリコンゲルマニウム層は、原子のマイグレーションが起こり、格子緩和が発生してしまう。シリコンゲルマニウム層に格子緩和が発生すると、チャネル領域に圧縮応力を有効に印加することができなくなるという問題が生じる。
【００１２】
本発明は、前記従来の問題を解決し、ＰＭＩＳトランジスタにおけるソースドレイン電極に相対的にゲルマニウム濃度が高いシリコンゲルマニウム層を用いても、該シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置を、ソースドレイン電極を形成するシリコンゲルマニウム層とシリコン層又は金属シリサイド層との間に、該シリコンゲルマニウム層よりもゲルマニウム濃度が低く且つ炭素又は窒素を含む炭素又は窒素含有シリコンゲルマニウム層を形成する構成とする。
【００１４】
具体的に、本発明に係る半導体装置は、ｎ型半導体領域と、ｎ型半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、ｎ型半導体領域における第１のゲート電極の両側方の領域に形成されたｐ型ソースドレイン電極とを備え、ｐ型ソースドレイン電極は、ｎ型半導体領域に設けられた各凹部に、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層と、シリコンゲルマニウム層の上に形成され、炭素又は窒素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層と、炭素又は窒素含有シリコンゲルマニウム層の上に形成された金属シリサイド層とから構成され、シリコンゲルマニウム層は格子緩和をしていないことを特徴とする。
【００１５】
本発明の半導体装置によると、ｐ型ソースドレイン電極は、シリコンゲルマニウム層の上に形成され、炭素又は窒素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層を有している。このため、炭素又は窒素含有シリコンゲルマニウム層の上に金属シリサイド層を形成するためのシリコン層を形成する際の温度が７００℃以上の水素雰囲気におかれても、炭素又は窒素含有シリコンゲルマニウム層はそのゲルマニウム濃度が低いため、表面歪みエネルギーが小さくなる。その上、原子半径が小さい炭素又は窒素を添加していることから、表面での歪みエネルギーがより小さくなるので、その下のシリコンゲルマニウム層に生じる原子のマイグレーションを抑制することができる。これにより、シリコンゲルマニウム層に格子緩和を生じさせることなく、炭素又は窒素含有シリコンゲルマニウム層の上に、金属シリサイド形成用のシリコン層を成長させることができる。
【００１６】
本発明の半導体装置において、シリコンゲルマニウム層のゲルマニウム濃度は、２５ａｔｍ％以上であることが好ましい。このようにすると、ｎ型半導体領域における第１のゲート電極の下側に形成されるチャネル領域により有効な高い圧縮応力を印加することができる。
【００１７】
本発明の半導体装置において、炭素又は窒素含有シリコンゲルマニウム層における炭素濃度又は窒素濃度は、３ａｔｍ％以下であることが好ましい。このようにすると、シリコンゲルマニウム層に生じる原子のマイグレーションをより確実に抑制することができる。
【００１８】
本発明の半導体装置は、炭素又は窒素含有シリコンゲルマニウム層と金属シリサイド層との間に形成されたシリコン層をさらに備えていてもよい。
【００１９】
また、本発明の半導体装置は、ｐ型半導体領域と、ｐ型半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、ｐ型半導体領域における第２のゲート電極の両側方の領域に形成されたｎ型ソースドレイン電極とをさらに備えていてもよい。このようにすると、本発明を有するＰＭＩＳトランジスタを有するＣＭＯＳ（Complementary MOS）型半導体装置を実現することができる。
【００２０】
本発明に係る半導体装置の製造方法は、ｎ型半導体領域の上に第１のゲート絶縁膜を介在させた第１のゲート電極を選択的に形成する工程（ａ）と、ｎ型半導体領域における第１のゲート電極の両側方の領域に対して選択的にエッチングを行うことにより、チャネル領域の深さ以上の凹部をそれぞれ形成する工程（ｂ）と、エピタキシャル成長法により、各凹部にその底部から少なくともチャネル領域の深さにまで、ｐ型のシリコンゲルマニウム層を選択的に形成する工程（ｃ）と、エピタキシャル成長法により、シリコンゲルマニウム層の上に、炭素又は窒素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層とを選択的に形成する工程（ｄ）と、エピタキシャル成長法により、炭素又は窒素含有シリコンゲルマニウム層の上に、シリコン層を選択的に形成する工程（ｅ）と、シリコン層の上に金属膜を形成した後、形成した金属膜とシリコン層とから金属シリサイド層を形成する工程（ｆ）とを備え、シリコンゲルマニウム層、炭素又は窒素含有シリコンゲルマニウム層及び金属シリサイド層からｐ型ソースドレイン電極をそれぞれ形成することを特徴とする。
【００２１】
本発明の半導体装置の製造方法によると、シリコンゲルマニウム層の上に、炭素又は窒素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層を選択的に形成する工程を備えている。このため、炭素又は窒素含有シリコンゲルマニウム層の上にシリコン層を形成する際の温度が７００℃以上の水素雰囲気におかれても、炭素又は窒素含有シリコンゲルマニウム層のゲルマニウム濃度が低いこと及びマイグレーションを起こしにくい炭素又は窒素を添加していることから、その下のシリコンゲルマニウム層に生じる原子のマイグレーションを抑制することができる。これにより、シリコンゲルマニウム層に格子緩和を生じさせることなく、炭素又は窒素含有シリコンゲルマニウム層の上に、金属シリサイド形成用のシリコン層を成長させることができる。
【００２２】
本発明の半導体装置の製造方法において、工程（ｃ）におけるシリコンゲルマニウム層、及び工程（ｄ）における炭素又は窒素含有シリコンゲルマニウム層の成長温度は、それぞれ６５０℃以下であることが好ましい。このようにすると、各シリコンゲルマニウム層を確実にエピタキシャル成長することができる。
【００２３】
本発明の半導体装置の製造方法において、工程（ｅ）において、シリコン層は、温度が７００℃以上の水素雰囲気で成長させることが好ましい。このようにすると、シリコン層を確実にエピタキシャル成長することができる。
【００２４】
本発明の半導体装置の製造方法において、シリコンゲルマニウム層のゲルマニウム濃度は、２５ａｔｍ％以上であることが好ましい。このようにすると、ｎ型半導体領域における第１のゲート電極の下側に形成されるチャネル領域により有効な高い圧縮応力を印加することができる。
【００２５】
本発明の半導体装置の製造方法において、炭素又は窒素含有シリコンゲルマニウム層における炭素濃度又は窒素濃度は、３ａｔｍ％以下であることが好ましい。このようにすると、シリコンゲルマニウム層に生じる原子のマイグレーションをより確実に抑制することができる。
【００２６】
本発明の半導体装置の製造方法は、工程（ｆ）よりも後に、圧縮応力を持つ絶縁膜をｎ型半導体領域の上に、第１のゲート電極及びｐ型ソースドレイン電極を覆うように形成する工程（ｇ）をさらに備えていてもよい。
【００２７】
本発明の半導体装置の製造方法において、工程（ａ）は、ｐ型半導体領域の上に第２のゲート絶縁膜を介在させた第２のゲート電極を選択的に形成する工程を含み、工程（ｅ）と工程（ｆ）との間に、ｐ型半導体領域における第２のゲート電極の両側方の領域に、ｎ型不純物イオンを選択的にイオン注入することにより、ｎ型ソースドレイン電極をそれぞれ形成する工程（ｈ）をさらに備え、工程（ｆ）は、金属膜をｎ型ソースドレイン電極の上にも形成し、形成した金属膜により、ｎ型ソースドレイン電極の上部に金属シリサイド層を形成する工程を含んでいてもよい。このようにすると、本発明を有するＰＭＩＳトランジスタを有するＣＭＯＳ型半導体装置を実現することができる。
【発明の効果】
【００２８】
本発明に係る半導体装置及びその製造方法によると、ＰＭＩＳトランジスタにおけるソースドレイン電極に相対的にゲルマニウム濃度が高いシリコンゲルマニウム層を用いても、該シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成することができる。その結果、ＰＭＩＳトランジスタの駆動電流を向上することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】（ａ）〜（ｉ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）は本発明の第１の実施形態に係る半導体装置におけるソースドレイン電極を構成するシリコンゲルマニウム層のＸ線回折（ＸＲＤ）結果を従来例と共に示したグラフである。（ｂ）は本発明の第１の実施形態に係る半導体装置におけるトランジスタ駆動電流の、シリコンゲルマニウム層のゲルニウム濃度依存性を従来例と共に示したグラフである。
【図４】本発明の第１の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の要部を示す工程順の構成断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図７】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【発明を実施するための形態】
【００３０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３１】
図１は本発明の第１の実施形態に係るＰＭＩＳトランジスタからなる半導体装置の断面構成を示している。図１に示すように、第１の実施形態に係る半導体装置は、例えばｎ型シリコン（Ｓｉ）からなるｎ型のウエル等であるｎ型半導体領域１００の上に、二酸化シリコン（ＳｉＯ２）等からなるゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成され、導電性を持つポリシリコンからなるゲート電極１０２とを有している。ゲート電極１０２におけるゲート長方向側の両側面上には、二酸化シリコンからなるオフセットサイドウォール１０４が形成されている。オフセットサイドウォール１０４の外側の面上には、二酸化シリコンからなる断面Ｌ字状の第１のサイドウォール１０６が形成され、その外側には、窒化シリコン（ＳｉＮ）からなる第２のサイドウォール１０７が形成されている。
【００３２】
ｎ型半導体領域１００の上部であって、各オフセットサイドウォール１０４及び各第１のサイドウォール１０６の下側の領域には、ｐ型不純物である、例えばボロン（Ｂ）イオンがイオン注入されてなるエクステンション領域１０５がそれぞれ形成されている。なお、オフセットサイドウォール１０４は必ずしも設ける必要はない。また、ゲート電極１０２の第１のサイドウォール１０６及び第２のサイドウォール１０７は、必ずしも２層構造とする必要はない。
【００３３】
ｎ型半導体領域１００における第１のサイドウォール１０６及び第２のサイドウォール１０７の外側の領域には、ｎ型半導体領域１００を彫り込んでなるリセス部（凹部）１００ａがそれぞれ形成されている。各リセス部１００ａには、ゲルマニウム（Ｇｅ）の濃度が３０ａｔｍ％（原子％）で、ボロンの濃度が１×１０２０／ｃｍ３程度のシリコンゲルマニウム(ＳｉＧｅ）層１１１がエピタキシャル成長により形成されている。
【００３４】
シリコンゲルマニウム層１１１の上には、例えば、濃度が０％よりも大きく且つ３ａｔｍ％以下の炭素（Ｃ）と、濃度がシリコンゲルマニウム層１１１のゲルマニウム濃度よりも低いゲルマニウムとを含むｐ型のカーボンドープドシリコンゲルマニウム(Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層１１２が、エピタキシャル成長により形成されている。ここで、カーボンドープドシリコンゲルマニウム層１１２の厚さは２０ｎｍ以下とする。なお、カーボンドープドシリコンゲルマニウム層１１２は、炭素（Ｃ）に代えて窒素（Ｎ）をドープしてもよい。また、カーボンドープドシリコンゲルマニウム層１１２の有効な膜厚の下限値は、約３ｎｍである。
【００３５】
カーボンドープドシリコンゲルマニウム層１１２の上側とゲート電極１０２の上部とには、例えば、ニッケル白金（ＮｉＰｔ）からなる金属による金属シリサイド層１１５が形成されている。
【００３６】
以上のように、第１の実施形態に係るｐ型半導体装置は、シリコンゲルマニウム層１１１とカーボンドープドシリコンゲルマニウム層１１２とその上の金属シリサイド層１１５とからｐ型のソースドレイン電極１５０が構成されている。
【００３７】
このように、第１の実施形態に係るｐ型半導体装置、すなわちＰＭＩＳトランジスタは、ソースドレイン電極１５０において、ｐ型のシリコンゲルマニウム層１１１と金属シリサイド層１１５との間に、ｐ型のカーボンドープドシリコンゲルマニウム層１１２を設けている。このため、金属シリサイド層１１５を形成するためのシリコン層を、カーボンドープドシリコンゲルマニウム層１１２の上に、温度が７００℃以上の水素雰囲気で形成したとしても、ｎ型半導体領域１００におけるゲート電極１０２の下側部分に生成されるチャネル領域に圧縮応力を印加するシリコンゲルマニウム層１１１に格子緩和を生じることがない。従って、ソースドレイン電極１５０を構成するシリコンゲルマニウム層１１１は、ｎ型半導体領域１００におけるゲート電極１０２の下側に生成されるチャネル領域に対してゲート長方向からの圧縮応力を確実に印加することができる。
【００３８】
なお、第１の実施形態において、ゲート絶縁膜１０１には、二酸化シリコンに代えて、酸化ハフニウムシリコン等の高誘電体材料を用いてもよい。また、ゲート電極１０２は、ポリシリコン層の上に窒化チタン（ＴｉＮ）等の金属層を積層する構成としてもよい。
【００３９】
また、本実施形態においては、カーボンドープドシリコンゲルマニウム層１１２におけるカーボン（Ｃ）に代えて、窒素（Ｎ）を用いることができる。
【００４０】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４１】
図２（ａ）〜図２（ｉ）は本発明の第１の実施形態に係るＰＭＩＳトランジスタの製造方法の工程順の断面構成を示している。
【００４２】
まず、図２（ａ）に示すように、熱酸化法等により、ｎ型シリコンからなるｎ型半導体領域１００の主面上にゲート絶縁膜１０１を形成する。続いて、化学気相堆積（ＣＶＤ）法により、ゲート絶縁膜１０１の上に、導電性を有するポリシリコン膜と第１のＳｉＯ２膜とを順次堆積する。その後、リソグラフィ法及びエッチング法により、第１のＳｉＯ２膜の上に形成した第１のレジストパターン（図示せず）をマスクとして、第１のＳｉＯ２膜から保護膜１０３を形成し、ポリシリコン膜からゲート電極１０２を形成し、さらにゲート絶縁膜１０１をパターニングする。続いて、第１のレジストパターンを除去した後、ＣＶＤ法により、保護膜１０３の上面及びゲート電極１０２の側面を含め、ｎ型半導体領域１００の上に第２のＳｉＯ２膜を堆積する。続いて、堆積した第２のＳｉＯ２膜に対してエッチバックを行って、少なくともゲート絶縁膜１０１の両端面並びにゲート電極１０２及び保護膜１０３の両側面に、第２のＳｉＯ２膜からオフセットサイドウォール１０４を形成する。続いて、保護膜１０３及びオフセットサイドウォール１０４をマスクとして、ｎ型半導体領域１００にｐ型不純物である、例えばボロンイオンをイオン注入することにより、ｎ型半導体領域１００におけるオフセットサイドウォール１０４の外側の領域に、ｐ型のエクステンション領域１０５を形成する。
【００４３】
次に、図２（ｂ）に示すように、ＣＶＤ法により、保護膜１０３の上面及びオフセットサイドウォール１０４の外側の面を含め、ｎ型半導体領域１００の上に第３のＳｉＯ２膜とＳｉＮ膜とを順次堆積する。その後、堆積したＳｉＮ膜及び第３のＳｉＯ２膜に対してエッチバックを行うことにより、第３のＳｉＯ２膜から、オフセットサイドウォール１０４の外側の面上及びｎ型半導体領域１００の主面にまたがる断面Ｌ字状の第１のサイドウォール１０６と、ＳｉＮ膜から、第１のサイドウォール１０６の外側の面上に第２のサイドウォール１０７とを形成する。
【００４４】
次に、図２（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ２と比べて膜密度が低く、且つ、５００℃程度と比較的に低い温度で成膜できるＳｉＯ膜１０８を、ｎ型半導体領域１００の上に第２のサイドウォール１０７、第１のサイドウォール１０６、オフセットサイドウォール１０４及び保護膜１０３を覆うように形成する。
【００４５】
次に、図２（ｄ）に示すように、リソグラフィ法により、ＳｉＯ膜１０８の上に、ソースドレイン形成領域を開口する開口パターンを有する第２のレジストパターン１０９を形成する。続いて、形成した第２のレジストパターン１０９をマスクとしてＳｉＯ膜１０８を選択的にエッチングすることにより、該ＳｉＯ膜１０８からｎ型半導体領域１００のソースドレイン形成領域を露出するハードマスク１０８Ａを形成する。
【００４６】
次に、図２（ｅ）に示すように、第２のレジストパターン１０９を除去した後、ハードマスク１０８Ａ、並びに第２のサイドウォール１０７、第１のサイドウォール１０６、オフセットサイドウォール１０４及び保護膜１０３をマスクとして、ｎ型半導体領域１００をエッチングすることにより、ｎ型半導体領域１００のソースドレイン形成領域に深さが、ＰＭＩＳトランジスタのチャネル領域以上となる、例えば６０ｎｍの深さを持つリセス部１００ａを形成する。リセス部１００ａを形成する際のエッチングには、ドライエッチング又はウエットエッチングを用いることができ、さらには、ドライエッチングとウエットエッチングとの双方を用いることができる。
【００４７】
次に、図２（ｆ）に示すように、成長温度が６５０℃以下の水素雰囲気を用いたＣＶＤ法により、ハードマスク１０８Ａ、第２のサイドウォール１０７及び保護膜１０３等をマスクとして、各リセス部１００ａの底面から、結晶面の面方位が（１１１）面で且つゲルマニウム濃度が２５％以上のｐ型のシリコンゲルマニウム（Ｓｉ１−ｚＧｅｚ）層１１１を少なくともチャネル領域に達するまで、より好ましくはチャネル領域を超える領域にまでエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を６５０℃の水素雰囲気とし、Ｓｉ源には流量が３０ｍｌ／ｍｉｎ（０℃、１気圧、以下同じ。）のジクロロシラン（ＤＣＳ）を用い、Ｇｅ源には流量が２４ｍｌ／ｍｉｎのモノゲラン（ＧｅＨ４）を用いている。さらに、流量が６５ｍｌ／ｍｉｎの塩化水素（ＨＣｌ）と、ｐ型不純物源として流量が１６０ｍｌ／ｍｉｎのジボラン（Ｂ２Ｈ６）とを用いている。これにより、シリコンゲルマニウム層１１１は、ゲルマニウム濃度が３０％で、ボロン濃度が１×１０２０／ｃｍ３となり、且つ格子緩和を生じない。なお、図２（ｆ）においては、シリコンゲルマニウム層１１１は、その上面がｎ型半導体領域１００の主面と同程度となるように形成したが、シリコンゲルマニウム層１１１の上面は、ｎ型半導体領域１００の主面よりも高くなってもよい。
【００４８】
続いて、連続したＣＶＤ法により、シリコンゲルマニウム層１１１の上に、濃度が３ａｔｍ％以下の炭素と、濃度がシリコンゲルマニウム層１１１のゲルマニウム濃度よりも低いゲルマニウム（例えば２０ａｔｍ％）とを含むｐ型のカーボンドープドシリコンゲルマニウム(Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層１１２をエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を６５０℃の水素雰囲気とし、Ｓｉ源には流量が３０ｍｌ／ｍｉｎのジクロロシラン（ＤＣＳ）を用い、Ｇｅ源には流量が２４ｍｌ／ｍｉｎのモノゲラン（ＧｅＨ４）を用い、Ｃ源には流量が２０ｍｌ／ｍｉｎのモノメチルシラン（ＭＭＳ）を用いている。さらに、流量が６５ｍｌ／ｍｉｎの塩化水素（ＨＣｌ）と、ｐ型不純物源として流量が１６０ｍｌ／ｍｉｎのジボラン（Ｂ２Ｈ６）とを用いている。なお、炭素（Ｃ）に代えて窒素（Ｎ）を添加する場合には、Ｎ源にはアンモニア（ＮＨ３）を用いることができる。なお、シリコンゲルマニウム層１１１及びカーボンドープドシリコンゲルマニウム層１１２の成長温度を６５０℃以下としている。これにより、Ｇｅ及びＢの外方拡散等が抑制されて、良好なエピタキシャル層を得ることができる。
【００４９】
続いて、成長温度が７００℃以上の水素雰囲気による、連続したＣＶＤ法より、カーボンドープドシリコンゲルマニウム層１１２の上に、厚さが１０ｎｍ以上のシリコン層１１３をエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を７２５℃の水素雰囲気とし、Ｓｉ源には流量が２０ｍｌ／ｍｉｎのジクロロシラン（ＤＣＳ）を用い、流量が１７ｍｌ／ｍｉｎの塩化水素（ＨＣｌ）を用いている。このように、本実施形態においては、シリコンゲルマニウム層１１１の上にカーボンドープドシリコンゲルマニウム層１１２を形成しているため、温度が７２５℃の水素雰囲気でシリコン層１１３を形成しても、その下に形成されたシリコンゲルマニウム層１１１に格子緩和が発生することはない。なお、このシリコン層１１３は、後工程において金属シリサイド層１１５を形成するために設けているが、金属シリサイド層１１５を形成するだけでなく、製造プロセス中において、カーボンドープドシリコンゲルマニウム層１１２を洗浄液から保護する保護膜として機能し、さらには、カーボンドープドシリコンゲルマニウム層１１２から、ドープされている炭素及びボロンの外方拡散層を防止するキャップ層としても機能する。
【００５０】
次に、図２（ｇ）に示すように、ハードマスク１０８Ａを除去する。このとき、ゲート電極１０２の上の保護膜１０３も同時に除去される。
【００５１】
次に、図２（ｈ）に示すように、スパッタ法又は真空蒸着法等により、少なくともシリコン層１１３及びゲート電極１０２の上面を覆うように、ｎ型半導体領域１００の上に厚さが１０ｎｍのニッケル白金（ＮｉＰｔ）からなる金属膜１１４を堆積する。その後、所定の熱処理を施すことにより、金属膜１１４により、ゲート電極１０２の上部に金属シリサイド層１１５を形成すると共に、シリコン層１１３を金属シリサイド層１１５とする。その後、未反応の金属膜１１４を酸性溶液等によって除去する。
【００５２】
これにより、図２（ｉ）に示すように、ｎ型半導体領域１００におけるゲート電極１０２の両側方の領域には、格子緩和を生じていないシリコンゲルマニウム層１１１、カーボンドープドシリコンゲルマニウム層１１２及び金属シリサイド層１１５からなるｐ型のソースドレイン電極１５０が形成される。
【００５３】
このように、第１の実施形態においては、シリコンゲルマニウム層１１１の上に、例えば、濃度が３ａｔｍ％以下の炭素と、濃度がシリコンゲルマニウム層１１１のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２を成膜する。これにより、温度が７００℃以上の水素雰囲気にさらされても、カーボンドープドシリコンゲルマニウム層１１２の下に形成されたシリコンゲルマニウム層１１１に生じる原子のマイグレーションを抑制することができる。すなわち、ＰＭＩＳトランジスタにおけるチャネル領域の両端部に高い圧縮応力を印加可能な、ゲルマニウムの濃度が２５％以上であるシリコンゲルマニウム層１１１に格子緩和を生じさせることなく、且つその上部に厚さが１０ｎｍ以上のシリコン層１１３を形成することができる。このため、ソースドレイン電極１５０に金属シリサイド層１１５を確実に形成できるので、低抵抗のまま、チャネル領域により有効な高い圧縮応力を印加することができる。
【００５４】
以下、図３（ａ）に本発明に係るシリコンゲルマニウム層と、従来のシリコンゲルマニウム層のＸ線回折（ＸＲＤ）の測定結果を示す。いずれのシリコンゲルマニウム層もゲルマニウム濃度を３０％としている。図３（ａ）に示すように、カーボンドープドシリコンゲルマニウム層を有する本発明は、ロッキングカーブにフリンジが見られることから、本発明のシリコンゲルマニウム層には格子緩和が生じていないことが分かる。これに対し、従来例のロッキングカーブにはフリンジが見られないことから、カーボンドープドシリコンゲルマニウム層を有さない従来のシリコンゲルマニウム層には格子緩和が生じていることが分かる。
【００５５】
第１の実施形態によると、チャネル領域の両側のソースドレイン電極１５０に、ゲルマニウム濃度が２５ａｔｍ％以上のシリコンゲルマニウム層１１１を格子緩和を発生させることなく形成してチャネル部へストレスを有効に印加することができる。その上、カーボンドープドシリコンゲルマニウム層１１２の上には、シリコン層１１３をシリコンゲルマニウム層１１１に影響を与えることなく成膜できる。従って、金属シリサイド層１１５を形成する工程において、アンモニア水と過酸化水素水とを含む洗浄液を通常通り使用することができる。その結果、パーティクルをも効果的に除去でき、且つ金属シリサイド層１１５のシート抵抗も高抵抗化させることなく形成することができる。
【００５６】
これらの効果により、ＰＭＩＳトランジスタのソースドレイン電極１５０として、ゲルマニウム濃度が２５％以上で且つ格子緩和を生じさせないシリコンゲルマニウム層１１１を形成できる。このため、ＰＭＩＳトランジスタのチャネル領域にはより高い圧縮応力を確実に印加することができるので、該ＰＭＩＳトランジスタの駆動電流を向上することができる。
【００５７】
図３（ｂ）に、格子緩和が発生しない本発明のトランジスタの駆動電流と、格子緩和が発生する従来のトランジスタの駆動電流とを示す。図３（ｂ）から、本発明は、格子緩和を発生させることなく、且つ２５ａｔｍ％以上の高濃度のゲルマニウム濃度を持つシリコンゲルマニウム層１１１を持つＰＭＩＳトランジスタを形成でき、該ＰＭＩＳトランジスタの駆動電流を効果的に向上させることができることが分かる。
【００５８】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係るＰＭＩＳトランジスタについて図４を参照しながら説明する。図４において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５９】
図４に示すように、第１変形例に係るＰＭＩＳトランジスタは、ソースドレイン電極１５０において、ｐ型のシリコンゲルマニウム層１１１とｐ型のカーボンドープドシリコンゲルマニウム層１１２との間に、厚さが１０ｎｍ程度のシリコン層１１３が形成されている。ここで、本変形例に係るシリコン層１１３はその導電型がｐ型であってもよい。
【００６０】
また、シリコン層１１３を形成するには、第１の実施形態の図２（ｆ）に示す工程において、形成されるシリコン層１１３の厚さを１０ｎｍよりも厚くすればよい。
【００６１】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係るＰＭＩＳトランジスタについて図５（ａ）及び図５（ｂ）を参照しながら説明する。図５（ａ）及び図５（ｂ）において、図２と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６２】
第２変形例に係るＰＭＩＳトランジスタは、ゲート電極１０２の下側に生成されるチャネル領域に圧縮応力を印加するシリコンゲルマニウム層１１１に加え、ｎ型半導体領域１００の主面上にゲート電極１０２を覆うように、圧縮応力を持つライナ膜を設ける構成とする。
【００６３】
具体的には、例えば図２（ｉ）の工程で示したように、ゲート電極１０２及びソースドレイン電極１５０の上部にそれぞれ金属シリサイド層１１５を形成し、その後、図５（ａ）に示すように、熱燐酸により、窒化シリコンからなる第２のサイドウオール１０７を選択的に除去する。
【００６４】
次に、図５（ｂ）に示すように、ＣＶＤ法により、ｎ型半導体領域１００の上に、各ソースドレイン電極１５０、第１のサイドウォール１０６、オフセットサイドウォール１０４及びゲート電極１０２上の金属シリサイド層１１５を覆うように、膜厚が４０ｎｍ以上で且つ−３ＧＰａ以上の圧縮応力を持つ窒化シリコン（ＳｉＮ）からなるライナ膜１１６を形成する。このライナ膜１１６により、ＰＭＩＳトランジスタのチャネル領域に印加される圧縮応力を増大することができる。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６６】
図６は本発明の第２の実施形態に係るＣＭＯＳ型半導体装置の断面構成を示している。図６に示すように、第２の実施形態に係る半導体装置は、１つの半導体基板に素子分離領域１１７を挟んで形成されたＰＭＩＳトランジスタ１０とＮＭＩＳトランジスタ２０とを有している。ここで、ＰＭＩＳトランジスタ１０は、第１の実施形態と同等の構成、すなわちｎ型半導体領域１００のリセス部１００ａにエピタキシャル成長してなり、チャネル領域に圧縮応力を印加可能なｐ型のシリコンゲルマニウム層１１１、ｐ型のカーボンドープドシリコンゲルマニウム層１１２及び金属シリサイド層１１５からなるｐ型のソースドレイン電極１５０を有している。
【００６７】
一方、ＮＭＩＳトランジスタ２０は、ｐ型シリコンからなるｐ型のウエル等であるｐ型半導体領域２００の上に、二酸化シリコンからなるゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成され、導電性を持つポリシリコンからなるゲート電極２０２とを有している。ゲート電極２０２におけるゲート長方向側の両側面上には、二酸化シリコンからなるオフセットサイドウォール１０４が形成されている。オフセットサイドウォール１０４の外側の面上には、二酸化シリコンからなる断面Ｌ字状の第１のサイドウォール１０６と、その外側には、窒化シリコン（ＳｉＮ）からなる第２のサイドウォール１０７とが形成されている。
【００６８】
ｐ型半導体領域２００の上部であって、各オフセットサイドウォール１０４及び各第１のサイドウォール１０６の下側の領域には、ｎ型不純物である、例えばリン（Ｐ）イオン又はヒ素（Ａｓ）イオンがイオン注入されてなるエクステンション領域２０５がそれぞれ形成されている。また、ｐ型半導体領域２００における第１のサイドウォール１０６及び第２のサイドウォール１０７の外側の領域には、ｎ型不純物が注入されてなるｎ型のソースドレイン電極２５０が形成されている。
【００６９】
このように、第２の実施形態によると、ＣＭＯＳ型半導体装置であっても、ＮＭＩＳトランジスタ２０のソースドレイン電極２５０は、ｐ型半導体領域２００にｎ型不純物がイオン注入された拡散層により構成されている。従って、ＮＭＩＳトランジスタ２０には、そのチャネル領域に圧縮応力が印加されることはなく、ＰＭＩＳトランジスタ１０のチャネル領域にのみ、選択的に圧縮応力が印加される。
【００７０】
なお、本実施形態においても、ゲート絶縁膜１０１に、酸化ハフニウムシリコン等の高誘電体材料を用いてもよい。また、各ゲート電極１０２、２０２は、ポリシリコン層の上に窒化チタン等の金属層を積層する構成としてもよい。
【００７１】
また、カーボンドープドシリコンゲルマニウム層１１２におけるカーボン（Ｃ）に代えて、窒素（Ｎ）を用いることができる。
【００７２】
以下、前記のようなＣＭＯＳ型半導体装置の製造方法について図面を参照しながら説明する。
【００７３】
図７（ａ）〜図７（ｅ）及び図８（ａ）〜図８（ｄ）は本発明の第２の実施形態に係るＣＭＯＳ型半導体装置の製造方法の工程順の断面構成を示している。
【００７４】
まず、図７（ａ）に示すように、シリコンからなる半導体基板（図示せず）の上部に、公知の方法によりシャロートレンチからなる素子分離領域１１７を選択的に形成する。続いて、半導体基板の上部に素子分離領域１１７に区画されたｎ型半導体領域１００及びｐ型半導体領域２００をイオン注入法等により形成する。その後、熱酸化法等により、ｎ型半導体領域１００及びｐ型半導体領域２００の主面上にゲート絶縁膜１０１を形成する。続いて、ＣＶＤ法により、ゲート絶縁膜１０１の上に、導電性を有するポリシリコン膜と第１のＳｉＯ２膜とを順次堆積する。その後、リソグラフィ法及びエッチング法により、第１のＳｉＯ２膜の上に形成した第１のレジストパターン（図示せず）をマスクとして、第１のＳｉＯ２膜から保護膜１０３を形成し、ポリシリコン膜からゲート電極１０２、２０２をそれぞれ形成し、さらにゲート絶縁膜１０１をそれぞれパターニングする。ここで、各ゲート電極１０２、２０２を構成するポリシリコンの導電性は、ＰＭＩＳトランジスタ１０のゲート電極１０２をｐ型とし、ＮＭＩＳトランジスタ２０のゲート電極２０２をｎ型としてもよい。続いて、第１のレジストパターンを除去した後、ＣＶＤ法により、各保護膜１０３の上面及び各ゲート電極１０２、２０２の側面を含め、ｎ型半導体領域１００及びｐ型半導体領域２００の上に第２のＳｉＯ２膜を堆積する。続いて、堆積した第２のＳｉＯ２膜に対してエッチバックを行って、少なくとも各ゲート絶縁膜１０１の両端面、並びに各ゲート電極１０２、２０２及び各保護膜１０３の両側面に、第２のＳｉＯ２膜からオフセットサイドウォール１０４をそれぞれ形成する。続いて、ｐ型半導体領域２００を第２のレジストパターン（図示せず）によりマスクすると共に、保護膜１０３及びオフセットサイドウォール１０４をマスクとして、ｎ型半導体領域１００にｐ型不純物であるボロンイオンをイオン注入する。これにより、ｎ型半導体領域１００におけるオフセットサイドウォール１０４の外側の領域に、ｐ型のエクステンション領域１０５が形成される。続いて、ｎ型半導体領域１００を第３のレジストパターン（図示せず）によりマスクすると共に、保護膜１０３及びオフセットサイドウォール１０４をマスクとして、ｐ型半導体領域２００にｎ型不純物である、例えばヒ素イオンをイオン注入する。これにより、ｐ型半導体領域２００におけるオフセットサイドウォール１０４の外側の領域に、ｎ型のエクステンション領域２０５が形成される。なお、エクステンション領域１０５、２０５の形成順序は特に問われない。
【００７５】
次に、図７（ｂ）に示すように、ＣＶＤ法により、各ゲート電極１０２、２０２における保護膜１０３の上面及びオフセットサイドウォール１０４の外側の面を含め、ｎ型半導体領域１００及びｐ型半導体領域２００の上に第３のＳｉＯ２膜とＳｉＮ膜とを順次堆積する。その後、堆積したＳｉＮ膜及び第３のＳｉＯ２膜に対してエッチバックを行う。これにより、ｎ型半導体領域１００においては、第３のＳｉＯ２膜から、ゲート電極１０２におけるオフセットサイドウォール１０４の外側の面上及びｎ型半導体領域１００の主面にまたがる断面Ｌ字状の第１のサイドウォール１０６が形成される。これと同時に、ｐ型半導体領域２００においては、ゲート電極２０２におけるオフセットサイドウォール１０４の外側の面上及びｐ型半導体領域２００の主面にまたがる断面Ｌ字状の第１のサイドウォール１０６が形成される。また、ＳｉＮ膜から、各ゲート電極１０２、２０２における第１のサイドウォール１０６の外側の面上に第２のサイドウォール１０７がそれぞれ形成される。
【００７６】
次に、図７（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ２と比べて膜密度が低く、且つ、５００℃程度と比較的に低い温度で成膜できるＳｉＯ膜を、ｎ型半導体領域１００及びｐ型半導体領域２００の上の全面を覆うように形成する。その後、リソグラフィ法により、ＳｉＯ膜の上に、ＰＭＩＳトランジスタのソースドレイン形成領域を開口する開口パターンを有する第４のレジストパターン１０９Ａを形成する。続いて、形成した第４のレジストパターン１０９ＡをマスクとしてＳｉＯ膜を選択的にエッチングすることにより、該ＳｉＯ膜からｎ型半導体領域１００におけるソースドレイン形成領域を露出するハードマスク１０８Ａを形成する。
【００７７】
次に、図７（ｄ）に示すように、第４のレジストパターン１０９Ａを除去した後、ハードマスク１０８Ａ、並びにゲート電極１０２の第２のサイドウォール１０７、第１のサイドウォール１０６、オフセットサイドウォール１０４及び保護膜１０３をマスクとして、ｎ型半導体領域１００をエッチングすることにより、ｎ型半導体領域１００のソースドレイン形成領域に深さが、ＰＭＩＳトランジスタのチャネル領域以上となる、例えば６０ｎｍの深さを持つリセス部１００ａを形成する。
【００７８】
次に、図７（ｅ）に示すように、成長温度が６５０℃以下の水素雰囲気を用いたＣＶＤ法により、ハードマスク１０８Ａ、ゲート電極１０２の第２のサイドウォール１０７及び保護膜１０３等をマスクとして、各リセス部１００ａの底面から、面方位が（１１１）面で且つゲルマニウム濃度が２５％以上のｐ型のシリコンゲルマニウム（Ｓｉ１−ｚＧｅｚ）層１１１を少なくともチャネル領域に達するまで、より好ましくはチャネル領域を超える領域にまでエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を６５０℃の水素雰囲気とし、Ｓｉ源には流量が３０ｍｌ／ｍｉｎ（０℃、１気圧、以下同じ。）のＤＣＳを用い、Ｇｅ源には流量が２４ｍｌ／ｍｉｎのＧｅＨ４を用いている。さらに、流量が６５ｍｌ／ｍｉｎのＨＣｌと、ｐ型不純物源として流量が１６０ｍｌ／ｍｉｎのＢ２Ｈ６とを用いている。これにより、シリコンゲルマニウム層１１１は、ゲルマニウム濃度が３０％で、ボロン濃度が１×１０２０／ｃｍ３となり、且つ格子緩和を生じない。なお、第２の実施形態においても、シリコンゲルマニウム層１１１の上面は、ｎ型半導体領域１００の主面よりも高く形成してもよい。
【００７９】
続いて、連続したＣＶＤ法により、シリコンゲルマニウム層１１１の上に、濃度が３ａｔｍ％以下の炭素と、濃度がシリコンゲルマニウム層１１１のゲルマニウム濃度よりも低いゲルマニウム（例えば２０ａｔｍ％）とを含むｐ型のカーボンドープドシリコンゲルマニウム(Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層１１２をエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を６５０℃の水素雰囲気とし、Ｓｉ源には流量が３０ｍｌ／ｍｉｎのＤＣＳを用い、Ｇｅ源には流量が２４ｍｌ／ｍｉｎのＧｅＨ４を用い、Ｃ源には流量が２０ｍｌ／ｍｉｎのＭＭＳを用いている。さらに、流量が６５ｍｌ／ｍｉｎのＨＣｌと、ｐ型不純物源として流量が１６０ｍｌ／ｍｉｎのＢ２Ｈ６とを用いている。なお、炭素（Ｃ）に代えて窒素（Ｎ）を添加することもでき、この場合のＮ源にはＮＨ３を用いることができる。なお、シリコンゲルマニウム層１１１及びカーボンドープドシリコンゲルマニウム層１１２の成長温度を６５０℃以下としており、いずれも良好なエピタキシャル層を得ることができる。
【００８０】
続いて、成長温度が７００℃以上の水素雰囲気による、連続したＣＶＤ法より、カーボンドープドシリコンゲルマニウム層１１２の上に、厚さが１０ｎｍ以上のシリコン層１１３をエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を７２５℃の水素雰囲気とし、Ｓｉ源には流量が２０ｍｌ／ｍｉｎのＤＣＳを用い、流量が１７ｍｌ／ｍｉｎのＨＣｌを用いている。このように、本実施形態においては、シリコンゲルマニウム層１１１の上にカーボンドープドシリコンゲルマニウム層１１２を形成しているため、温度が７２５℃の水素雰囲気でシリコン層１１３を形成しても、その下に形成されたシリコンゲルマニウム層１１１に格子緩和が発生することはない。
【００８１】
次に、図８（ａ）に示すように、リソグラフィ法及びエッチング法により、ｎ型半導体領域１００及びｐ型半導体領域２００の上で且つ、ハードマスク１０８ＡにおけるＮＭＩＳトランジスタのソースドレイン形成領域の上側部分を露出する開口パターンを有する第５のレジストパターン１１８を形成する。続いて、形成した第５のレジストパターン１１８をマスクとしてハードマスク１０８Ａをエッチングすることにより、該ハードマスク１０８Ａにｐ型半導体領域２００のソースドレイン形成領域を露出するハードマスク１０８Ｂを形成する。続いて、イオン注入法により、第５のレジストパターン１１８をマスクとしてｎ型不純物をイオン注入することにより、ｐ型半導体領域２００におけるゲート電極２０２の両側方の領域にｎ型拡散層からなるソースドレイン電極２５０を形成する。その後、注入されたｎ型不純物の活性化を図るため、例えば温度が１０２５℃のスパイクアニールを行う。
【００８２】
次に、図８（ｂ）に示すように、第５のレジストパターン１１８及びハードマスク１０８Ｂを除去する。このとき、各ゲート電極１０２、２０２の上の保護膜１０３も同時に除去される。
【００８３】
次に、図８（ｃ）に示すように、スパッタ法又は真空蒸着法等により、ｎ型半導体領域１００においては、少なくともシリコン層１１３及びゲート電極１０２の上面を覆うように、また、ｐ型半導体領域２００においては、該ｐ型半導体領域２００及びゲート電極２０２の上面を覆うように、厚さが１０ｎｍのニッケル白金（ＮｉＰｔ）からなる金属膜１１４を堆積する。その後、所定の熱処理を施すことにより、ｎ型半導体領域１００においては、金属膜１１４により、ゲート電極１０２の上部に金属シリサイド層１１５を形成すると共に、シリコン層１１３を金属シリサイド層１１５とする。また、ｐ型半導体領域２００においては、金属膜１１４により、ゲート電極２０２の上部に金属シリサイド層１１５を形成すると共に、ｎ型のソースドレイン電極２５０の上部に金属シリサイド層１１５を形成する。その後、未反応の金属膜１１４を酸性溶液等によって除去する。
【００８４】
これにより、図８（ｄ）に示すように、ｎ型半導体領域１００におけるゲート電極１０２の両側方の領域には、格子緩和を生じていないシリコンゲルマニウム層１１１、カーボンドープドシリコンゲルマニウム層１１２及び金属シリサイド層１１５からなるｐ型のソースドレイン電極１５０が形成される。
【００８５】
以上説明したように、第２の実施形態においては、ＰＭＩＳトランジスタ１０及びＮＭＩＳトランジスタ２０からなるＣＭＯＳ型半導体装置を形成することができる。その上、ＰＭＩＳトランジスタ１０のチャネル領域の両端部に形成されるｐ型のソースドレイン電極１５０として、ゲルマニウム濃度が３０％であって、高い圧縮応力を印加可能なシリコンゲルマニウム層１１１を格子緩和を生じさせることなく形成することができる。同時に、ソースドレイン電極１５０の上部に、厚さが１０ｎｍ以上のシリコン層１１３を形成できるため、該シリコン層１１３から低抵抗な金属シリサイド層１１５を確実に形成できる。従って、ｐ型のソースドレイン電極１５０を低抵抗としたまま、ＰＭＩＳトランジスタ１０のチャネル領域により有効な高い圧縮応力を印加することができる。
【産業上の利用可能性】
【００８６】
本発明に係る半導体装置及びその製造方法は、ＰＭＩＳトランジスタにおけるソースドレイン電極に相対的にゲルマニウム濃度が高いシリコンゲルマニウム層を用いても、該シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部に金属シリサイド層を形成することができ、ソースドレイン電極にシリコンゲルマニウムからなるエピタキシャル膜を含むＰＭＩＳトランジスタ等に有用である。
【符号の説明】
【００８７】
１０ ＰＭＩＳトランジスタ
２０ ＮＭＩＳトランジスタ
１００ ｎ型半導体領域
１００ａ リセス部
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ 保護膜
１０４ オフセットサイドウォール
１０５ エクステンション領域
１０６ 第１のサイドウォール
１０７ 第２のサイドウォール
１０８ ＳｉＯ膜
１０８Ａ ハードマスク
１０８Ｂ ハードマスク
１０９ 第２のレジストパターン
１０９Ａ 第４のレジストパターン
１１１ シリコンゲルマニウム層
１１２ カーボンドープドシリコンゲルマニウム層
１１３ シリコン層
１１４ 金属膜
１１５ 金属シリサイド層
１１６ ライナ膜
１１７ 素子分離領域
１１８ 第５のレジストパターン
１５０ ソースドレイン電極
２００ ｐ型半導体領域
２０２ ゲート電極
２０５ エクステンション領域
２５０ ソースドレイン電極
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にソースドレイン電極にシリコンゲルマニウム（ＳｉＧｅ）からなるエピタキシャル膜を含むＰＭＩＳ（P-type Metal Insulator Semiconductor）トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置における大容量化は著しく、ＭＩＳトランジスタ、とりわけＭＯＳ(Metal Oxide Semiconductor）トランジスタの微細化の進展は、ゲート電極の幅（ゲート長）が４０ｎｍ以下になろうとしている。また、トランジスタの動作の高速化に対応して、トランジスタのチャネル領域にストレスを印加することにより、該トランジスタの駆動力を上げる歪み技術も既に実用化されている。
【０００３】
トランジスタのチャネル領域に歪みを導入することにより、チャネル領域のバンド構造が変化する。その結果、チャネル領域のキャリアの有効質量が変化して、バンド占有率の変化等が起こり、チャネル領域のキャリアの移動度が変化する。チャネル領域に歪みを導入するには、チャネル領域にストレスを印加する必要がある。チャネル領域に印加するストレスの方向は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとでは異なっており、ＮＭＯＳトランジスタにおいては引張り応力を印加する必要があり、ＰＭＯＳトランジスタにおいては圧縮応力を印加する必要があることが知られている。
【０００４】
このうち、ＰＭＯＳトランジスタのチャネル領域におけるキャリアの移動度を劇的に向上させる歪み技術として、ＰＭＯＳトランジスタのソースドレイン領域に、シリコン（Ｓｉ）よりも格子定数が大きいシリコンゲルマニウム（ＳｉＧｅ）膜をエピタキシャル成長により成膜する方法が提案されている（例えば、非特許文献１を参照。）。シリコンよりも大きい格子定数を持つシリコンゲルマニウム膜をチャネル領域の両端に位置するソースドレイン領域にエピタキシャル成長させることにより、チャネル領域に横方向から格子定数の差に起因する圧縮応力を印加することができる。ここで、チャネル領域に印加される圧縮応力は、シリコンゲルマニウムに含まれるゲルマニウム濃度が高いほど大きくなる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. Ghani et. al., IEDM Tech. Dig., pp.978-980, 2003
【非特許文献２】Y. S. Kim et. al., IEDM Tech. Dig., pp.871-874, 2006
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述したように、ＰＭＯＳトランジスタのチャネル領域におけるキャリアの移動度を向上させるには、チャネル領域に印加するストレスを高くする必要があり、そのためには、シリコンゲルマニウムに含まれるゲルマニウム濃度は高いほど好ましい。
【０００７】
しかしながら、ＰＭＯＳトランジスタのソースドレイン領域に、シリコンゲルマニウム層をエピタキシャル成長させるだけでは、以下のような問題が生じる。
【０００８】
第１に、シリコンゲルマニウムは、アンモニア水と過酸化水素水とを含む洗浄液に溶解するという問題である。この洗浄液は、半導体装置の各製造工程においてパーティクルの除去等に必ず使用されるため大きな問題となる。
【０００９】
第２に、形成されたシリコンゲルマニウム層には、通常の低抵抗の金属シリサイド電極が形成できないという問題である。すなわち、シリコンゲルマニウム層の上に金属膜を成膜して金属シリサイド層を形成すると、形成した金属シリサイド層のシート抵抗が上昇してしまう。金属シリサイド層のシート抵抗が上昇すると、トランジスタの駆動電流の向上を図る上で大きな阻害要因となる。
【００１０】
これらの問題を解決する方法として、例えば非特許文献２に記載されているように、シリコンゲルマニウム層の上にシリコン層をエピタキシャル成長させるという方法がある。シリコンゲルマニウム層の上にシリコン層を選択的にエピタキシャル成長させるには、温度が７００℃以上の水素雰囲気で成膜する必要がある。
【００１１】
しかしながら、７００℃以上の水素雰囲気では、ゲルマニウム濃度が２５ａｔｍ％（原子％）以上のシリコンゲルマニウム層は、原子のマイグレーションが起こり、格子緩和が発生してしまう。シリコンゲルマニウム層に格子緩和が発生すると、チャネル領域に圧縮応力を有効に印加することができなくなるという問題が生じる。
【００１２】
本発明は、前記従来の問題を解決し、ＰＭＩＳトランジスタにおけるソースドレイン電極に相対的にゲルマニウム濃度が高いシリコンゲルマニウム層を用いても、該シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置を、ソースドレイン電極を形成するシリコンゲルマニウム層とシリコン層又は金属シリサイド層との間に、該シリコンゲルマニウム層よりもゲルマニウム濃度が低く且つ炭素又は窒素を含む炭素又は窒素含有シリコンゲルマニウム層を形成する構成とする。
【００１４】
具体的に、本発明に係る半導体装置は、ｎ型半導体領域と、ｎ型半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、ｎ型半導体領域における第１のゲート電極の両側方の領域に形成されたｐ型ソースドレイン電極とを備え、ｐ型ソースドレイン電極は、ｎ型半導体領域に設けられた各凹部に、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層と、シリコンゲルマニウム層の上に形成され、炭素又は窒素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層と、炭素又は窒素含有シリコンゲルマニウム層の上に形成された金属シリサイド層とから構成され、シリコンゲルマニウム層は格子緩和をしていないことを特徴とする。
【００１５】
本発明の半導体装置によると、ｐ型ソースドレイン電極は、シリコンゲルマニウム層の上に形成され、炭素又は窒素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層を有している。このため、炭素又は窒素含有シリコンゲルマニウム層の上に金属シリサイド層を形成するためのシリコン層を形成する際の温度が７００℃以上の水素雰囲気におかれても、炭素又は窒素含有シリコンゲルマニウム層はそのゲルマニウム濃度が低いため、表面歪みエネルギーが小さくなる。その上、原子半径が小さい炭素又は窒素を添加していることから、表面での歪みエネルギーがより小さくなるので、その下のシリコンゲルマニウム層に生じる原子のマイグレーションを抑制することができる。これにより、シリコンゲルマニウム層に格子緩和を生じさせることなく、炭素又は窒素含有シリコンゲルマニウム層の上に、金属シリサイド形成用のシリコン層を成長させることができる。
【００１６】
本発明の半導体装置において、シリコンゲルマニウム層のゲルマニウム濃度は、２５ａｔｍ％以上であることが好ましい。このようにすると、ｎ型半導体領域における第１のゲート電極の下側に形成されるチャネル領域により有効な高い圧縮応力を印加することができる。
【００１７】
本発明の半導体装置において、炭素又は窒素含有シリコンゲルマニウム層における炭素濃度又は窒素濃度は、３ａｔｍ％以下であることが好ましい。このようにすると、シリコンゲルマニウム層に生じる原子のマイグレーションをより確実に抑制することができる。
【００１８】
本発明の半導体装置は、炭素又は窒素含有シリコンゲルマニウム層と金属シリサイド層との間に形成されたシリコン層をさらに備えていてもよい。
【００１９】
また、本発明の半導体装置は、ｐ型半導体領域と、ｐ型半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、ｐ型半導体領域における第２のゲート電極の両側方の領域に形成されたｎ型ソースドレイン電極とをさらに備えていてもよい。このようにすると、本発明を有するＰＭＩＳトランジスタを有するＣＭＯＳ（Complementary MOS）型半導体装置を実現することができる。
【００２０】
本発明に係る半導体装置の製造方法は、ｎ型半導体領域の上に第１のゲート絶縁膜を介在させた第１のゲート電極を選択的に形成する工程（ａ）と、ｎ型半導体領域における第１のゲート電極の両側方の領域に対して選択的にエッチングを行うことにより、チャネル領域の深さ以上の凹部をそれぞれ形成する工程（ｂ）と、エピタキシャル成長法により、各凹部にその底部から少なくともチャネル領域の深さにまで、ｐ型のシリコンゲルマニウム層を選択的に形成する工程（ｃ）と、エピタキシャル成長法により、シリコンゲルマニウム層の上に、炭素又は窒素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層とを選択的に形成する工程（ｄ）と、エピタキシャル成長法により、炭素又は窒素含有シリコンゲルマニウム層の上に、シリコン層を選択的に形成する工程（ｅ）と、シリコン層の上に金属膜を形成した後、形成した金属膜とシリコン層とから金属シリサイド層を形成する工程（ｆ）とを備え、シリコンゲルマニウム層、炭素又は窒素含有シリコンゲルマニウム層及び金属シリサイド層からｐ型ソースドレイン電極をそれぞれ形成することを特徴とする。
【００２１】
本発明の半導体装置の製造方法によると、シリコンゲルマニウム層の上に、炭素又は窒素とシリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層を選択的に形成する工程を備えている。このため、炭素又は窒素含有シリコンゲルマニウム層の上にシリコン層を形成する際の温度が７００℃以上の水素雰囲気におかれても、炭素又は窒素含有シリコンゲルマニウム層のゲルマニウム濃度が低いこと及びマイグレーションを起こしにくい炭素又は窒素を添加していることから、その下のシリコンゲルマニウム層に生じる原子のマイグレーションを抑制することができる。これにより、シリコンゲルマニウム層に格子緩和を生じさせることなく、炭素又は窒素含有シリコンゲルマニウム層の上に、金属シリサイド形成用のシリコン層を成長させることができる。
【００２２】
本発明の半導体装置の製造方法において、工程（ｃ）におけるシリコンゲルマニウム層、及び工程（ｄ）における炭素又は窒素含有シリコンゲルマニウム層の成長温度は、それぞれ６５０℃以下であることが好ましい。このようにすると、各シリコンゲルマニウム層を確実にエピタキシャル成長することができる。
【００２３】
本発明の半導体装置の製造方法において、工程（ｅ）において、シリコン層は、温度が７００℃以上の水素雰囲気で成長させることが好ましい。このようにすると、シリコン層を確実にエピタキシャル成長することができる。
【００２４】
本発明の半導体装置の製造方法において、シリコンゲルマニウム層のゲルマニウム濃度は、２５ａｔｍ％以上であることが好ましい。このようにすると、ｎ型半導体領域における第１のゲート電極の下側に形成されるチャネル領域により有効な高い圧縮応力を印加することができる。
【００２５】
本発明の半導体装置の製造方法において、炭素又は窒素含有シリコンゲルマニウム層における炭素濃度又は窒素濃度は、３ａｔｍ％以下であることが好ましい。このようにすると、シリコンゲルマニウム層に生じる原子のマイグレーションをより確実に抑制することができる。
【００２６】
本発明の半導体装置の製造方法は、工程（ｆ）よりも後に、圧縮応力を持つ絶縁膜をｎ型半導体領域の上に、第１のゲート電極及びｐ型ソースドレイン電極を覆うように形成する工程（ｇ）をさらに備えていてもよい。
【００２７】
本発明の半導体装置の製造方法において、工程（ａ）は、ｐ型半導体領域の上に第２のゲート絶縁膜を介在させた第２のゲート電極を選択的に形成する工程を含み、工程（ｅ）と工程（ｆ）との間に、ｐ型半導体領域における第２のゲート電極の両側方の領域に、ｎ型不純物イオンを選択的にイオン注入することにより、ｎ型ソースドレイン電極をそれぞれ形成する工程（ｈ）をさらに備え、工程（ｆ）は、金属膜をｎ型ソースドレイン電極の上にも形成し、形成した金属膜により、ｎ型ソースドレイン電極の上部に金属シリサイド層を形成する工程を含んでいてもよい。このようにすると、本発明を有するＰＭＩＳトランジスタを有するＣＭＯＳ型半導体装置を実現することができる。
【発明の効果】
【００２８】
本発明に係る半導体装置及びその製造方法によると、ＰＭＩＳトランジスタにおけるソースドレイン電極に相対的にゲルマニウム濃度が高いシリコンゲルマニウム層を用いても、該シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部にシリコン層又は金属シリサイド層を形成することができる。その結果、ＰＭＩＳトランジスタの駆動電流を向上することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】（ａ）〜（ｉ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）は本発明の第１の実施形態に係る半導体装置におけるソースドレイン電極を構成するシリコンゲルマニウム層のＸ線回折（ＸＲＤ）結果を従来例と共に示したグラフである。（ｂ）は本発明の第１の実施形態に係る半導体装置におけるトランジスタ駆動電流の、シリコンゲルマニウム層のゲルニウム濃度依存性を従来例と共に示したグラフである。
【図４】本発明の第１の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の要部を示す工程順の構成断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図７】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【発明を実施するための形態】
【００３０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３１】
図１は本発明の第１の実施形態に係るＰＭＩＳトランジスタからなる半導体装置の断面構成を示している。図１に示すように、第１の実施形態に係る半導体装置は、例えばｎ型シリコン（Ｓｉ）からなるｎ型のウエル等であるｎ型半導体領域１００の上に、二酸化シリコン（ＳｉＯ２）等からなるゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成され、導電性を持つポリシリコンからなるゲート電極１０２とを有している。ゲート電極１０２におけるゲート長方向側の両側面上には、二酸化シリコンからなるオフセットサイドウォール１０４が形成されている。オフセットサイドウォール１０４の外側の面上には、二酸化シリコンからなる断面Ｌ字状の第１のサイドウォール１０６が形成され、その外側には、窒化シリコン（ＳｉＮ）からなる第２のサイドウォール１０７が形成されている。
【００３２】
ｎ型半導体領域１００の上部であって、各オフセットサイドウォール１０４及び各第１のサイドウォール１０６の下側の領域には、ｐ型不純物である、例えばボロン（Ｂ）イオンがイオン注入されてなるエクステンション領域１０５がそれぞれ形成されている。なお、オフセットサイドウォール１０４は必ずしも設ける必要はない。また、ゲート電極１０２の第１のサイドウォール１０６及び第２のサイドウォール１０７は、必ずしも２層構造とする必要はない。
【００３３】
ｎ型半導体領域１００における第１のサイドウォール１０６及び第２のサイドウォール１０７の外側の領域には、ｎ型半導体領域１００を彫り込んでなるリセス部（凹部）１００ａがそれぞれ形成されている。各リセス部１００ａには、ゲルマニウム（Ｇｅ）の濃度が３０ａｔｍ％（原子％）で、ボロンの濃度が１×１０２０／ｃｍ３程度のシリコンゲルマニウム(ＳｉＧｅ）層１１１がエピタキシャル成長により形成されている。
【００３４】
シリコンゲルマニウム層１１１の上には、例えば、濃度が０％よりも大きく且つ３ａｔｍ％以下の炭素（Ｃ）と、濃度がシリコンゲルマニウム層１１１のゲルマニウム濃度よりも低いゲルマニウムとを含むｐ型のカーボンドープドシリコンゲルマニウム(Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層１１２が、エピタキシャル成長により形成されている。ここで、カーボンドープドシリコンゲルマニウム層１１２の厚さは２０ｎｍ以下とする。なお、カーボンドープドシリコンゲルマニウム層１１２は、炭素（Ｃ）に代えて窒素（Ｎ）をドープしてもよい。また、カーボンドープドシリコンゲルマニウム層１１２の有効な膜厚の下限値は、約３ｎｍである。
【００３５】
カーボンドープドシリコンゲルマニウム層１１２の上側とゲート電極１０２の上部とには、例えば、ニッケル白金（ＮｉＰｔ）からなる金属による金属シリサイド層１１５が形成されている。
【００３６】
以上のように、第１の実施形態に係るｐ型半導体装置は、シリコンゲルマニウム層１１１とカーボンドープドシリコンゲルマニウム層１１２とその上の金属シリサイド層１１５とからｐ型のソースドレイン電極１５０が構成されている。
【００３７】
このように、第１の実施形態に係るｐ型半導体装置、すなわちＰＭＩＳトランジスタは、ソースドレイン電極１５０において、ｐ型のシリコンゲルマニウム層１１１と金属シリサイド層１１５との間に、ｐ型のカーボンドープドシリコンゲルマニウム層１１２を設けている。このため、金属シリサイド層１１５を形成するためのシリコン層を、カーボンドープドシリコンゲルマニウム層１１２の上に、温度が７００℃以上の水素雰囲気で形成したとしても、ｎ型半導体領域１００におけるゲート電極１０２の下側部分に生成されるチャネル領域に圧縮応力を印加するシリコンゲルマニウム層１１１に格子緩和を生じることがない。従って、ソースドレイン電極１５０を構成するシリコンゲルマニウム層１１１は、ｎ型半導体領域１００におけるゲート電極１０２の下側に生成されるチャネル領域に対してゲート長方向からの圧縮応力を確実に印加することができる。
【００３８】
なお、第１の実施形態において、ゲート絶縁膜１０１には、二酸化シリコンに代えて、酸化ハフニウムシリコン等の高誘電体材料を用いてもよい。また、ゲート電極１０２は、ポリシリコン層の上に窒化チタン（ＴｉＮ）等の金属層を積層する構成としてもよい。
【００３９】
また、本実施形態においては、カーボンドープドシリコンゲルマニウム層１１２におけるカーボン（Ｃ）に代えて、窒素（Ｎ）を用いることができる。
【００４０】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４１】
図２（ａ）〜図２（ｉ）は本発明の第１の実施形態に係るＰＭＩＳトランジスタの製造方法の工程順の断面構成を示している。
【００４２】
まず、図２（ａ）に示すように、熱酸化法等により、ｎ型シリコンからなるｎ型半導体領域１００の主面上にゲート絶縁膜１０１を形成する。続いて、化学気相堆積（ＣＶＤ）法により、ゲート絶縁膜１０１の上に、導電性を有するポリシリコン膜と第１のＳｉＯ２膜とを順次堆積する。その後、リソグラフィ法及びエッチング法により、第１のＳｉＯ２膜の上に形成した第１のレジストパターン（図示せず）をマスクとして、第１のＳｉＯ２膜から保護膜１０３を形成し、ポリシリコン膜からゲート電極１０２を形成し、さらにゲート絶縁膜１０１をパターニングする。続いて、第１のレジストパターンを除去した後、ＣＶＤ法により、保護膜１０３の上面及びゲート電極１０２の側面を含め、ｎ型半導体領域１００の上に第２のＳｉＯ２膜を堆積する。続いて、堆積した第２のＳｉＯ２膜に対してエッチバックを行って、少なくともゲート絶縁膜１０１の両端面並びにゲート電極１０２及び保護膜１０３の両側面に、第２のＳｉＯ２膜からオフセットサイドウォール１０４を形成する。続いて、保護膜１０３及びオフセットサイドウォール１０４をマスクとして、ｎ型半導体領域１００にｐ型不純物である、例えばボロンイオンをイオン注入することにより、ｎ型半導体領域１００におけるオフセットサイドウォール１０４の外側の領域に、ｐ型のエクステンション領域１０５を形成する。
【００４３】
次に、図２（ｂ）に示すように、ＣＶＤ法により、保護膜１０３の上面及びオフセットサイドウォール１０４の外側の面を含め、ｎ型半導体領域１００の上に第３のＳｉＯ２膜とＳｉＮ膜とを順次堆積する。その後、堆積したＳｉＮ膜及び第３のＳｉＯ２膜に対してエッチバックを行うことにより、第３のＳｉＯ２膜から、オフセットサイドウォール１０４の外側の面上及びｎ型半導体領域１００の主面にまたがる断面Ｌ字状の第１のサイドウォール１０６と、ＳｉＮ膜から、第１のサイドウォール１０６の外側の面上に第２のサイドウォール１０７とを形成する。
【００４４】
次に、図２（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ２と比べて膜密度が低く、且つ、５００℃程度と比較的に低い温度で成膜できるＳｉＯ膜１０８を、ｎ型半導体領域１００の上に第２のサイドウォール１０７、第１のサイドウォール１０６、オフセットサイドウォール１０４及び保護膜１０３を覆うように形成する。
【００４５】
次に、図２（ｄ）に示すように、リソグラフィ法により、ＳｉＯ膜１０８の上に、ソースドレイン形成領域を開口する開口パターンを有する第２のレジストパターン１０９を形成する。続いて、形成した第２のレジストパターン１０９をマスクとしてＳｉＯ膜１０８を選択的にエッチングすることにより、該ＳｉＯ膜１０８からｎ型半導体領域１００のソースドレイン形成領域を露出するハードマスク１０８Ａを形成する。
【００４６】
次に、図２（ｅ）に示すように、第２のレジストパターン１０９を除去した後、ハードマスク１０８Ａ、並びに第２のサイドウォール１０７、第１のサイドウォール１０６、オフセットサイドウォール１０４及び保護膜１０３をマスクとして、ｎ型半導体領域１００をエッチングすることにより、ｎ型半導体領域１００のソースドレイン形成領域に深さが、ＰＭＩＳトランジスタのチャネル領域以上となる、例えば６０ｎｍの深さを持つリセス部１００ａを形成する。リセス部１００ａを形成する際のエッチングには、ドライエッチング又はウエットエッチングを用いることができ、さらには、ドライエッチングとウエットエッチングとの双方を用いることができる。
【００４７】
次に、図２（ｆ）に示すように、成長温度が６５０℃以下の水素雰囲気を用いたＣＶＤ法により、ハードマスク１０８Ａ、第２のサイドウォール１０７及び保護膜１０３等をマスクとして、各リセス部１００ａの底面から、結晶面の面方位が（１１１）面で且つゲルマニウム濃度が２５％以上のｐ型のシリコンゲルマニウム（Ｓｉ１−ｚＧｅｚ）層１１１を少なくともチャネル領域に達するまで、より好ましくはチャネル領域を超える領域にまでエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を６５０℃の水素雰囲気とし、Ｓｉ源には流量が３０ｍｌ／ｍｉｎ（０℃、１気圧、以下同じ。）のジクロロシラン（ＤＣＳ）を用い、Ｇｅ源には流量が２４ｍｌ／ｍｉｎのモノゲラン（ＧｅＨ４）を用いている。さらに、流量が６５ｍｌ／ｍｉｎの塩化水素（ＨＣｌ）と、ｐ型不純物源として流量が１６０ｍｌ／ｍｉｎのジボラン（Ｂ２Ｈ６）とを用いている。これにより、シリコンゲルマニウム層１１１は、ゲルマニウム濃度が３０％で、ボロン濃度が１×１０２０／ｃｍ３となり、且つ格子緩和を生じない。なお、図２（ｆ）においては、シリコンゲルマニウム層１１１は、その上面がｎ型半導体領域１００の主面と同程度となるように形成したが、シリコンゲルマニウム層１１１の上面は、ｎ型半導体領域１００の主面よりも高くなってもよい。
【００４８】
続いて、連続したＣＶＤ法により、シリコンゲルマニウム層１１１の上に、濃度が３ａｔｍ％以下の炭素と、濃度がシリコンゲルマニウム層１１１のゲルマニウム濃度よりも低いゲルマニウム（例えば２０ａｔｍ％）とを含むｐ型のカーボンドープドシリコンゲルマニウム(Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層１１２をエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を６５０℃の水素雰囲気とし、Ｓｉ源には流量が３０ｍｌ／ｍｉｎのジクロロシラン（ＤＣＳ）を用い、Ｇｅ源には流量が２４ｍｌ／ｍｉｎのモノゲラン（ＧｅＨ４）を用い、Ｃ源には流量が２０ｍｌ／ｍｉｎのモノメチルシラン（ＭＭＳ）を用いている。さらに、流量が６５ｍｌ／ｍｉｎの塩化水素（ＨＣｌ）と、ｐ型不純物源として流量が１６０ｍｌ／ｍｉｎのジボラン（Ｂ２Ｈ６）とを用いている。なお、炭素（Ｃ）に代えて窒素（Ｎ）を添加する場合には、Ｎ源にはアンモニア（ＮＨ３）を用いることができる。なお、シリコンゲルマニウム層１１１及びカーボンドープドシリコンゲルマニウム層１１２の成長温度を６５０℃以下としている。これにより、Ｇｅ及びＢの外方拡散等が抑制されて、良好なエピタキシャル層を得ることができる。
【００４９】
続いて、成長温度が７００℃以上の水素雰囲気による、連続したＣＶＤ法より、カーボンドープドシリコンゲルマニウム層１１２の上に、厚さが１０ｎｍ以上のシリコン層１１３をエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を７２５℃の水素雰囲気とし、Ｓｉ源には流量が２０ｍｌ／ｍｉｎのジクロロシラン（ＤＣＳ）を用い、流量が１７ｍｌ／ｍｉｎの塩化水素（ＨＣｌ）を用いている。このように、本実施形態においては、シリコンゲルマニウム層１１１の上にカーボンドープドシリコンゲルマニウム層１１２を形成しているため、温度が７２５℃の水素雰囲気でシリコン層１１３を形成しても、その下に形成されたシリコンゲルマニウム層１１１に格子緩和が発生することはない。なお、このシリコン層１１３は、後工程において金属シリサイド層１１５を形成するために設けているが、金属シリサイド層１１５を形成するだけでなく、製造プロセス中において、カーボンドープドシリコンゲルマニウム層１１２を洗浄液から保護する保護膜として機能し、さらには、カーボンドープドシリコンゲルマニウム層１１２から、ドープされている炭素及びボロンの外方拡散層を防止するキャップ層としても機能する。
【００５０】
次に、図２（ｇ）に示すように、ハードマスク１０８Ａを除去する。このとき、ゲート電極１０２の上の保護膜１０３も同時に除去される。
【００５１】
次に、図２（ｈ）に示すように、スパッタ法又は真空蒸着法等により、少なくともシリコン層１１３及びゲート電極１０２の上面を覆うように、ｎ型半導体領域１００の上に厚さが１０ｎｍのニッケル白金（ＮｉＰｔ）からなる金属膜１１４を堆積する。その後、所定の熱処理を施すことにより、金属膜１１４により、ゲート電極１０２の上部に金属シリサイド層１１５を形成すると共に、シリコン層１１３を金属シリサイド層１１５とする。その後、未反応の金属膜１１４を酸性溶液等によって除去する。
【００５２】
これにより、図２（ｉ）に示すように、ｎ型半導体領域１００におけるゲート電極１０２の両側方の領域には、格子緩和を生じていないシリコンゲルマニウム層１１１、カーボンドープドシリコンゲルマニウム層１１２及び金属シリサイド層１１５からなるｐ型のソースドレイン電極１５０が形成される。
【００５３】
このように、第１の実施形態においては、シリコンゲルマニウム層１１１の上に、例えば、濃度が３ａｔｍ％以下の炭素と、濃度がシリコンゲルマニウム層１１１のゲルマニウム濃度よりも低いゲルマニウムとを含むカーボンドープドシリコンゲルマニウム層１１２を成膜する。これにより、温度が７００℃以上の水素雰囲気にさらされても、カーボンドープドシリコンゲルマニウム層１１２の下に形成されたシリコンゲルマニウム層１１１に生じる原子のマイグレーションを抑制することができる。すなわち、ＰＭＩＳトランジスタにおけるチャネル領域の両端部に高い圧縮応力を印加可能な、ゲルマニウムの濃度が２５％以上であるシリコンゲルマニウム層１１１に格子緩和を生じさせることなく、且つその上部に厚さが１０ｎｍ以上のシリコン層１１３を形成することができる。このため、ソースドレイン電極１５０に金属シリサイド層１１５を確実に形成できるので、低抵抗のまま、チャネル領域により有効な高い圧縮応力を印加することができる。
【００５４】
以下、図３（ａ）に本発明に係るシリコンゲルマニウム層と、従来のシリコンゲルマニウム層のＸ線回折（ＸＲＤ）の測定結果を示す。いずれのシリコンゲルマニウム層もゲルマニウム濃度を３０％としている。図３（ａ）に示すように、カーボンドープドシリコンゲルマニウム層を有する本発明は、ロッキングカーブにフリンジが見られることから、本発明のシリコンゲルマニウム層には格子緩和が生じていないことが分かる。これに対し、従来例のロッキングカーブにはフリンジが見られないことから、カーボンドープドシリコンゲルマニウム層を有さない従来のシリコンゲルマニウム層には格子緩和が生じていることが分かる。
【００５５】
第１の実施形態によると、チャネル領域の両側のソースドレイン電極１５０に、ゲルマニウム濃度が２５ａｔｍ％以上のシリコンゲルマニウム層１１１を格子緩和を発生させることなく形成してチャネル部へストレスを有効に印加することができる。その上、カーボンドープドシリコンゲルマニウム層１１２の上には、シリコン層１１３をシリコンゲルマニウム層１１１に影響を与えることなく成膜できる。従って、金属シリサイド層１１５を形成する工程において、アンモニア水と過酸化水素水とを含む洗浄液を通常通り使用することができる。その結果、パーティクルをも効果的に除去でき、且つ金属シリサイド層１１５のシート抵抗も高抵抗化させることなく形成することができる。
【００５６】
これらの効果により、ＰＭＩＳトランジスタのソースドレイン電極１５０として、ゲルマニウム濃度が２５％以上で且つ格子緩和を生じさせないシリコンゲルマニウム層１１１を形成できる。このため、ＰＭＩＳトランジスタのチャネル領域にはより高い圧縮応力を確実に印加することができるので、該ＰＭＩＳトランジスタの駆動電流を向上することができる。
【００５７】
図３（ｂ）に、格子緩和が発生しない本発明のトランジスタの駆動電流と、格子緩和が発生する従来のトランジスタの駆動電流とを示す。図３（ｂ）から、本発明は、格子緩和を発生させることなく、且つ２５ａｔｍ％以上の高濃度のゲルマニウム濃度を持つシリコンゲルマニウム層１１１を持つＰＭＩＳトランジスタを形成でき、該ＰＭＩＳトランジスタの駆動電流を効果的に向上させることができることが分かる。
【００５８】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係るＰＭＩＳトランジスタについて図４を参照しながら説明する。図４において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５９】
図４に示すように、第１変形例に係るＰＭＩＳトランジスタは、ソースドレイン電極１５０において、ｐ型のシリコンゲルマニウム層１１１とｐ型のカーボンドープドシリコンゲルマニウム層１１２との間に、厚さが１０ｎｍ程度のシリコン層１１３が形成されている。ここで、本変形例に係るシリコン層１１３はその導電型がｐ型であってもよい。
【００６０】
また、シリコン層１１３を形成するには、第１の実施形態の図２（ｆ）に示す工程において、形成されるシリコン層１１３の厚さを１０ｎｍよりも厚くすればよい。
【００６１】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係るＰＭＩＳトランジスタについて図５（ａ）及び図５（ｂ）を参照しながら説明する。図５（ａ）及び図５（ｂ）において、図２と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６２】
第２変形例に係るＰＭＩＳトランジスタは、ゲート電極１０２の下側に生成されるチャネル領域に圧縮応力を印加するシリコンゲルマニウム層１１１に加え、ｎ型半導体領域１００の主面上にゲート電極１０２を覆うように、圧縮応力を持つライナ膜を設ける構成とする。
【００６３】
具体的には、例えば図２（ｉ）の工程で示したように、ゲート電極１０２及びソースドレイン電極１５０の上部にそれぞれ金属シリサイド層１１５を形成し、その後、図５（ａ）に示すように、熱燐酸により、窒化シリコンからなる第２のサイドウオール１０７を選択的に除去する。
【００６４】
次に、図５（ｂ）に示すように、ＣＶＤ法により、ｎ型半導体領域１００の上に、各ソースドレイン電極１５０、第１のサイドウォール１０６、オフセットサイドウォール１０４及びゲート電極１０２上の金属シリサイド層１１５を覆うように、膜厚が４０ｎｍ以上で且つ−３ＧＰａ以上の圧縮応力を持つ窒化シリコン（ＳｉＮ）からなるライナ膜１１６を形成する。このライナ膜１１６により、ＰＭＩＳトランジスタのチャネル領域に印加される圧縮応力を増大することができる。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６６】
図６は本発明の第２の実施形態に係るＣＭＯＳ型半導体装置の断面構成を示している。図６に示すように、第２の実施形態に係る半導体装置は、１つの半導体基板に素子分離領域１１７を挟んで形成されたＰＭＩＳトランジスタ１０とＮＭＩＳトランジスタ２０とを有している。ここで、ＰＭＩＳトランジスタ１０は、第１の実施形態と同等の構成、すなわちｎ型半導体領域１００のリセス部１００ａにエピタキシャル成長してなり、チャネル領域に圧縮応力を印加可能なｐ型のシリコンゲルマニウム層１１１、ｐ型のカーボンドープドシリコンゲルマニウム層１１２及び金属シリサイド層１１５からなるｐ型のソースドレイン電極１５０を有している。
【００６７】
一方、ＮＭＩＳトランジスタ２０は、ｐ型シリコンからなるｐ型のウエル等であるｐ型半導体領域２００の上に、二酸化シリコンからなるゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成され、導電性を持つポリシリコンからなるゲート電極２０２とを有している。ゲート電極２０２におけるゲート長方向側の両側面上には、二酸化シリコンからなるオフセットサイドウォール１０４が形成されている。オフセットサイドウォール１０４の外側の面上には、二酸化シリコンからなる断面Ｌ字状の第１のサイドウォール１０６と、その外側には、窒化シリコン（ＳｉＮ）からなる第２のサイドウォール１０７とが形成されている。
【００６８】
ｐ型半導体領域２００の上部であって、各オフセットサイドウォール１０４及び各第１のサイドウォール１０６の下側の領域には、ｎ型不純物である、例えばリン（Ｐ）イオン又はヒ素（Ａｓ）イオンがイオン注入されてなるエクステンション領域２０５がそれぞれ形成されている。また、ｐ型半導体領域２００における第１のサイドウォール１０６及び第２のサイドウォール１０７の外側の領域には、ｎ型不純物が注入されてなるｎ型のソースドレイン電極２５０が形成されている。
【００６９】
このように、第２の実施形態によると、ＣＭＯＳ型半導体装置であっても、ＮＭＩＳトランジスタ２０のソースドレイン電極２５０は、ｐ型半導体領域２００にｎ型不純物がイオン注入された拡散層により構成されている。従って、ＮＭＩＳトランジスタ２０には、そのチャネル領域に圧縮応力が印加されることはなく、ＰＭＩＳトランジスタ１０のチャネル領域にのみ、選択的に圧縮応力が印加される。
【００７０】
なお、本実施形態においても、ゲート絶縁膜１０１に、酸化ハフニウムシリコン等の高誘電体材料を用いてもよい。また、各ゲート電極１０２、２０２は、ポリシリコン層の上に窒化チタン等の金属層を積層する構成としてもよい。
【００７１】
また、カーボンドープドシリコンゲルマニウム層１１２におけるカーボン（Ｃ）に代えて、窒素（Ｎ）を用いることができる。
【００７２】
以下、前記のようなＣＭＯＳ型半導体装置の製造方法について図面を参照しながら説明する。
【００７３】
図７（ａ）〜図７（ｅ）及び図８（ａ）〜図８（ｄ）は本発明の第２の実施形態に係るＣＭＯＳ型半導体装置の製造方法の工程順の断面構成を示している。
【００７４】
まず、図７（ａ）に示すように、シリコンからなる半導体基板（図示せず）の上部に、公知の方法によりシャロートレンチからなる素子分離領域１１７を選択的に形成する。続いて、半導体基板の上部に素子分離領域１１７に区画されたｎ型半導体領域１００及びｐ型半導体領域２００をイオン注入法等により形成する。その後、熱酸化法等により、ｎ型半導体領域１００及びｐ型半導体領域２００の主面上にゲート絶縁膜１０１を形成する。続いて、ＣＶＤ法により、ゲート絶縁膜１０１の上に、導電性を有するポリシリコン膜と第１のＳｉＯ２膜とを順次堆積する。その後、リソグラフィ法及びエッチング法により、第１のＳｉＯ２膜の上に形成した第１のレジストパターン（図示せず）をマスクとして、第１のＳｉＯ２膜から保護膜１０３を形成し、ポリシリコン膜からゲート電極１０２、２０２をそれぞれ形成し、さらにゲート絶縁膜１０１をそれぞれパターニングする。ここで、各ゲート電極１０２、２０２を構成するポリシリコンの導電性は、ＰＭＩＳトランジスタ１０のゲート電極１０２をｐ型とし、ＮＭＩＳトランジスタ２０のゲート電極２０２をｎ型としてもよい。続いて、第１のレジストパターンを除去した後、ＣＶＤ法により、各保護膜１０３の上面及び各ゲート電極１０２、２０２の側面を含め、ｎ型半導体領域１００及びｐ型半導体領域２００の上に第２のＳｉＯ２膜を堆積する。続いて、堆積した第２のＳｉＯ２膜に対してエッチバックを行って、少なくとも各ゲート絶縁膜１０１の両端面、並びに各ゲート電極１０２、２０２及び各保護膜１０３の両側面に、第２のＳｉＯ２膜からオフセットサイドウォール１０４をそれぞれ形成する。続いて、ｐ型半導体領域２００を第２のレジストパターン（図示せず）によりマスクすると共に、保護膜１０３及びオフセットサイドウォール１０４をマスクとして、ｎ型半導体領域１００にｐ型不純物であるボロンイオンをイオン注入する。これにより、ｎ型半導体領域１００におけるオフセットサイドウォール１０４の外側の領域に、ｐ型のエクステンション領域１０５が形成される。続いて、ｎ型半導体領域１００を第３のレジストパターン（図示せず）によりマスクすると共に、保護膜１０３及びオフセットサイドウォール１０４をマスクとして、ｐ型半導体領域２００にｎ型不純物である、例えばヒ素イオンをイオン注入する。これにより、ｐ型半導体領域２００におけるオフセットサイドウォール１０４の外側の領域に、ｎ型のエクステンション領域２０５が形成される。なお、エクステンション領域１０５、２０５の形成順序は特に問われない。
【００７５】
次に、図７（ｂ）に示すように、ＣＶＤ法により、各ゲート電極１０２、２０２における保護膜１０３の上面及びオフセットサイドウォール１０４の外側の面を含め、ｎ型半導体領域１００及びｐ型半導体領域２００の上に第３のＳｉＯ２膜とＳｉＮ膜とを順次堆積する。その後、堆積したＳｉＮ膜及び第３のＳｉＯ２膜に対してエッチバックを行う。これにより、ｎ型半導体領域１００においては、第３のＳｉＯ２膜から、ゲート電極１０２におけるオフセットサイドウォール１０４の外側の面上及びｎ型半導体領域１００の主面にまたがる断面Ｌ字状の第１のサイドウォール１０６が形成される。これと同時に、ｐ型半導体領域２００においては、ゲート電極２０２におけるオフセットサイドウォール１０４の外側の面上及びｐ型半導体領域２００の主面にまたがる断面Ｌ字状の第１のサイドウォール１０６が形成される。また、ＳｉＮ膜から、各ゲート電極１０２、２０２における第１のサイドウォール１０６の外側の面上に第２のサイドウォール１０７がそれぞれ形成される。
【００７６】
次に、図７（ｃ）に示すように、ＣＶＤ法により、ＳｉＯ２と比べて膜密度が低く、且つ、５００℃程度と比較的に低い温度で成膜できるＳｉＯ膜を、ｎ型半導体領域１００及びｐ型半導体領域２００の上の全面を覆うように形成する。その後、リソグラフィ法により、ＳｉＯ膜の上に、ＰＭＩＳトランジスタのソースドレイン形成領域を開口する開口パターンを有する第４のレジストパターン１０９Ａを形成する。続いて、形成した第４のレジストパターン１０９ＡをマスクとしてＳｉＯ膜を選択的にエッチングすることにより、該ＳｉＯ膜からｎ型半導体領域１００におけるソースドレイン形成領域を露出するハードマスク１０８Ａを形成する。
【００７７】
次に、図７（ｄ）に示すように、第４のレジストパターン１０９Ａを除去した後、ハードマスク１０８Ａ、並びにゲート電極１０２の第２のサイドウォール１０７、第１のサイドウォール１０６、オフセットサイドウォール１０４及び保護膜１０３をマスクとして、ｎ型半導体領域１００をエッチングすることにより、ｎ型半導体領域１００のソースドレイン形成領域に深さが、ＰＭＩＳトランジスタのチャネル領域以上となる、例えば６０ｎｍの深さを持つリセス部１００ａを形成する。
【００７８】
次に、図７（ｅ）に示すように、成長温度が６５０℃以下の水素雰囲気を用いたＣＶＤ法により、ハードマスク１０８Ａ、ゲート電極１０２の第２のサイドウォール１０７及び保護膜１０３等をマスクとして、各リセス部１００ａの底面から、面方位が（１１１）面で且つゲルマニウム濃度が２５％以上のｐ型のシリコンゲルマニウム（Ｓｉ１−ｚＧｅｚ）層１１１を少なくともチャネル領域に達するまで、より好ましくはチャネル領域を超える領域にまでエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を６５０℃の水素雰囲気とし、Ｓｉ源には流量が３０ｍｌ／ｍｉｎ（０℃、１気圧、以下同じ。）のＤＣＳを用い、Ｇｅ源には流量が２４ｍｌ／ｍｉｎのＧｅＨ４を用いている。さらに、流量が６５ｍｌ／ｍｉｎのＨＣｌと、ｐ型不純物源として流量が１６０ｍｌ／ｍｉｎのＢ２Ｈ６とを用いている。これにより、シリコンゲルマニウム層１１１は、ゲルマニウム濃度が３０％で、ボロン濃度が１×１０２０／ｃｍ３となり、且つ格子緩和を生じない。なお、第２の実施形態においても、シリコンゲルマニウム層１１１の上面は、ｎ型半導体領域１００の主面よりも高く形成してもよい。
【００７９】
続いて、連続したＣＶＤ法により、シリコンゲルマニウム層１１１の上に、濃度が３ａｔｍ％以下の炭素と、濃度がシリコンゲルマニウム層１１１のゲルマニウム濃度よりも低いゲルマニウム（例えば２０ａｔｍ％）とを含むｐ型のカーボンドープドシリコンゲルマニウム(Ｓｉ１−ｘ−ｙＧｅｘＣｙ）層１１２をエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を６５０℃の水素雰囲気とし、Ｓｉ源には流量が３０ｍｌ／ｍｉｎのＤＣＳを用い、Ｇｅ源には流量が２４ｍｌ／ｍｉｎのＧｅＨ４を用い、Ｃ源には流量が２０ｍｌ／ｍｉｎのＭＭＳを用いている。さらに、流量が６５ｍｌ／ｍｉｎのＨＣｌと、ｐ型不純物源として流量が１６０ｍｌ／ｍｉｎのＢ２Ｈ６とを用いている。なお、炭素（Ｃ）に代えて窒素（Ｎ）を添加することもでき、この場合のＮ源にはＮＨ３を用いることができる。なお、シリコンゲルマニウム層１１１及びカーボンドープドシリコンゲルマニウム層１１２の成長温度を６５０℃以下としており、いずれも良好なエピタキシャル層を得ることができる。
【００８０】
続いて、成長温度が７００℃以上の水素雰囲気による、連続したＣＶＤ法より、カーボンドープドシリコンゲルマニウム層１１２の上に、厚さが１０ｎｍ以上のシリコン層１１３をエピタキシャル成長する。ここでは、成長条件及び成膜材料として、成長雰囲気を７２５℃の水素雰囲気とし、Ｓｉ源には流量が２０ｍｌ／ｍｉｎのＤＣＳを用い、流量が１７ｍｌ／ｍｉｎのＨＣｌを用いている。このように、本実施形態においては、シリコンゲルマニウム層１１１の上にカーボンドープドシリコンゲルマニウム層１１２を形成しているため、温度が７２５℃の水素雰囲気でシリコン層１１３を形成しても、その下に形成されたシリコンゲルマニウム層１１１に格子緩和が発生することはない。
【００８１】
次に、図８（ａ）に示すように、リソグラフィ法及びエッチング法により、ｎ型半導体領域１００及びｐ型半導体領域２００の上で且つ、ハードマスク１０８ＡにおけるＮＭＩＳトランジスタのソースドレイン形成領域の上側部分を露出する開口パターンを有する第５のレジストパターン１１８を形成する。続いて、形成した第５のレジストパターン１１８をマスクとしてハードマスク１０８Ａをエッチングすることにより、該ハードマスク１０８Ａにｐ型半導体領域２００のソースドレイン形成領域を露出するハードマスク１０８Ｂを形成する。続いて、イオン注入法により、第５のレジストパターン１１８をマスクとしてｎ型不純物をイオン注入することにより、ｐ型半導体領域２００におけるゲート電極２０２の両側方の領域にｎ型拡散層からなるソースドレイン電極２５０を形成する。その後、注入されたｎ型不純物の活性化を図るため、例えば温度が１０２５℃のスパイクアニールを行う。
【００８２】
次に、図８（ｂ）に示すように、第５のレジストパターン１１８及びハードマスク１０８Ｂを除去する。このとき、各ゲート電極１０２、２０２の上の保護膜１０３も同時に除去される。
【００８３】
次に、図８（ｃ）に示すように、スパッタ法又は真空蒸着法等により、ｎ型半導体領域１００においては、少なくともシリコン層１１３及びゲート電極１０２の上面を覆うように、また、ｐ型半導体領域２００においては、該ｐ型半導体領域２００及びゲート電極２０２の上面を覆うように、厚さが１０ｎｍのニッケル白金（ＮｉＰｔ）からなる金属膜１１４を堆積する。その後、所定の熱処理を施すことにより、ｎ型半導体領域１００においては、金属膜１１４により、ゲート電極１０２の上部に金属シリサイド層１１５を形成すると共に、シリコン層１１３を金属シリサイド層１１５とする。また、ｐ型半導体領域２００においては、金属膜１１４により、ゲート電極２０２の上部に金属シリサイド層１１５を形成すると共に、ｎ型のソースドレイン電極２５０の上部に金属シリサイド層１１５を形成する。その後、未反応の金属膜１１４を酸性溶液等によって除去する。
【００８４】
これにより、図８（ｄ）に示すように、ｎ型半導体領域１００におけるゲート電極１０２の両側方の領域には、格子緩和を生じていないシリコンゲルマニウム層１１１、カーボンドープドシリコンゲルマニウム層１１２及び金属シリサイド層１１５からなるｐ型のソースドレイン電極１５０が形成される。
【００８５】
以上説明したように、第２の実施形態においては、ＰＭＩＳトランジスタ１０及びＮＭＩＳトランジスタ２０からなるＣＭＯＳ型半導体装置を形成することができる。その上、ＰＭＩＳトランジスタ１０のチャネル領域の両端部に形成されるｐ型のソースドレイン電極１５０として、ゲルマニウム濃度が３０％であって、高い圧縮応力を印加可能なシリコンゲルマニウム層１１１を格子緩和を生じさせることなく形成することができる。同時に、ソースドレイン電極１５０の上部に、厚さが１０ｎｍ以上のシリコン層１１３を形成できるため、該シリコン層１１３から低抵抗な金属シリサイド層１１５を確実に形成できる。従って、ｐ型のソースドレイン電極１５０を低抵抗としたまま、ＰＭＩＳトランジスタ１０のチャネル領域により有効な高い圧縮応力を印加することができる。
【産業上の利用可能性】
【００８６】
本発明に係る半導体装置及びその製造方法は、ＰＭＩＳトランジスタにおけるソースドレイン電極に相対的にゲルマニウム濃度が高いシリコンゲルマニウム層を用いても、該シリコンゲルマニウム層に格子緩和を生じさせることなく、ソースドレイン電極の上部に金属シリサイド層を形成することができ、ソースドレイン電極にシリコンゲルマニウムからなるエピタキシャル膜を含むＰＭＩＳトランジスタ等に有用である。
【符号の説明】
【００８７】
１０ ＰＭＩＳトランジスタ
２０ ＮＭＩＳトランジスタ
１００ ｎ型半導体領域
１００ａ リセス部
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ 保護膜
１０４ オフセットサイドウォール
１０５ エクステンション領域
１０６ 第１のサイドウォール
１０７ 第２のサイドウォール
１０８ ＳｉＯ膜
１０８Ａ ハードマスク
１０８Ｂ ハードマスク
１０９ 第２のレジストパターン
１０９Ａ 第４のレジストパターン
１１１ シリコンゲルマニウム層
１１２ カーボンドープドシリコンゲルマニウム層
１１３ シリコン層
１１４ 金属膜
１１５ 金属シリサイド層
１１６ ライナ膜
１１７ 素子分離領域
１１８ 第５のレジストパターン
１５０ ソースドレイン電極
２００ ｐ型半導体領域
２０２ ゲート電極
２０５ エクステンション領域
２５０ ソースドレイン電極
【特許請求の範囲】
【請求項１】
ｎ型半導体領域と、
前記ｎ型半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、
前記ｎ型半導体領域における前記第１のゲート電極の両側方の領域に形成されたｐ型ソースドレイン電極とを備え、
前記ｐ型ソースドレイン電極は、
前記ｎ型半導体領域に設けられた各凹部に、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層と、
前記シリコンゲルマニウム層の上に形成され、炭素又は窒素と前記シリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層と、
前記炭素又は窒素含有シリコンゲルマニウム層の上に形成された金属シリサイド層とから構成され、
前記シリコンゲルマニウム層は、格子緩和をしていないことを特徴とする半導体装置。
【請求項２】
前記シリコンゲルマニウム層のゲルマニウム濃度は、２５ａｔｍ％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記炭素又は窒素含有シリコンゲルマニウム層における炭素濃度又は窒素濃度は、３ａｔｍ％以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記炭素又は窒素含有シリコンゲルマニウム層と前記金属シリサイド層との間に形成されたシリコン層をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
ｐ型半導体領域と、
前記ｐ型半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、
前記ｐ型半導体領域における前記第２のゲート電極の両側方の領域に形成されたｎ型ソースドレイン電極とをさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
ｎ型半導体領域の上に第１のゲート絶縁膜を介在させた第１のゲート電極を選択的に形成する工程（ａ）と、
前記ｎ型半導体領域における前記第１のゲート電極の両側方の領域に対して選択的にエッチングを行うことにより、チャネル領域の深さ以上の凹部をそれぞれ形成する工程（ｂ）と、
エピタキシャル成長法により、前記各凹部にその底部から少なくとも前記チャネル領域の深さにまで、ｐ型のシリコンゲルマニウム層を選択的に形成する工程（ｃ）と、
エピタキシャル成長法により、前記シリコンゲルマニウム層の上に、炭素又は窒素と前記シリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層とを選択的に形成する工程（ｄ）と、
エピタキシャル成長法により、前記炭素又は窒素含有シリコンゲルマニウム層の上に、シリコン層を選択的に形成する工程（ｅ）と、
前記シリコン層の上に金属膜を形成した後、形成した金属膜と前記シリコン層とから金属シリサイド層を形成する工程（ｆ）とを備え、
前記シリコンゲルマニウム層、炭素又は窒素含有シリコンゲルマニウム層及び金属シリサイド層からｐ型ソースドレイン電極をそれぞれ形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（ｃ）における前記シリコンゲルマニウム層、及び前記工程（ｄ）における前記炭素又は窒素含有シリコンゲルマニウム層の成長温度は、それぞれ６５０℃以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｅ）において、前記シリコン層は、温度が７００℃以上の水素雰囲気で成長させることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記シリコンゲルマニウム層のゲルマニウム濃度は、２５ａｔｍ％以上であることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記炭素又は窒素含有シリコンゲルマニウム層における炭素濃度又は窒素濃度は、３ａｔｍ％以下であることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｆ）よりも後に、圧縮応力を持つ絶縁膜を前記ｎ型半導体領域の上に、前記第１のゲート電極及びｐ型ソースドレイン電極を覆うように形成する工程（ｇ）をさらに備えていることを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ａ）は、ｐ型半導体領域の上に第２のゲート絶縁膜を介在させた第２のゲート電極を選択的に形成する工程を含み、
前記工程（ｅ）と前記工程（ｆ）との間に、前記ｐ型半導体領域における前記第２のゲート電極の両側方の領域に、ｎ型不純物イオンを選択的にイオン注入することにより、ｎ型ソースドレイン電極をそれぞれ形成する工程（ｈ）をさらに備え、
前記工程（ｆ）は、前記金属膜を前記ｎ型ソースドレイン電極の上にも形成し、形成した金属膜により、前記ｎ型ソースドレイン電極の上部に金属シリサイド層を形成する工程を含むことを特徴とする請求項６〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
ｎ型半導体領域と、
前記ｎ型半導体領域の上に第１のゲート絶縁膜を介在させて形成された第１のゲート電極と、
前記ｎ型半導体領域における前記第１のゲート電極の両側方の領域に形成されたｐ型ソースドレイン電極とを備え、
前記ｐ型ソースドレイン電極は、
前記ｎ型半導体領域に設けられた各凹部に、その底部から少なくともチャネル領域の深さにまで形成されたシリコンゲルマニウム層と、
前記シリコンゲルマニウム層の上に形成され、炭素又は窒素と前記シリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層と、
前記炭素又は窒素含有シリコンゲルマニウム層の上に形成された金属シリサイド層とから構成され、
前記シリコンゲルマニウム層は、格子緩和をしていないことを特徴とする半導体装置。
【請求項２】
前記シリコンゲルマニウム層のゲルマニウム濃度は、２５ａｔｍ％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記炭素又は窒素含有シリコンゲルマニウム層における炭素濃度又は窒素濃度は、３ａｔｍ％以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記炭素又は窒素含有シリコンゲルマニウム層と前記金属シリサイド層との間に形成されたシリコン層をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
ｐ型半導体領域と、
前記ｐ型半導体領域の上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、
前記ｐ型半導体領域における前記第２のゲート電極の両側方の領域に形成されたｎ型ソースドレイン電極とをさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
ｎ型半導体領域の上に第１のゲート絶縁膜を介在させた第１のゲート電極を選択的に形成する工程（ａ）と、
前記ｎ型半導体領域における前記第１のゲート電極の両側方の領域に対して選択的にエッチングを行うことにより、チャネル領域の深さ以上の凹部をそれぞれ形成する工程（ｂ）と、
エピタキシャル成長法により、前記各凹部にその底部から少なくとも前記チャネル領域の深さにまで、ｐ型のシリコンゲルマニウム層を選択的に形成する工程（ｃ）と、
エピタキシャル成長法により、前記シリコンゲルマニウム層の上に、炭素又は窒素と前記シリコンゲルマニウム層のゲルマニウム濃度よりも低いゲルマニウムとを含む炭素又は窒素含有シリコンゲルマニウム層とを選択的に形成する工程（ｄ）と、
エピタキシャル成長法により、前記炭素又は窒素含有シリコンゲルマニウム層の上に、シリコン層を選択的に形成する工程（ｅ）と、
前記シリコン層の上に金属膜を形成した後、形成した金属膜と前記シリコン層とから金属シリサイド層を形成する工程（ｆ）とを備え、
前記シリコンゲルマニウム層、炭素又は窒素含有シリコンゲルマニウム層及び金属シリサイド層からｐ型ソースドレイン電極をそれぞれ形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記工程（ｃ）における前記シリコンゲルマニウム層、及び前記工程（ｄ）における前記炭素又は窒素含有シリコンゲルマニウム層の成長温度は、それぞれ６５０℃以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｅ）において、前記シリコン層は、温度が７００℃以上の水素雰囲気で成長させることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記シリコンゲルマニウム層のゲルマニウム濃度は、２５ａｔｍ％以上であることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記炭素又は窒素含有シリコンゲルマニウム層における炭素濃度又は窒素濃度は、３ａｔｍ％以下であることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｆ）よりも後に、圧縮応力を持つ絶縁膜を前記ｎ型半導体領域の上に、前記第１のゲート電極及びｐ型ソースドレイン電極を覆うように形成する工程（ｇ）をさらに備えていることを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ａ）は、ｐ型半導体領域の上に第２のゲート絶縁膜を介在させた第２のゲート電極を選択的に形成する工程を含み、
前記工程（ｅ）と前記工程（ｆ）との間に、前記ｐ型半導体領域における前記第２のゲート電極の両側方の領域に、ｎ型不純物イオンを選択的にイオン注入することにより、ｎ型ソースドレイン電極をそれぞれ形成する工程（ｈ）をさらに備え、
前記工程（ｆ）は、前記金属膜を前記ｎ型ソースドレイン電極の上にも形成し、形成した金属膜により、前記ｎ型ソースドレイン電極の上部に金属シリサイド層を形成する工程を含むことを特徴とする請求項６〜１１のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２７８０８３（Ｐ２０１０−２７８０８３Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１２６８９０（Ｐ２００９−１２６８９０）
【出願日】平成２１年５月２６日（２００９．５．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２６日（２００９．５．２６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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