低温炭素及び／又は分子炭素注入された歪み薄膜上の隆起型ソース／ドレインの形成
半導体構造のチャネル領域に引張応力を増大する方法が開示される。この方法は、１つ以上の低温炭素又は分子炭素イオン注入ステップを実行することを含み、炭素イオンを半導体構造中に注入して、チャネル領域の両側に歪み層を生成する。次に、隆起型ソース／ドレイン領域が歪み層上に形成され、続いて隆起型ソース／ドレイン領域をドープするためにイオン注入ステップが用いられる。ミリ秒アニールステップは、歪み層及び隆起型ソース／ドレイン領域を活性化する。歪み層は半導体構造のチャネル領域中のキャリア移動度を増大させる。一方、隆起型ソース／ドレイン領域は、隆起型ソース／ドレイン領域にその後ドーパントイオンを注入することによって引き起こされる、歪み層中のひずみの低減を最小化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トランジスタのソース／ドレイン領域における応力を増大させる分野に関する。より具体的には、本発明は、炭素を注入された歪んだフィルムに隆起型ソース／ドレイン（ｒａｉｓｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ）領域を形成する方法に関する。
【背景技術】
【０００２】
電界効果トランジスタのチャネル領域における電場を流れる電流は、チャネル領域のキャリア（例えば、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）における電子、及びｐ型電界効果トランジスタ（ｐ−ＦＥＴ）における正孔）の移動度に比例する。チャネル領域に対する様々な歪みが、キャリア移動度、すなわち、電流フローに影響を及ぼし得る。例えば、ｐ−ＦＥＴのチャネル領域に対する圧縮応力は正孔の移動度を高める。ｎ−ＦＥＴのチャネル領域に対する引張応力は電子の移動度を高める。ｎ−ＦＥＴ及びｐ−ＦＥＴチャネル領域に所望の応力を与えるための多くの応力工学的手法が知られている。例えば、圧縮応力（すなわち、電流の方向と平行な、一軸性の圧縮歪み）は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の合金でソース／ドレイン領域を形成することにより、ｐ−ＦＥＴのチャネル領域に生成される。引張応力（すなわち、電流の方向と平行な、一軸性の引張歪み）は、シリコン及び炭素（Ｃ）の合金でソース／ドレイン領域を形成することにより、ｎ−ＦＥＴのチャネル領域に生成される。
【０００３】
しかしながら、残る問題は、炭素注入の後に行われるソース／ドレイン注入ステップによって引き起こされる歪みの損失である。例えば、ＮＭＯＳ製造の間、歪み層（ＳｉＣ）の形成に続いて、ソース／ドレイン領域にリン又はヒ素ドーパント注入が行われる。ドープされたＳｉＣの領域は、その間に、自身の歪みのかなりの部分を失う。さらに、従来の炭素注入技術は、歪み層（ＳｉＣ）の形成の間にシリコン基板中に欠陥を生じることがある。もし、歪んだＳｉＣ領域上にその後隆起型ソース／ドレイン領域を成長させると、これらの欠陥が拡大し、全体の歩留まりを低減させることになる。
【０００４】
従って、隆起型ソース／ドレイン領域を用いたトランジスタ構造において、効果的に歪みを与えて維持する方法が必要となっている。そのような方法は、単純、効果的で、且つデバイスの歩留まりを最大にすべきものである。
【発明の概要】
【０００５】
半導体デバイスのチャネル領域における歪みを増大する方法であって、チャネル領域を有するシリコン基板を備えた半導体構造を提供する段階と、チャネル領域の両側に位置し、低温炭素イオン注入または分子炭素イオン注入を含むイオン注入ステップにより形成される歪み層を半導体構造内に形成する段階と、歪み層のそれぞれの上にシリコン層を堆積することにより、歪み層上に隆起型ソース／ドレイン領域を形成する段階と、隆起型ソース／ドレイン領域をドープする段階と、隆起型ソース／ドレイン領域を活性化するために半導体構造をアニーリングする段階とを備える方法が開示される。
【０００６】
半導体デバイスのソース又はドレイン領域における歪みを増大する方法であって、半導体構造を提供する段階と、低温炭素イオン注入または分子炭素イオン注入を含む複数のイオン注入ステップを用いて、半導体構造のチャネル領域の両側に位置する複数の歪み層を半導体構造内に形成する段階と、歪み層上に複数の隆起型ソース／ドレイン領域を形成するために、複数の歪み層のそれぞれの上にシリコン層を堆積する段階と、複数の隆起型ソース／ドレイン領域をドープする段階と、隆起型ソース／ドレイン領域を活性化するためにミリ秒アニーリング技術を用いて半導体構造をアニーリングする段階とを備える方法が開示される。
【図面の簡単な説明】
【０００７】
添付の図面は、その原理を実用的に応用するためにこれまでに考案された、ここに開示する方法の好ましい実施形態を以下の通り示すものである。
【０００８】
【図１】代表的なイオン注入機システムの概略図である。
【０００９】
【図２】隆起型ソース／ドレイン領域がＳｉ−Ｃ歪み層上を覆う代表的なトランジスタ構造の断面図である。
【００１０】
【図３】開示される方法の代表的なプロセスフローを示すフローチャートである。
【００１１】
【図４】イオン注入、及びドーパント注入後の歪み損失による合成歪みのグラフ表示である。
【００１２】
【図５】半導体構造中の深さの関数として歪みを示すグラフ表示である。
【００１３】
【図６】半導体構造中の深さの関数として歪みを示すグラフ表示である。
【００１４】
【図７Ａ】基板物質と代表的な隆起型ソース／ドレイン領域との間の界面を示す断面図である。
【図７Ｂ】基板物質と代表的な隆起型ソース／ドレイン領域との間の界面を示す断面図である。
【発明を実施するための形態】
【００１５】
上記した歪み損失の問題に対して有効な、Ｓｉ−Ｃ層上に隆起型ソース／ドレイン（Ｓ／Ｄ）を成長させる技術が開示される。炭素の低温イオン注入及び／又は分子炭素イオン注入は、隆起型Ｓ／Ｄの基礎としてその後使用することのできるＳｉ−Ｃ層の生成を可能にする。また、Ｓｉ−Ｃ層上にＳ／Ｄが隆起されているので、隆起型Ｓ／Ｄ領域にドーパントイオン（例えばＰ、Ａｓ）をその後注入することは、炭素含有領域に注入することに比べて、歪み層への影響が小さい（つまり、ドーパント注入が歪み層を緩和させない）。さらに、炭素の低温注入を用いることにより、従来の炭素注入技術を用いた場合に見られるよりも欠陥の少ない基板表面が得られる。従って、隆起型Ｓ／Ｄ領域を後で成長させるための、より良好な表面が得られる。
【００１６】
開示する技術は、低減された温度における１つ又は一連の炭素イオン注入、及び／又は、低減された温度の基板を用いて、又は用いないで分子炭素を使用することを含む。基板は、歪んだフィルムを形成するために、その後アニールされる。隆起型Ｓ／Ｄが、歪んだフィルム上にその後形成される。開示する技術は、低温注入及び／又は炭素注入を用いて形成される歪み層と、トランジスタに導電性のドーパントを付加する間においてもチャネルにおける歪みを保持する隆起型ソース／ドレインとを組み合わせて使用する点において新規である。この技術により、はるかに小さなサイズのＮＭＯＳトランジスタにイオン注入技術を使用することが可能になる。
【００１７】
開示する技術は、歪み層とドーパント層を個別に生成することにより、イオンの横方向の配置、及び熱処理（すなわちアニーリング）を含め、各層の処理を最適化することができるという、更なる恩恵をもたらすこともわかるであろう。
【００１８】
イオン注入とは、一般的に、エネルギーを持ったイオンを基板に直接衝突させることにより、基板中に化学種を堆積するプロセスのことを指す。半導体製造においてイオン注入機は、ターゲット物質の種類や導電性レベルを変えるドーピングプロセスによく使用される。集積回路基板及びその薄膜構造における正確なドーピングプロファイルが、所望のデバイス特性を達成するために使用される。所望のドーピングプロファイルを得るために、１つ以上のイオン種が、異なる照射量及び異なるエネルギーレベルで注入されてよい。低温イオン注入とは、注入されるべき基板（ウェハ）が、注入プロセスの間、＋１５℃から−１００℃の温度範囲に冷却されるプロセスのことを指す。イオン注入に先立ってウェハを事前冷却する代表的な技術は、米国特許出願公開第２００８／００４４９３８号明細書、米国特許出願公開第２００８／０１２１８２１号明細書、及び、米国特許出願公開第２００８／０１２４９０３号明細書に記載されており、その内容全体を参照により本明細書に組み込む。
【００１９】
代表的なイオン注入機システム１００を図１に例示する。まず最初に理解されるべきは、システム１００は、開示する方法を実行するために使用できる様々なイオン注入機システムの単なる１つであり、また、開示する方法は、いかなる点においても、例示されるシステムの仕様にその応用が限定されるものではないことである。つまり、１×１０１５（イオン／ｃｍ２）より大きな照射量、及び、２００から２０，０００ｅＶの間のエネルギーで注入することができる限りにおいて、任意の種類のイオン注入機又はプラズマベースの注入機を使用してよい。さらに、システムは質量フィルタを含んでもよく、あるいは含まなくてもよい。
【００２０】
例示されるイオン注入機システム１００は、高真空環境に収容されている。イオン注入機システム１００は、電源１０１による電位にバイアスされたイオン源１０２、及びイオンビーム１０が通過する一連のビームライン部品を備える。一連のビームライン部品は、例えば、引出し電極１０４、９０°磁気解析器１０６、第１減速（Ｄ１）ステージ１０８、７０°磁気コリメータ１１０、及び第２減速（Ｄ２）ステージ１１２を含む。光線を操作する一連の光学レンズと同様に、ビームライン部品は、イオンビーム１０をターゲットウェハに向かって導く前に、イオンビームをフィルタし、また集中させることができる。イオン注入の間、ターゲットウェハは、時としてロプラット（ｒｏｐｌａｔ）と呼ばれる装置によって１つ以上の次元（例えば並進、回転、傾斜）に動くことのできるプラテン１１４に通常取り付けられている。
【００２１】
イオン注入機システム１００は、システム１００の１つ以上の部品を制御するようにプログラムされたシステムコントローラ１１６を備えてもよい。システムコントローラ１１６は、上記のシステム部品のいくつか、あるいは全てと接続され、これらと通信することができる。例えば、システムコントローラ１１６は、所望の注入深さを得るために、イオンを注入するエネルギーを調節することができる。システムコントローラ１１６は、開示する方法の１つ以上のステップを行うための命令を実行するプロセッサ１１８を含んでよい。
【００２２】
図示されてはいないが、システム１００は、注入プロセスの前、あるいは注入プロセスの間、所望の温度で基板を保持するための基板冷却部をさらに含むことができる。基板冷却は、分子炭素の注入と組み合わせて使用してもよい。これは、分子炭素注入の照射量が比較的低い場合に、特に有利である。
【００２３】
次に図２には、基板１２２、歪み（すなわち炭素含有）層１２８、歪み層１２８を覆う隆起型Ｓ／Ｄ領域１３０、ゲート領域１３２、及びチャネル領域１３４を備える、典型的な半導体構造１２０の断面が示されている。歪み層１２８（実効的にはトランジスタのＳ／Ｄ領域）は、テクノロジーノード（すなわちマイルストーン）に応じて、様々な厚さ及び面積で設けられてよい。例えば、３２ナノメートル（ｎｍ）ノードＣＭＯＳにおいては、歪み層１２８の厚さは約４０から約１４０ｎｍであってよい。隆起型Ｓ／Ｄ層は、典型的にはこの値の約２５−３０％であるが、隆起型Ｓ／Ｄが担うべき他の要求に応じて、より厚いものであってもよい。３２ｎｍノードにおける隆起型Ｓ／Ｄ構造は、約３０から４０ｎｍ以下であるだろう。しかしながら、もしシリコンのシリサイド消費が高い場合は、この値はより厚くてよい。
【００２４】
図３には、図２の構造を形成するプロセスが説明されている。ステップ２００において、半導体基板が提供され、指定されたチャネル領域１３４上にマスク層（不図示）が適用される。マスク層は、その後チャネル領域に炭素イオンが注入されることを防ぐために設けられる。
【００２５】
ステップ３００において、低温イオン注入技術及び／又は分子炭素注入技術を用いて、炭素イオンが基板１２２に注入される。注入ステップは、基板中の所望の深さに炭素イオンを位置させるのに十分な注入エネルギーを使用することができる。前述したように、ステップ３００は、多数回のイオン注入ステップを含むことができる。多数回の注入ステップを使用する場合には、半導体構造中に所望の最終的な注入プロファイルを得るために、エネルギーレベル及び／又は注入時間は、異なるステップ間で変更してよい。
【００２６】
炭素注入ステップは、チャネルキャリアの歪みを最大化するために、チャネル領域１３４に密接して隣接する歪み層１２８を生じるように実行されるべきであることが理解されるであろう。チャネルの歪みを最大化することによって、チャネル領域における電子移動度が増し、従って導電性が増大する。
【００２７】
炭素注入プロセスが完了すると、構造はステップ４００においてアニールされて、注入した炭素イオンがシリコン基板格子の位置を占め、これにより所望の応力を誘起する。アニーリングステップはまた、炭素イオンが凝集するよりも格子に残留することを確実にする。ステップ４００は１つ以上のアニーリングステップを含んでよい。アニーリングステップは、スパイク状アニーリング、レーザアニーリング、及び／又はフラッシュアニーリングを含むミリ秒アニールステップを含んでよい。その他の適当な種類のアニールの例としては、大抵は比較的長く、低温アニールである、固相エピタキシアニールを含む。アニールプロセスが許容されるべき基準としては、原子が別の注入されたイオンへと拡散し凝集を形成するのに要する平均時間よりも再結晶化が速いことである。これは、注入される照射量、温度、時間、並びにアモルファス中及び結晶性物質中におけるイオンの拡散性の関数である。
【００２８】
１つの実施形態においては、アニーリングステップ（ステップ４００）は、炭素イオン注入ステップ（ステップ３００）に続いて直ちに行われるわけではない。その代わりに、隆起型Ｓ／Ｄ領域の形成及びドーピングに続いて単一のアニーリングステップが行われてもよい（下記ステップ７００を参照）。この単一のアニーリングステップは、Ｓ／Ｄ領域を活性化し、歪み層に注入された炭素イオンにシリコン基板格子の位置を占めさせて、所望の応力を誘起するために使用することができる。
【００２９】
ステップ５００において、隆起型Ｓ／Ｄ領域が形成される。隆起型Ｓ／Ｄ領域を形成するための代表的なプロセスは、（１）ドープされた／ドープされていないシリコンのＳ／Ｄ領域上への化学気相蒸着（ＣＶＤ）、（２）シリコンのエピタキシャル成長、（３）シリコンの原子層蒸着（ＡＬＤ）、又は（４）シリコンのプラズマ気相蒸着（ＰＶＤ）を含んでよい。
【００３０】
ステップ６００において、ゲート領域１３２の両側にある歪み層１２８上の隆起型Ｓ／Ｄ領域１３０に、１つ以上のドーパント物質を注入するイオン注入ステップを行い、隆起型Ｓ／Ｄ領域がドープされる。適当なドーパントの例としては、ヒ素、リン、及びアンチモン（Ｓｂ）が含まれる。この注入プロセスの間、チャネル領域１３４にドーパントイオンが存在することを最小限にするために、チャネル領域１３４は再びマスクされる。
【００３１】
ステップ７００において、隆起型Ｓ／Ｄ領域１３０が、１つ以上のアニーリングステップを用いて活性化される。これらのアニーリングステップの１つ以上は、レーザアニーリング又はフラッシュアニーリング、固相エピタキシ、及び／又はＲＴＰスパイクアニールを含むミリ秒アニールステップであってよい。
【００３２】
特定されたアニーリング手段（すなわち、歪み層及び隆起型Ｓ／Ｄ領域をアニールするために、個別のアニーリングステップが使用される場合）の代わりに、隆起型Ｓ／Ｄ領域が形成及びドープされた後に全てのアニーリングステップを実行することができる。この技術は、歪み層１２８に所望の歪みを与えながらも、全体としてより効果的なプロセスをもたらすことができる。
【００３３】
図４は、様々な異なる歪み誘起注入イオン及び歪み誘起注入イオンの組み合わせに対し、歪み層１２８中の深さの関数としてパーセント歪みを示した歪みプロットの例である。図示されたプロットにおいて、Ｃｓは炭素置換濃度を表す（Ｙ軸）。トランジスタのチャネル領域中の横歪みは、この濃度に比例する。Ｘ軸はトランジスタ中の深さを表す。
【００３４】
図４は、トランジスタの断面に沿って変化するチャネル領域中の歪み分布のプロファイルを間接的に示している。このプロットは、様々な注入候補（例えば、炭素（８００）、低温炭素（９００）、エタン（１０００）、低温エタン（１１００）、ゲルマニウム−炭素（１２００）、ゲルマニウム−低温炭素（１３００）、ゲルマニウム−エタン（１４００）、ゲルマニウム−低温エタン（１５００））に対し、約６０ｎｍの深さまでどのように基板中に歪みが作り上げられるかを示す。
【００３５】
図からわかるように、様々なイオン及びイオンの組み合わせを基板に注入し、続いて再結晶化（つまりアニーリング）することで歪み層が形成され、構造中に高レベルの歪みが得られる。しかしながら一般的には、完成したデバイスを作り上げるために、付加的な処理ステップが構造に対して実行されなくてはならない。例えば、Ｓ／Ｄ領域がその後ドーパントを用いて注入及びスパイクアニールされる場合には、歪み層中の歪みが実質的に減少して、歪み層の有効性に影響を及ぼしかねない。
【００３６】
図５は、ドーパント注入後における歪み層１２８中の歪み損失を示す代表的な歪みプロットである。図４と比べた場合に図５は、歪み層注入とＳ／Ｄ領域注入との特定の組合わせによって、歪み層１２８中の歪みがどのように影響を受けるかを示す。図５において、Ｓ／Ｄ領域はリン（例えば、Ｇｅ−Ｃ−Ｐ（１６００）、Ｃ−Ｐ（１７００）、Ｇｅ−低温Ｃ−Ｐ（１８００）、Ｇｅ−エタン−Ｐ（１９００）、エタン−Ｐ（２０００）、Ｇｅ−低温エタン−Ｐ（２１００）、低温エタン−Ｐ（２２００）、Ｇｅ−ＨｉＣ−Ｐ（２３００）、Ｇｅ−低温ＨｉＣ−Ｐ（２４００））を用いてドープされている。
【００３７】
図からわかるように、リンを加えることによりＣｓ（従って歪み）が著しく減少する。例えば、図４の第１のデータセット（Ｃ（８００）と表示）を図５の第２のデータセット（Ｃ−Ｐ（１７００）と表示）と比べると、深さ０−３５ｎｍの領域における置換炭素濃度（歪みに類似）が約１％から約０．３％に減少していることがわかる。
【００３８】
開示する方法は、そのようなドーパントイオンが歪み層１２８中の歪みに及ぼす影響を低減する。開示する方法を用いると、隆起型Ｓ／Ｄ領域１３０中にドーパントイオン（例えばリン）を位置させることによって歪み層１２８中のドーパントイオンが削減され、その結果、歪み層中の歪みをより高いレベルで維持することができる。これは、より大きなチャネルキャリア移動度及び電流フローをもたらす。
【００３９】
図６は、下層シリコン基板との間に良好な界面を持ち、相対的に高いレベルの置換炭素を有するＳｉ：Ｃの厚い層を示す高分解能ＸＲＤロッキングカーブを示している。開示される方法を用いると、高品質のＳｉＣ層（すなわち、エピタキシャル技術を用いて形成された層と比べて、同様に又はより以上に良好なＳｉＣ層）が形成されることをこの図は示している。
【００４０】
炭素イオンの低温注入とそれに続く隆起型Ｓ／Ｄ領域の形成を用いたここで開示する方法は、シリコン基板格子に存在する炭素原子の量を最大化し、注入プロセスにより引き起こされる基板への全体的ダメージを低減する。炭素を用いて歪み層を形成する場合、シリコン格子サイトを占めることのできる炭素原子数を最大化するためには、できるだけ多くのシリコン原子を取り除くことが有利である。低温注入技術は、他の注入技術と比べて、より完全な基板のアモルファス化（つまり、より多くのシリコン原子が取り除かれ、炭素原子によって置換される）をもたらす。アニーリング後、低温注入された基板は、より小さな残存ダメージを示す。これは、低温注入によって炭素原子がより高い濃度で存在するので、空孔、非占有サイト等のような欠陥が、再結晶化（つまりアニーリング）の間に埋められる可能性がより高いためである。その結果、シリコン基板中の欠陥数が低減されるだけでなく、アニーリングステップの間に基板表面がより良好に修復され、これによって、その後隆起型Ｓ／Ｄ領域が形成される表面の滑らかさを向上させる。
【００４１】
従来技術を用いた場合は、注入ステップによって誘起されたシリコン基板中の数多くの欠陥が、その上を覆う隆起型Ｓ／Ｄ領域をその後エピタキシャル形成する間に悪化しかねない。これは、全体歩留まりの望ましくない低下をもたらし得る。図７Ａには、従来技術を用いて注入された典型的な基板１３６が示されている。基板１３６は、基板１３６と典型的な隆起型Ｓ／Ｄ領域１４０との間の界面を形成する平坦ではない上部表面１３８を有している。図７Ｂには、ここで開示する方法を用いて処理された典型的な基板１４２が示されている。基板の上部表面１４４は遥かに滑らかであり、欠陥が少なく、従って、基板１４２と隆起型Ｓ／Ｄ領域１４６との間に、より良好な界面を形成する。注入されたシリコン基板がより滑らかな表面を有するので、基板１４２と隆起型Ｓ／Ｄ領域１４６との間により良好な界面が形成される。これは、隆起型Ｓ／Ｄのより良好な性質、及び、より良好なデバイスの歩留まりをもたらす。
【００４２】
炭素イオンは、歪み層１２８に歪みを誘起することに加えて、隆起型Ｓ／Ｄ領域１３０中のドーパントとしてリン（Ｐ）が使用された場合に、リンに対する拡散バリアとして作用できるという更なる利点を与えることも理解されるであろう。リンはドーパントとして望ましい特性（例えば、低シート抵抗Ｒｓ）を有するものの、注入された物質の全体に拡散する傾向も併せ持つ。ショートチャネル効果やリーク等の否定的な効果を最小限にするためには、ドーパントの拡散を最小にすることが望ましい。そのため、ヒ素（Ａｓ）はリンと同じ拡散傾向を持たないので、ヒ素がリンの代わりによく使用されてきた。しかしながら、歪み層１２８中に炭素を使用することにより、上記のような拡散を伴うことなく、ドーパント層にリンを使用することが可能になる。ヒ素よりもリンを使用することによってより低いシート抵抗を得ることができるため、隆起型Ｓ／Ｄ領域１３０に使用するのは、リンであることがより望ましい。
【００４３】
例えば、命令を実行可能な機械によって読み取ることのできるコンピュータ読み取り可能な記憶媒体中の命令プログラムを具体的に実現することで、ここで開示する方法は自動化される。汎用コンピュータはそのような機械の１つの例である。適当な記憶媒体の非制限的な例としては、当該分野でよく知られた、読み取り可能又は書き込み可能なＣＤ，フラッシュメモリチップ（例えばサムドライブ）、様々な磁気記憶媒体等のデバイスが含まれる。
【００４４】
本発明は特定の実施形態を参照して開示されているが、添付の請求項に定義される本発明の範囲から逸脱することなく、記載される実施形態に対して様々な修正、改良、及び変更を加えることが可能である。従って、本発明は、記載された実施形態に限定されることを意図するものではなく、続く請求項の記載及びその均等物により定義される全範囲を有するものである。
【００４５】
ここでの機能及びプロセスステップは、自動的に、あるいは完全又は部分的にユーザコマンドに対応して実行されてよい。自動的に実行される動作（ステップを含む）は、ユーザが直接動作を始動させずとも、実行可能な命令又は装置の操作に対応して実行される。
【００４６】
図１−図３のシステム及びプロセスは排他的ではない。同じ目的を果たすため、他のシステム、プロセス、及びメニューが発明の原理に従って導き出されてよい。特定の実施形態を参照してこの発明を記載してきたが、ここで示された、また記載された実施形態や変形例は、単に説明を目的としたものであることが理解されるべきである。現在の設計に対する変更は、発明の範囲から逸脱することなく、当業者によって実行されてよい。代替的な実施形態においては、プロセスやアプリケーションは、図１の構成要素をつなぐネットワークにアクセスする１つ以上の（例えば、分散型の）処理装置に設置されてよい。さらに、図面に規定された機能及びステップのいずれも、ハードウェア、ソフトウェア、あるいは両者の組み合わせによって実行されてよく、また、図１の構成要素をつなぐネットワーク、又はインターネットを含むその他の接続されたネットワーク上の任意の場所に設置された１つ以上の処理装置に存在してよい。
【技術分野】
【０００１】
本発明の実施形態は、トランジスタのソース／ドレイン領域における応力を増大させる分野に関する。より具体的には、本発明は、炭素を注入された歪んだフィルムに隆起型ソース／ドレイン（ｒａｉｓｅｄ ｓｏｕｒｃｅ／ｄｒａｉｎ）領域を形成する方法に関する。
【背景技術】
【０００２】
電界効果トランジスタのチャネル領域における電場を流れる電流は、チャネル領域のキャリア（例えば、ｎ型電界効果トランジスタ（ｎ−ＦＥＴ）における電子、及びｐ型電界効果トランジスタ（ｐ−ＦＥＴ）における正孔）の移動度に比例する。チャネル領域に対する様々な歪みが、キャリア移動度、すなわち、電流フローに影響を及ぼし得る。例えば、ｐ−ＦＥＴのチャネル領域に対する圧縮応力は正孔の移動度を高める。ｎ−ＦＥＴのチャネル領域に対する引張応力は電子の移動度を高める。ｎ−ＦＥＴ及びｐ−ＦＥＴチャネル領域に所望の応力を与えるための多くの応力工学的手法が知られている。例えば、圧縮応力（すなわち、電流の方向と平行な、一軸性の圧縮歪み）は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の合金でソース／ドレイン領域を形成することにより、ｐ−ＦＥＴのチャネル領域に生成される。引張応力（すなわち、電流の方向と平行な、一軸性の引張歪み）は、シリコン及び炭素（Ｃ）の合金でソース／ドレイン領域を形成することにより、ｎ−ＦＥＴのチャネル領域に生成される。
【０００３】
しかしながら、残る問題は、炭素注入の後に行われるソース／ドレイン注入ステップによって引き起こされる歪みの損失である。例えば、ＮＭＯＳ製造の間、歪み層（ＳｉＣ）の形成に続いて、ソース／ドレイン領域にリン又はヒ素ドーパント注入が行われる。ドープされたＳｉＣの領域は、その間に、自身の歪みのかなりの部分を失う。さらに、従来の炭素注入技術は、歪み層（ＳｉＣ）の形成の間にシリコン基板中に欠陥を生じることがある。もし、歪んだＳｉＣ領域上にその後隆起型ソース／ドレイン領域を成長させると、これらの欠陥が拡大し、全体の歩留まりを低減させることになる。
【０００４】
従って、隆起型ソース／ドレイン領域を用いたトランジスタ構造において、効果的に歪みを与えて維持する方法が必要となっている。そのような方法は、単純、効果的で、且つデバイスの歩留まりを最大にすべきものである。
【発明の概要】
【０００５】
半導体デバイスのチャネル領域における歪みを増大する方法であって、チャネル領域を有するシリコン基板を備えた半導体構造を提供する段階と、チャネル領域の両側に位置し、低温炭素イオン注入または分子炭素イオン注入を含むイオン注入ステップにより形成される歪み層を半導体構造内に形成する段階と、歪み層のそれぞれの上にシリコン層を堆積することにより、歪み層上に隆起型ソース／ドレイン領域を形成する段階と、隆起型ソース／ドレイン領域をドープする段階と、隆起型ソース／ドレイン領域を活性化するために半導体構造をアニーリングする段階とを備える方法が開示される。
【０００６】
半導体デバイスのソース又はドレイン領域における歪みを増大する方法であって、半導体構造を提供する段階と、低温炭素イオン注入または分子炭素イオン注入を含む複数のイオン注入ステップを用いて、半導体構造のチャネル領域の両側に位置する複数の歪み層を半導体構造内に形成する段階と、歪み層上に複数の隆起型ソース／ドレイン領域を形成するために、複数の歪み層のそれぞれの上にシリコン層を堆積する段階と、複数の隆起型ソース／ドレイン領域をドープする段階と、隆起型ソース／ドレイン領域を活性化するためにミリ秒アニーリング技術を用いて半導体構造をアニーリングする段階とを備える方法が開示される。
【図面の簡単な説明】
【０００７】
添付の図面は、その原理を実用的に応用するためにこれまでに考案された、ここに開示する方法の好ましい実施形態を以下の通り示すものである。
【０００８】
【図１】代表的なイオン注入機システムの概略図である。
【０００９】
【図２】隆起型ソース／ドレイン領域がＳｉ−Ｃ歪み層上を覆う代表的なトランジスタ構造の断面図である。
【００１０】
【図３】開示される方法の代表的なプロセスフローを示すフローチャートである。
【００１１】
【図４】イオン注入、及びドーパント注入後の歪み損失による合成歪みのグラフ表示である。
【００１２】
【図５】半導体構造中の深さの関数として歪みを示すグラフ表示である。
【００１３】
【図６】半導体構造中の深さの関数として歪みを示すグラフ表示である。
【００１４】
【図７Ａ】基板物質と代表的な隆起型ソース／ドレイン領域との間の界面を示す断面図である。
【図７Ｂ】基板物質と代表的な隆起型ソース／ドレイン領域との間の界面を示す断面図である。
【発明を実施するための形態】
【００１５】
上記した歪み損失の問題に対して有効な、Ｓｉ−Ｃ層上に隆起型ソース／ドレイン（Ｓ／Ｄ）を成長させる技術が開示される。炭素の低温イオン注入及び／又は分子炭素イオン注入は、隆起型Ｓ／Ｄの基礎としてその後使用することのできるＳｉ−Ｃ層の生成を可能にする。また、Ｓｉ−Ｃ層上にＳ／Ｄが隆起されているので、隆起型Ｓ／Ｄ領域にドーパントイオン（例えばＰ、Ａｓ）をその後注入することは、炭素含有領域に注入することに比べて、歪み層への影響が小さい（つまり、ドーパント注入が歪み層を緩和させない）。さらに、炭素の低温注入を用いることにより、従来の炭素注入技術を用いた場合に見られるよりも欠陥の少ない基板表面が得られる。従って、隆起型Ｓ／Ｄ領域を後で成長させるための、より良好な表面が得られる。
【００１６】
開示する技術は、低減された温度における１つ又は一連の炭素イオン注入、及び／又は、低減された温度の基板を用いて、又は用いないで分子炭素を使用することを含む。基板は、歪んだフィルムを形成するために、その後アニールされる。隆起型Ｓ／Ｄが、歪んだフィルム上にその後形成される。開示する技術は、低温注入及び／又は炭素注入を用いて形成される歪み層と、トランジスタに導電性のドーパントを付加する間においてもチャネルにおける歪みを保持する隆起型ソース／ドレインとを組み合わせて使用する点において新規である。この技術により、はるかに小さなサイズのＮＭＯＳトランジスタにイオン注入技術を使用することが可能になる。
【００１７】
開示する技術は、歪み層とドーパント層を個別に生成することにより、イオンの横方向の配置、及び熱処理（すなわちアニーリング）を含め、各層の処理を最適化することができるという、更なる恩恵をもたらすこともわかるであろう。
【００１８】
イオン注入とは、一般的に、エネルギーを持ったイオンを基板に直接衝突させることにより、基板中に化学種を堆積するプロセスのことを指す。半導体製造においてイオン注入機は、ターゲット物質の種類や導電性レベルを変えるドーピングプロセスによく使用される。集積回路基板及びその薄膜構造における正確なドーピングプロファイルが、所望のデバイス特性を達成するために使用される。所望のドーピングプロファイルを得るために、１つ以上のイオン種が、異なる照射量及び異なるエネルギーレベルで注入されてよい。低温イオン注入とは、注入されるべき基板（ウェハ）が、注入プロセスの間、＋１５℃から−１００℃の温度範囲に冷却されるプロセスのことを指す。イオン注入に先立ってウェハを事前冷却する代表的な技術は、米国特許出願公開第２００８／００４４９３８号明細書、米国特許出願公開第２００８／０１２１８２１号明細書、及び、米国特許出願公開第２００８／０１２４９０３号明細書に記載されており、その内容全体を参照により本明細書に組み込む。
【００１９】
代表的なイオン注入機システム１００を図１に例示する。まず最初に理解されるべきは、システム１００は、開示する方法を実行するために使用できる様々なイオン注入機システムの単なる１つであり、また、開示する方法は、いかなる点においても、例示されるシステムの仕様にその応用が限定されるものではないことである。つまり、１×１０１５（イオン／ｃｍ２）より大きな照射量、及び、２００から２０，０００ｅＶの間のエネルギーで注入することができる限りにおいて、任意の種類のイオン注入機又はプラズマベースの注入機を使用してよい。さらに、システムは質量フィルタを含んでもよく、あるいは含まなくてもよい。
【００２０】
例示されるイオン注入機システム１００は、高真空環境に収容されている。イオン注入機システム１００は、電源１０１による電位にバイアスされたイオン源１０２、及びイオンビーム１０が通過する一連のビームライン部品を備える。一連のビームライン部品は、例えば、引出し電極１０４、９０°磁気解析器１０６、第１減速（Ｄ１）ステージ１０８、７０°磁気コリメータ１１０、及び第２減速（Ｄ２）ステージ１１２を含む。光線を操作する一連の光学レンズと同様に、ビームライン部品は、イオンビーム１０をターゲットウェハに向かって導く前に、イオンビームをフィルタし、また集中させることができる。イオン注入の間、ターゲットウェハは、時としてロプラット（ｒｏｐｌａｔ）と呼ばれる装置によって１つ以上の次元（例えば並進、回転、傾斜）に動くことのできるプラテン１１４に通常取り付けられている。
【００２１】
イオン注入機システム１００は、システム１００の１つ以上の部品を制御するようにプログラムされたシステムコントローラ１１６を備えてもよい。システムコントローラ１１６は、上記のシステム部品のいくつか、あるいは全てと接続され、これらと通信することができる。例えば、システムコントローラ１１６は、所望の注入深さを得るために、イオンを注入するエネルギーを調節することができる。システムコントローラ１１６は、開示する方法の１つ以上のステップを行うための命令を実行するプロセッサ１１８を含んでよい。
【００２２】
図示されてはいないが、システム１００は、注入プロセスの前、あるいは注入プロセスの間、所望の温度で基板を保持するための基板冷却部をさらに含むことができる。基板冷却は、分子炭素の注入と組み合わせて使用してもよい。これは、分子炭素注入の照射量が比較的低い場合に、特に有利である。
【００２３】
次に図２には、基板１２２、歪み（すなわち炭素含有）層１２８、歪み層１２８を覆う隆起型Ｓ／Ｄ領域１３０、ゲート領域１３２、及びチャネル領域１３４を備える、典型的な半導体構造１２０の断面が示されている。歪み層１２８（実効的にはトランジスタのＳ／Ｄ領域）は、テクノロジーノード（すなわちマイルストーン）に応じて、様々な厚さ及び面積で設けられてよい。例えば、３２ナノメートル（ｎｍ）ノードＣＭＯＳにおいては、歪み層１２８の厚さは約４０から約１４０ｎｍであってよい。隆起型Ｓ／Ｄ層は、典型的にはこの値の約２５−３０％であるが、隆起型Ｓ／Ｄが担うべき他の要求に応じて、より厚いものであってもよい。３２ｎｍノードにおける隆起型Ｓ／Ｄ構造は、約３０から４０ｎｍ以下であるだろう。しかしながら、もしシリコンのシリサイド消費が高い場合は、この値はより厚くてよい。
【００２４】
図３には、図２の構造を形成するプロセスが説明されている。ステップ２００において、半導体基板が提供され、指定されたチャネル領域１３４上にマスク層（不図示）が適用される。マスク層は、その後チャネル領域に炭素イオンが注入されることを防ぐために設けられる。
【００２５】
ステップ３００において、低温イオン注入技術及び／又は分子炭素注入技術を用いて、炭素イオンが基板１２２に注入される。注入ステップは、基板中の所望の深さに炭素イオンを位置させるのに十分な注入エネルギーを使用することができる。前述したように、ステップ３００は、多数回のイオン注入ステップを含むことができる。多数回の注入ステップを使用する場合には、半導体構造中に所望の最終的な注入プロファイルを得るために、エネルギーレベル及び／又は注入時間は、異なるステップ間で変更してよい。
【００２６】
炭素注入ステップは、チャネルキャリアの歪みを最大化するために、チャネル領域１３４に密接して隣接する歪み層１２８を生じるように実行されるべきであることが理解されるであろう。チャネルの歪みを最大化することによって、チャネル領域における電子移動度が増し、従って導電性が増大する。
【００２７】
炭素注入プロセスが完了すると、構造はステップ４００においてアニールされて、注入した炭素イオンがシリコン基板格子の位置を占め、これにより所望の応力を誘起する。アニーリングステップはまた、炭素イオンが凝集するよりも格子に残留することを確実にする。ステップ４００は１つ以上のアニーリングステップを含んでよい。アニーリングステップは、スパイク状アニーリング、レーザアニーリング、及び／又はフラッシュアニーリングを含むミリ秒アニールステップを含んでよい。その他の適当な種類のアニールの例としては、大抵は比較的長く、低温アニールである、固相エピタキシアニールを含む。アニールプロセスが許容されるべき基準としては、原子が別の注入されたイオンへと拡散し凝集を形成するのに要する平均時間よりも再結晶化が速いことである。これは、注入される照射量、温度、時間、並びにアモルファス中及び結晶性物質中におけるイオンの拡散性の関数である。
【００２８】
１つの実施形態においては、アニーリングステップ（ステップ４００）は、炭素イオン注入ステップ（ステップ３００）に続いて直ちに行われるわけではない。その代わりに、隆起型Ｓ／Ｄ領域の形成及びドーピングに続いて単一のアニーリングステップが行われてもよい（下記ステップ７００を参照）。この単一のアニーリングステップは、Ｓ／Ｄ領域を活性化し、歪み層に注入された炭素イオンにシリコン基板格子の位置を占めさせて、所望の応力を誘起するために使用することができる。
【００２９】
ステップ５００において、隆起型Ｓ／Ｄ領域が形成される。隆起型Ｓ／Ｄ領域を形成するための代表的なプロセスは、（１）ドープされた／ドープされていないシリコンのＳ／Ｄ領域上への化学気相蒸着（ＣＶＤ）、（２）シリコンのエピタキシャル成長、（３）シリコンの原子層蒸着（ＡＬＤ）、又は（４）シリコンのプラズマ気相蒸着（ＰＶＤ）を含んでよい。
【００３０】
ステップ６００において、ゲート領域１３２の両側にある歪み層１２８上の隆起型Ｓ／Ｄ領域１３０に、１つ以上のドーパント物質を注入するイオン注入ステップを行い、隆起型Ｓ／Ｄ領域がドープされる。適当なドーパントの例としては、ヒ素、リン、及びアンチモン（Ｓｂ）が含まれる。この注入プロセスの間、チャネル領域１３４にドーパントイオンが存在することを最小限にするために、チャネル領域１３４は再びマスクされる。
【００３１】
ステップ７００において、隆起型Ｓ／Ｄ領域１３０が、１つ以上のアニーリングステップを用いて活性化される。これらのアニーリングステップの１つ以上は、レーザアニーリング又はフラッシュアニーリング、固相エピタキシ、及び／又はＲＴＰスパイクアニールを含むミリ秒アニールステップであってよい。
【００３２】
特定されたアニーリング手段（すなわち、歪み層及び隆起型Ｓ／Ｄ領域をアニールするために、個別のアニーリングステップが使用される場合）の代わりに、隆起型Ｓ／Ｄ領域が形成及びドープされた後に全てのアニーリングステップを実行することができる。この技術は、歪み層１２８に所望の歪みを与えながらも、全体としてより効果的なプロセスをもたらすことができる。
【００３３】
図４は、様々な異なる歪み誘起注入イオン及び歪み誘起注入イオンの組み合わせに対し、歪み層１２８中の深さの関数としてパーセント歪みを示した歪みプロットの例である。図示されたプロットにおいて、Ｃｓは炭素置換濃度を表す（Ｙ軸）。トランジスタのチャネル領域中の横歪みは、この濃度に比例する。Ｘ軸はトランジスタ中の深さを表す。
【００３４】
図４は、トランジスタの断面に沿って変化するチャネル領域中の歪み分布のプロファイルを間接的に示している。このプロットは、様々な注入候補（例えば、炭素（８００）、低温炭素（９００）、エタン（１０００）、低温エタン（１１００）、ゲルマニウム−炭素（１２００）、ゲルマニウム−低温炭素（１３００）、ゲルマニウム−エタン（１４００）、ゲルマニウム−低温エタン（１５００））に対し、約６０ｎｍの深さまでどのように基板中に歪みが作り上げられるかを示す。
【００３５】
図からわかるように、様々なイオン及びイオンの組み合わせを基板に注入し、続いて再結晶化（つまりアニーリング）することで歪み層が形成され、構造中に高レベルの歪みが得られる。しかしながら一般的には、完成したデバイスを作り上げるために、付加的な処理ステップが構造に対して実行されなくてはならない。例えば、Ｓ／Ｄ領域がその後ドーパントを用いて注入及びスパイクアニールされる場合には、歪み層中の歪みが実質的に減少して、歪み層の有効性に影響を及ぼしかねない。
【００３６】
図５は、ドーパント注入後における歪み層１２８中の歪み損失を示す代表的な歪みプロットである。図４と比べた場合に図５は、歪み層注入とＳ／Ｄ領域注入との特定の組合わせによって、歪み層１２８中の歪みがどのように影響を受けるかを示す。図５において、Ｓ／Ｄ領域はリン（例えば、Ｇｅ−Ｃ−Ｐ（１６００）、Ｃ−Ｐ（１７００）、Ｇｅ−低温Ｃ−Ｐ（１８００）、Ｇｅ−エタン−Ｐ（１９００）、エタン−Ｐ（２０００）、Ｇｅ−低温エタン−Ｐ（２１００）、低温エタン−Ｐ（２２００）、Ｇｅ−ＨｉＣ−Ｐ（２３００）、Ｇｅ−低温ＨｉＣ−Ｐ（２４００））を用いてドープされている。
【００３７】
図からわかるように、リンを加えることによりＣｓ（従って歪み）が著しく減少する。例えば、図４の第１のデータセット（Ｃ（８００）と表示）を図５の第２のデータセット（Ｃ−Ｐ（１７００）と表示）と比べると、深さ０−３５ｎｍの領域における置換炭素濃度（歪みに類似）が約１％から約０．３％に減少していることがわかる。
【００３８】
開示する方法は、そのようなドーパントイオンが歪み層１２８中の歪みに及ぼす影響を低減する。開示する方法を用いると、隆起型Ｓ／Ｄ領域１３０中にドーパントイオン（例えばリン）を位置させることによって歪み層１２８中のドーパントイオンが削減され、その結果、歪み層中の歪みをより高いレベルで維持することができる。これは、より大きなチャネルキャリア移動度及び電流フローをもたらす。
【００３９】
図６は、下層シリコン基板との間に良好な界面を持ち、相対的に高いレベルの置換炭素を有するＳｉ：Ｃの厚い層を示す高分解能ＸＲＤロッキングカーブを示している。開示される方法を用いると、高品質のＳｉＣ層（すなわち、エピタキシャル技術を用いて形成された層と比べて、同様に又はより以上に良好なＳｉＣ層）が形成されることをこの図は示している。
【００４０】
炭素イオンの低温注入とそれに続く隆起型Ｓ／Ｄ領域の形成を用いたここで開示する方法は、シリコン基板格子に存在する炭素原子の量を最大化し、注入プロセスにより引き起こされる基板への全体的ダメージを低減する。炭素を用いて歪み層を形成する場合、シリコン格子サイトを占めることのできる炭素原子数を最大化するためには、できるだけ多くのシリコン原子を取り除くことが有利である。低温注入技術は、他の注入技術と比べて、より完全な基板のアモルファス化（つまり、より多くのシリコン原子が取り除かれ、炭素原子によって置換される）をもたらす。アニーリング後、低温注入された基板は、より小さな残存ダメージを示す。これは、低温注入によって炭素原子がより高い濃度で存在するので、空孔、非占有サイト等のような欠陥が、再結晶化（つまりアニーリング）の間に埋められる可能性がより高いためである。その結果、シリコン基板中の欠陥数が低減されるだけでなく、アニーリングステップの間に基板表面がより良好に修復され、これによって、その後隆起型Ｓ／Ｄ領域が形成される表面の滑らかさを向上させる。
【００４１】
従来技術を用いた場合は、注入ステップによって誘起されたシリコン基板中の数多くの欠陥が、その上を覆う隆起型Ｓ／Ｄ領域をその後エピタキシャル形成する間に悪化しかねない。これは、全体歩留まりの望ましくない低下をもたらし得る。図７Ａには、従来技術を用いて注入された典型的な基板１３６が示されている。基板１３６は、基板１３６と典型的な隆起型Ｓ／Ｄ領域１４０との間の界面を形成する平坦ではない上部表面１３８を有している。図７Ｂには、ここで開示する方法を用いて処理された典型的な基板１４２が示されている。基板の上部表面１４４は遥かに滑らかであり、欠陥が少なく、従って、基板１４２と隆起型Ｓ／Ｄ領域１４６との間に、より良好な界面を形成する。注入されたシリコン基板がより滑らかな表面を有するので、基板１４２と隆起型Ｓ／Ｄ領域１４６との間により良好な界面が形成される。これは、隆起型Ｓ／Ｄのより良好な性質、及び、より良好なデバイスの歩留まりをもたらす。
【００４２】
炭素イオンは、歪み層１２８に歪みを誘起することに加えて、隆起型Ｓ／Ｄ領域１３０中のドーパントとしてリン（Ｐ）が使用された場合に、リンに対する拡散バリアとして作用できるという更なる利点を与えることも理解されるであろう。リンはドーパントとして望ましい特性（例えば、低シート抵抗Ｒｓ）を有するものの、注入された物質の全体に拡散する傾向も併せ持つ。ショートチャネル効果やリーク等の否定的な効果を最小限にするためには、ドーパントの拡散を最小にすることが望ましい。そのため、ヒ素（Ａｓ）はリンと同じ拡散傾向を持たないので、ヒ素がリンの代わりによく使用されてきた。しかしながら、歪み層１２８中に炭素を使用することにより、上記のような拡散を伴うことなく、ドーパント層にリンを使用することが可能になる。ヒ素よりもリンを使用することによってより低いシート抵抗を得ることができるため、隆起型Ｓ／Ｄ領域１３０に使用するのは、リンであることがより望ましい。
【００４３】
例えば、命令を実行可能な機械によって読み取ることのできるコンピュータ読み取り可能な記憶媒体中の命令プログラムを具体的に実現することで、ここで開示する方法は自動化される。汎用コンピュータはそのような機械の１つの例である。適当な記憶媒体の非制限的な例としては、当該分野でよく知られた、読み取り可能又は書き込み可能なＣＤ，フラッシュメモリチップ（例えばサムドライブ）、様々な磁気記憶媒体等のデバイスが含まれる。
【００４４】
本発明は特定の実施形態を参照して開示されているが、添付の請求項に定義される本発明の範囲から逸脱することなく、記載される実施形態に対して様々な修正、改良、及び変更を加えることが可能である。従って、本発明は、記載された実施形態に限定されることを意図するものではなく、続く請求項の記載及びその均等物により定義される全範囲を有するものである。
【００４５】
ここでの機能及びプロセスステップは、自動的に、あるいは完全又は部分的にユーザコマンドに対応して実行されてよい。自動的に実行される動作（ステップを含む）は、ユーザが直接動作を始動させずとも、実行可能な命令又は装置の操作に対応して実行される。
【００４６】
図１−図３のシステム及びプロセスは排他的ではない。同じ目的を果たすため、他のシステム、プロセス、及びメニューが発明の原理に従って導き出されてよい。特定の実施形態を参照してこの発明を記載してきたが、ここで示された、また記載された実施形態や変形例は、単に説明を目的としたものであることが理解されるべきである。現在の設計に対する変更は、発明の範囲から逸脱することなく、当業者によって実行されてよい。代替的な実施形態においては、プロセスやアプリケーションは、図１の構成要素をつなぐネットワークにアクセスする１つ以上の（例えば、分散型の）処理装置に設置されてよい。さらに、図面に規定された機能及びステップのいずれも、ハードウェア、ソフトウェア、あるいは両者の組み合わせによって実行されてよく、また、図１の構成要素をつなぐネットワーク、又はインターネットを含むその他の接続されたネットワーク上の任意の場所に設置された１つ以上の処理装置に存在してよい。
【特許請求の範囲】
【請求項１】
隆起型ソース／ドレイン領域を有する半導体デバイスを形成する方法であって、
チャネル領域を有するシリコン基板を備えた半導体構造を提供する段階と、
前記チャネル領域の両側に位置し、低温炭素イオン注入または分子炭素イオン注入を含むイオン注入ステップにより形成される歪み層を前記半導体構造内に形成する段階と、
前記歪み層のそれぞれの上にシリコン層を堆積することにより、前記歪み層上に隆起型ソース／ドレイン領域を形成する段階と、
前記隆起型ソース／ドレイン領域をドープする段階と、
前記隆起型ソース／ドレイン領域を活性化するために前記半導体構造をアニーリングする段階と
を備える方法。
【請求項２】
前記歪み層を形成する段階は、複数のイオン注入ステップを含む請求項１に記載の方法。
【請求項３】
前記低温イオン注入ステップは、略＋１５℃から−１００℃の温度で行われる請求項２に記載の方法。
【請求項４】
前記イオン注入ステップは、分子炭素を用いたイオン注入技術を含む請求項２に記載の方法。
【請求項５】
前記ドープする段階は、リン、ヒ素、及びアンチモンの少なくとも１つを有するイオンを前記隆起型ソース／ドレイン領域に注入することを含む請求項１に記載の方法。
【請求項６】
前記歪み層を形成する段階の後であって、前記歪み層のそれぞれの上にシリコン層を堆積するステップの前に、歪み層アニーリングステップを行う段階を更に備える請求項１に記載の方法。
【請求項７】
前記歪み層アニーリングステップを行う段階は、ミリ秒アニール技術を含む請求項６に記載の方法。
【請求項８】
前記歪み層に歪みを生成するために前記半導体構造をアニーリングする段階は、複数のアニーリングステップを含む請求項６に記載の方法。
【請求項９】
前記隆起型ソース／ドレイン領域を活性化するために前記半導体構造をアニーリングする段階は、ミリ秒アニール技術を含む請求項１に記載の方法。
【請求項１０】
前記歪み層を形成する段階は、前記基板中の異なる深さに炭素イオンを注入する複数のイオン注入ステップを含む請求項１に記載の方法。
【請求項１１】
隆起型ソース／ドレイン領域を有する半導体デバイスを形成する方法であって、
半導体構造を提供する段階と、
低温炭素イオン注入または分子炭素イオン注入を含む複数のイオン注入ステップを用いて、前記構造のチャネル領域の両側に位置する複数の歪み層を前記半導体構造内に形成する段階と、
前記歪み層上に複数の隆起型ソース／ドレイン領域を形成するために、前記複数の歪み層のそれぞれの上にシリコン層を堆積する段階と、
前記複数の隆起型ソース／ドレイン領域をドープする段階と、
前記隆起型ソース／ドレイン領域を活性化するためにミリ秒アニーリング技術を用いて前記半導体構造をアニーリングする段階と
を備える方法。
【請求項１２】
前記複数の歪み層を形成する段階は、複数のイオン注入ステップを含む請求項１１に記載の方法。
【請求項１３】
前記低温イオン注入ステップは、略＋１５℃から−１００℃の温度で行われる請求項１１に記載の方法。
【請求項１４】
前記イオン注入ステップは、分子炭素を用いたイオン注入技術を含む請求項１１に記載の方法。
【請求項１５】
前記ドープする段階は、リン、ヒ素、及びアンチモンの少なくとも１つを有するイオンを前記隆起型ソース／ドレイン領域に注入することを含む請求項１１に記載の方法。
【請求項１６】
前記複数の歪み層を形成する段階の後であって、前記複数の歪み層のそれぞれの上にシリコン層を堆積する段階の前に、歪み層アニーリングステップを行う段階を更に備える請求項１１に記載の方法。
【請求項１７】
前記歪み層アニーリングステップを行う段階は、ミリ秒アニール技術を含む請求項１６に記載の方法。
【請求項１８】
前記歪み層アニーリングステップを行う段階は、複数のアニーリングステップを含む請求項１６に記載の方法。
【請求項１９】
前記隆起型ソース／ドレイン領域を活性化するために前記半導体構造をアニーリングする段階は、ミリ秒アニール技術を含む請求項１１に記載の方法。
【請求項２０】
前記複数の歪み層を形成する段階は、前記半導体構造中の異なる深さに炭素イオンを注入する複数のイオン注入ステップを含む請求項１１に記載の方法。
【請求項１】
隆起型ソース／ドレイン領域を有する半導体デバイスを形成する方法であって、
チャネル領域を有するシリコン基板を備えた半導体構造を提供する段階と、
前記チャネル領域の両側に位置し、低温炭素イオン注入または分子炭素イオン注入を含むイオン注入ステップにより形成される歪み層を前記半導体構造内に形成する段階と、
前記歪み層のそれぞれの上にシリコン層を堆積することにより、前記歪み層上に隆起型ソース／ドレイン領域を形成する段階と、
前記隆起型ソース／ドレイン領域をドープする段階と、
前記隆起型ソース／ドレイン領域を活性化するために前記半導体構造をアニーリングする段階と
を備える方法。
【請求項２】
前記歪み層を形成する段階は、複数のイオン注入ステップを含む請求項１に記載の方法。
【請求項３】
前記低温イオン注入ステップは、略＋１５℃から−１００℃の温度で行われる請求項２に記載の方法。
【請求項４】
前記イオン注入ステップは、分子炭素を用いたイオン注入技術を含む請求項２に記載の方法。
【請求項５】
前記ドープする段階は、リン、ヒ素、及びアンチモンの少なくとも１つを有するイオンを前記隆起型ソース／ドレイン領域に注入することを含む請求項１に記載の方法。
【請求項６】
前記歪み層を形成する段階の後であって、前記歪み層のそれぞれの上にシリコン層を堆積するステップの前に、歪み層アニーリングステップを行う段階を更に備える請求項１に記載の方法。
【請求項７】
前記歪み層アニーリングステップを行う段階は、ミリ秒アニール技術を含む請求項６に記載の方法。
【請求項８】
前記歪み層に歪みを生成するために前記半導体構造をアニーリングする段階は、複数のアニーリングステップを含む請求項６に記載の方法。
【請求項９】
前記隆起型ソース／ドレイン領域を活性化するために前記半導体構造をアニーリングする段階は、ミリ秒アニール技術を含む請求項１に記載の方法。
【請求項１０】
前記歪み層を形成する段階は、前記基板中の異なる深さに炭素イオンを注入する複数のイオン注入ステップを含む請求項１に記載の方法。
【請求項１１】
隆起型ソース／ドレイン領域を有する半導体デバイスを形成する方法であって、
半導体構造を提供する段階と、
低温炭素イオン注入または分子炭素イオン注入を含む複数のイオン注入ステップを用いて、前記構造のチャネル領域の両側に位置する複数の歪み層を前記半導体構造内に形成する段階と、
前記歪み層上に複数の隆起型ソース／ドレイン領域を形成するために、前記複数の歪み層のそれぞれの上にシリコン層を堆積する段階と、
前記複数の隆起型ソース／ドレイン領域をドープする段階と、
前記隆起型ソース／ドレイン領域を活性化するためにミリ秒アニーリング技術を用いて前記半導体構造をアニーリングする段階と
を備える方法。
【請求項１２】
前記複数の歪み層を形成する段階は、複数のイオン注入ステップを含む請求項１１に記載の方法。
【請求項１３】
前記低温イオン注入ステップは、略＋１５℃から−１００℃の温度で行われる請求項１１に記載の方法。
【請求項１４】
前記イオン注入ステップは、分子炭素を用いたイオン注入技術を含む請求項１１に記載の方法。
【請求項１５】
前記ドープする段階は、リン、ヒ素、及びアンチモンの少なくとも１つを有するイオンを前記隆起型ソース／ドレイン領域に注入することを含む請求項１１に記載の方法。
【請求項１６】
前記複数の歪み層を形成する段階の後であって、前記複数の歪み層のそれぞれの上にシリコン層を堆積する段階の前に、歪み層アニーリングステップを行う段階を更に備える請求項１１に記載の方法。
【請求項１７】
前記歪み層アニーリングステップを行う段階は、ミリ秒アニール技術を含む請求項１６に記載の方法。
【請求項１８】
前記歪み層アニーリングステップを行う段階は、複数のアニーリングステップを含む請求項１６に記載の方法。
【請求項１９】
前記隆起型ソース／ドレイン領域を活性化するために前記半導体構造をアニーリングする段階は、ミリ秒アニール技術を含む請求項１１に記載の方法。
【請求項２０】
前記複数の歪み層を形成する段階は、前記半導体構造中の異なる深さに炭素イオンを注入する複数のイオン注入ステップを含む請求項１１に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【公表番号】特表２０１２−５２５７０９（Ｐ２０１２−５２５７０９Ａ）
【公表日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１２−５０８５５１（Ｐ２０１２−５０８５５１）
【出願日】平成２２年４月２３日（２０１０．４．２３）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３２２４１
【国際公開番号】ＷＯ２０１０／１２６７９３
【国際公開日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（５００３２４７５０）バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド (88)
【Ｆターム（参考）】
【公表日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２２年４月２３日（２０１０．４．２３）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３２２４１
【国際公開番号】ＷＯ２０１０／１２６７９３
【国際公開日】平成２２年１１月４日（２０１０．１１．４）
【出願人】（５００３２４７５０）バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド (88)
【Ｆターム（参考）】
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