【課題】小型で配線抵抗が小さい半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２９の領域ＨＲの上層部分に横型のＭＯＳＦＥＴからなるハイサイド・トランジスタＨＱを形成すると共に、領域ＬＲに縦型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱを形成する。次に、ハイサイド・トランジスタＨＱのソース領域（ｎ^＋型領域２６）を貫通し、ローサイド・トランジスタＬＱのドレイン領域（ｎ^＋型基板２１）に相当する深さまで到達する接続部材４２を形成し、半導体基板２９の下面を研削して接続部材４２を露出させ、半導体基板２９の下面上に、接続部材４２及びローサイド・トランジスタＬＱのドレイン領域（ｎ^＋型基板２１）の双方に接続された裏面電極４０を形成する。これにより、半導体チップ２０が作製される。この半導体チップ２０は、ＤＣ−ＤＣコンバータの出力回路を構成する。 （もっと読む）

【課題】垂直型トランジスタの形成時に、ビットライントレンチの形成工程をを単純化することができる半導体素子及びその製造方法を提供する。
【解決手段】垂直型トランジスタの形成のため、ソース/ドレーン領域に用いられる第1垂直型ピラー120と、チャンネルに用いられる第3垂直型ピラー125と、第1ビットラインインプラント領域140と、第3垂直型ピラー125の側壁を取り囲むサラウンドゲート130とで垂直型トランジスタ150を形成した後、ビットライントレンチの形成のためギャップフィル特性に優れたSOC(Spin On Carbon)膜160を形成する。SOC膜160は低温処理が可能であり、垂直型トランジスタ150に加えるストレスを最小化して倒れ問題を防止することができ、高温アニーリング工程で発生する表面の粗化現象がないので、CMP工程を省略することができる。 （もっと読む）

【課題】リセスゲート及びこれを含む半導体素子の製造方法を提供する。
【解決手段】半導体素子のリセスゲートは、基板１１０と、金属層１６５と、ポリシリコン層と、ポリシリコン層に隣接し、金属層１６５から離隔され、形成されたソース領域及びドレーン領域と、を含む。半導体素子の形成方法は、基板１１０の上にソース/ドレーン１２０層を形成する段階と、リセス１１２を形成し、第１導電層パターン１４５を形成する段階と、第１導電層パターン１４５上に第２導電層を形成する段階、ソース/ドレーン層１２０と重畳されるように第２導電層パターン１５６を形成する段階と、前記第２導電層パターン１５６と、前記ソース/ドレーン層１２０上に絶縁層を蒸着する段階と、第２導電層パターン１５６上にキャップを形成するように絶縁層を平坦化する段階と、を含む。 （もっと読む）

【課題】半導体素子とコンタクトプラグとが高精度で位置合わせされた半導体装置の製造方法を提供する。
【解決手段】半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、第１構造体が露出するまで開口２を設ける。 （もっと読む）

【課題】半導体装置の消費電力が増加してしまうのを抑制することが可能な半導体装置を提供する。
【解決手段】このパワーＭＯＳＦＥＴ１００（半導体装置）は、シリコン基板１に形成され、不純物が導入された埋込ドレイン層２と、埋込ドレイン層２に到達するようにシリコン基板１に形成されるとともに、その内側面に絶縁膜１２が形成された溝部１１と、溝部１１の下端部からさらに下方に突出するように形成された溝部１３と、溝部１１および溝部１３に埋め込まれた導電性部材１４とを備えている。また、埋込ドレイン層２と導電性部材１４とが接している。 （もっと読む）

【課題】チャネルが上下方向に形成されるトランジスタアレイ内における各トランジスタの駆動電圧の伝達効率を増大させるための半導体素子及びその製造方法を提供すること。
【解決手段】本発明の半導体素子は、複数の柱パターンと、各々の前記柱パターンを囲むゲート絶縁膜と、各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜とを備え、該導電膜は、ゲート電極及び配線として機能することを含む。 （もっと読む）

【課題】上部ピラーを取り囲むハードマスクパターン及びスペーサの損失を最小化して上部ピラーへのアタックを防止できる垂直チャネルトランジスタを備える半導体素子の製造方法の提供。
【解決手段】上方にハードマスクパターンを有する上部ピラーＰａ及び下部ピラーＰｂＡを半導体基板上に形成するステップと、下部ピラーを取り囲むサラウンドゲート電極３０４を形成するステップと、前記ピラー間を埋め込む絶縁膜を形成するステップと、ワードライン形成用マスクパターンを用いて、上部ピラーの一部が露出するまで前記絶縁膜を１次エッチングして初期トレンチを形成するステップと、該初期トレンチを含む結果物の全面にバッファ層３０９を形成するステップと、前記初期トレンチの底面の前記バッファ層を除去するステップと、前記サラウンドゲート電極が露出するまで前記絶縁膜を２次エッチングして最終トレンチを形成するステップとを含む。 （もっと読む）

【課題】インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供すること。
【解決手段】この半導体素子は、基板１と、基板１の一方側に形成される半導体積層構造部２とを備える。半導体積層構造部２は、ｎ型層５、このｎ型層５の一方側（下面側）に積層されたｐ型層４、およびこのｐ型層４に積層されたｎ型層３からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５をこの第１半導体積層構造８と共有し、ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６、およびこのｐ型層６に積層されたｎ型層７からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備える。 （もっと読む）

【課題】エッチング工程を利用しなくとも、垂直チャネルとして作用するピラーを安定的に構築できる垂直チャネルトランジスタの製造方法を提供すること。
【解決手段】本発明の垂直チャネルトランジスタの製造方法は、基板上に犠牲膜２２を形成するステップと、犠牲膜２２にコンタクトホール２３を形成するステップと、コンタクトホール２３を埋め込み、犠牲膜２２の表面上まで横方向に延長されたピラーを形成するステップと、犠牲膜２２を除去するステップと、ピラーの露出した側壁と基板の露出した部分との上にゲート絶縁膜２９を形成するステップと、少なくともピラーの露出した側壁上に形成されたゲート絶縁膜２９の一部を取り囲むゲート電極３０を形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】異なるチャネル長のトランジスタを有し、設計の自由度が向上され、かつ、ゲート容量の増加を防止できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１に、第一の導電型の活性領域４１、４２を形成し、チャネル用シリコン柱４ｂ、４ｃを含む複数のシリコン柱４ａ〜４ｄを形成した後、第二の導電型の第一半導体領域７ａを形成する工程と、容量増加防止用絶縁膜１０を設けてゲート電位供給用シリコン柱４ａ、４ｄを形成する工程と、前記チャネル用シリコン柱４ｂ、４ｃの周囲にゲート絶縁膜１１を設ける工程と、ゲート電位供給用電極１２ｂとゲート電極１２ａを形成し、接続する工程と、第一層間絶縁膜１３を形成する工程と、前記チャネル用シリコン柱４ｂの高さを低くする工程と、第二の導電型の第二半導体領域７ｂを形成する工程と、を有する半導体装置１００の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成に異なる酸化処理を備える、集積回路を製造する方法を提供する。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。 （もっと読む）

【課題】垂直型及び水平型ゲートを有する半導体素子及び製造方法を提供する。
【解決手段】本発明のある態様の半導体素子は、高濃度第１導電型の半導体基板と、前記半導体基板上に形成された低濃度第１導電型のエピタキシャル層と、前記エピタキシャル層の所定領域に互いに隔たって形成された複数個の第２導電型のベース領域と、一方の側の端部または両側端部の前記ベース領域を除く前記各ベース領域内に形成された複数個の高濃度第１導電型のソース領域と、前記各ベース領域間の前記エピタキシャル層に形成された複数個の高濃度第１導電型のドレイン領域と、前記各ソース領域とベース領域を貫通して形成される複数個のトレンチと、前記各トレンチ内に形成された第１ゲート電極と、前記各ドレイン領域と前記ベース領域間に形成されるフィールド酸化膜と、前記各ソースと前記ドレイン領域間の前記ベース領域上に形成される複数個の第２ゲート電極と、を含む。 （もっと読む）

【課題】 装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置を提供する。
【解決手段】 第１絶縁膜３ａを貫通するように基板面に直交する深さ方向に形成される導電膜１４ａと、第２絶縁膜３ｂの直上層から底面に達するまで一の外側壁に沿って深さ方向に形成される導電膜１４ｂと、導電膜１４ｂの底面の深さ位置から絶縁膜３ａ及び３ｂに挟まれた領域に係る基板２の上面位置に亘って、少なくとも導電膜１４ｂの底面及び絶縁膜３ｂと接触していない側の外側壁と接触して形成される絶縁膜１３ｂと、絶縁膜１３ｂと３ｂに挟まれた領域内において底面から上面に向かって、第１導電型の第１不純物拡散領域６、第２導電型の第２不純物拡散領域５ａ、第１導電型の第３不純物拡散領域７、及び高濃度の前記第１導電型の第４不純物拡散領域１７ｂを備える。 （もっと読む）

【課題】トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供する。
【解決手段】ゲートトレンチ１６の底部１６ｂは、ＳＴＩ１４から相対的に遠い第１の底部１６ｂ_１と、ＳＴＩ１４から相対的に近い第２の底部１６ｂ_２を有している。そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ_２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、ゲートトレンチの第１の底部１６ｂ_１を構成する部分は、副チャネル領域１０ｅとして機能する。第２の底部１６ｂ_２の曲率半径は第１の底部１６ｂ_１の曲率半径よりも大きい。ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。 （もっと読む）

【課題】ゲート−ソース間耐圧の向上を図る。
【解決手段】Ｎ型のエピタキシャル層６の表層部には、Ｐ型のボディ領域１０が形成されている。エピタキシャル層６には、その表面から掘り下がったトレンチ１１が、ボディ領域１０を貫通して形成されている。ボディ領域１０の表層部において、トレンチ１１の側方には、Ｎ^＋型のソース領域１２が形成されている。トレンチ１１の底面および側面には、ゲート絶縁膜１４が形成され、このゲート絶縁膜１４を介して、トレンチ１１にゲート電極１５が埋設されている。ゲート電極１５の表面は、ソース領域１２の表面よりも一段低く形成されている。ゲート電極１５の表面の周縁部上には、トレンチ１１の側面の上端部に対向する周壁膜１６が形成されている。 （もっと読む）

【課題】縦型絶縁ゲート型電界効果トランジスタのソースコンタクト抵抗を低減する。
【解決手段】半導体装置４０では、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａより深く、凹部３を有する第２のソース層２ｂが設けられる。凹部３上には、積層された第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂを貫通するようにゲート開口部が設けられる。側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｃ、チャネル部７、及びドレイン層８が積層埋設される。第３のソース層２ｃは、下部が第２のソース層２ｂと接するように、凹部３上及びゲート開口部に埋設される。第１の層間絶縁膜４ａと凹部３の間に突起状のゲート絶縁膜凸部６ａが設けられる。 （もっと読む）

【課題】トレンチゲート型トランジスタにおいて、ゲート容量の低減、結晶欠陥の発生の抑止、及びゲート耐圧の向上を図る。
【解決手段】Ｎ−型半導体層１２にトレンチ１４を形成する。トレンチ１４において、底部及びその近傍には、角部１２Ａ，１２Ｂで丸みを帯びて均一に厚いシリコン酸化膜１５Ａが形成される。一方、トレンチ１４の側壁の上方には、シリコン酸化膜１５Ａよりも薄く、角部１２Ｃ，１２Ｄで丸みを帯びたシリコン酸化膜１５Ｂが形成される。さらに、トレンチ１４内から外側に延びるゲート電極１８が形成される。厚いシリコン酸化膜１５Ａによりゲート容量が低減され、その上方の薄いシリコン酸化膜１５Ｂにより優れたトランジスタ特性が確保される。また、角部１２Ａ，１２Ｂの丸みにより、結晶欠陥が発生しにくくなると共に、ゲート電界が分散されてゲート耐圧が向上する。 （もっと読む）

【課題】トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。
【解決手段】トレンチ１７内には、ゲート酸化膜１３Ｂが形成され、トレンチ１７の端部にゲート酸化膜１３Ｂと接してトレンチ酸化膜１６が形成されている。トレンチ酸化膜１６は、ゲート酸化膜１３Ｂより厚い膜厚を有している。トレンチ１７内には、ゲート酸化膜１３Ｂを覆って、ゲート電極１８が形成されている。また、Ｎ−型半導体層１２の表面には、トレンチ１７の側壁のゲート酸化膜１３Ｂに接してボディ層１９が形成されている。このように、ゲート電極１８のトレンチ１７の引き出し部１８Ｓに、厚いトレンチ酸化膜１６を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。 （もっと読む）

【課題】完全空乏化型のトランジスタ特性を維持しつつ、良好なＳ値と大きなドレイン電流が得られる縦型ＳＧＴ構造を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、完全空乏化が可能な太さに形成された複数の半導体の基柱５と、複数の基柱５の各々の外周面に設けられたゲート絶縁膜１０と、複数の基柱５の隙間を埋めて複数の基柱５の各々の外周面を覆うゲート電極１１と、を備えていることを特徴とする。 （もっと読む）

【課題】縦型ＭＯＳトランジスタが密集するアレイ部において、設計自由度の高いゲート電極への電位供給手段を有した半導体装置を提供する。
【解決手段】第１の導電型のゲート電極（２）を共有した複数の角柱縦型ＭＯＳトランジスタを有する半導体装置であって、角柱縦型ＭＯＳトランジスタが第１の角柱（３，４，５）の周りに形成されたゲート絶縁膜（１８）を介して前記ゲート電極と対峙して成り、該ゲート電極への電位供給（６）を、前記第１の角柱と同時に形成され、かつ、ゲート電極の導電型と同じ第１の導電型であり、少なくとも一部分のゲート絶縁膜を除去した部分で前記ゲート電極に接している第２の柱（８）を介して行う。 （もっと読む）