【課題】ドリフト領域のオン抵抗をより低減できると共に基板表面へのダメージを回避できる半導体装置およびその製造方法を提供する。
【解決手段】この半導体装置の製造方法によれば、第２の絶縁膜としてのシリコン酸化膜５上に犠牲膜６を形成しこの犠牲膜６でトレンチ４を埋め込み、図１Ｇに示すように、トレンチ４に埋め込んだ犠牲膜６と、犠牲膜６およびシリコン酸化膜５上に形成したレジストパターン７とをマスクとして、シリコン酸化膜５のうちで少なくともＰ型ウエル領域３の側面３Ａに接している部分を除去する。犠牲膜６を用いることにより、トレンチ４内に膜厚の異なる第１,第２の絶縁膜(シリコン酸化膜８,５)を形成するに際してトレンチ４内にレジストパターンを形成する必要を無くすることができる。また、犠牲膜６を形成することによりウエハ表面とトレンチ４内とでシリコン酸化膜５の膜厚が異ならないようにできる。 （もっと読む）

【課題】ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を
除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、
基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。この単結晶膜をＣＭＰで窒化膜１９の膜厚に規定し、この単結晶膜と絶縁膜からなる積層膜に、チャネルとなる任意の大きさの開口を形成する。この開口形成時にできた、単結晶膜の端面を酸化させることによりゲート酸化膜を形成する。 （もっと読む）

【課題】低いゲート・ドレイン間容量（Ｃ_GD）を提供し、その上で、標準ＣＭＯＳフローと互換性を持つ製造工程を提供する。
【解決手段】直交ゲート拡張ドレインＭＯＳＦＥＴ（ＥＤＭＯＳ）構造は、低いゲート・ドレイン間の容量（Ｃ_GD）を提供し、さらに高い信頼性を示す。シャロートレンチアイソレーション（ＳＴＩ）酸化膜領域に折り畳まれたゲート電極を有する。水平および垂直ゲート電極部は、ゲート制御を提供する。同じ基板上に高圧デバイスおよび標準ＣＭＯＳの部品を収容する。表面電界緩和型（ＲＥＳＵＲＦ）技術は、高い降伏電圧と特定のオン抵抗との間のトレードオフを最適化するために使用される。デバイス製造工程は、標準ＣＭＯＳフローと互換性を持ち、基本的なＣＭＯＳ技術からプロセスモジュールを加えるかあるいは除くことができる。 （もっと読む）

【課題】トレンチゲート型トランジスタのオン抵抗とプレーナ型トランジスタの耐圧とを同時に最適化する。
【解決手段】半導体基板１０上に、半導体層１６Ａ、１６Ｂがエピタキシャル成長により形成される。第１の領域において第１の埋め込み層１２が形成され、第２の領域において第２の埋め込み層１３が形成される。第１の埋め込み層１２はＮ＋型の第１の不純物層１２Ａと、それより広い範囲に拡散されたＮ型の第２の不純物層１２Ｂとによって形成される。第２の埋め込み層１３はＮ＋型の不純物層のみで形成される。第１の領域において半導体層１６Ａの表面からＮ型の第３の不純物層１８が深く拡散される。第１の領域にはトレンチゲート型トランジスタが形成され、第２の領域にはプレーナ型トランジスタが形成される。 （もっと読む）

寄生ＮＰＮなしでバルクシリコンからの電流フローを許容する、非常に短いチャネルを有するハイブリッドパワー電界効果トランジスタ（ＦＥＴ）装置。装置は、ＪＦＥＴコンポーネント、ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴ、およびトレンチ端の底部のＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴまたはソースに接続する絶縁ゲートを有するＭＯＳＦＥＴを含む。 （もっと読む）

【課題】ドナー元素を含む半導体層を備えた半導体素子を形成する場合に、このドナー元素が上層に拡散することを抑制することができる半導体素子を提供する。
【解決手段】ＺｎＯ基板上にＧａドープＭｇＺｎＯ層、アンドープＭｇＺｎＯ層、窒素ドープＭｇＺｎＯ層、アンドープ活性層、窒素ドープＭｇＺｎＯ層と積層した積層体でＧａの拡散を分析した。アンドープＭｇＺｎＯ層の次の窒素ドープＭｇＺｎＯ層で、拡散してきたＧａの濃度が表面側になるにつれて、急激に減少しており、この窒素ドープＭｇＺｎＯ層の上層にＧａは拡散していない。このように、ドナー元素を含む同一組成のドナー含有半導体層の一部に、アクセプタ元素を含み前記ドナー含有半導体層と同一組成のアクセプタ含有半導体層を形成することで、ドナー元素の拡散を防止できる。 （もっと読む）

【課題】接触抵抗の増加が抑制されたピラー形状の縦型ＭＯＳトランジスタを用いた半導体装置を提供する
【解決手段】基部１ａと複数のピラー部１Ａとを有するシリコン基板１と、基部１ａに設けられた一方のソースドレイン領域６と、ピラー部１Ａの側面１ｂを覆うゲート絶縁膜４と、ゲート絶縁膜４を介してピラー部１Ａの側面１ｂを覆うゲート電極５と、ピラー部１Ａの上部に設けられた他方のソースドレイン領域１２と、他方のソースドレイン領域１２と接続されるコンタクトプラグ９とを備え、ピラー部１Ａの上面１ｃの全面にコンタクトプラグ９が接続されていることを特徴とする半導体装置１０。 （もっと読む）

【課題】貼り合わせSOI基板を使用せずに容易な製造プロセスにより、微細で、高速且つ高性能なMIS電界効果トランジスタを提供する。
【解決手段】半導体基板1上に酸化膜2を介して、横方向エピタキシャル半導体層3が設けられ、素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。絶縁分離された横方向エピタキシャル半導体層3上に選択的に縦方向エピタキシャル半導体層7が設けられ、上部には高濃度ドレイン領域10及び低濃度ドレイン領域9が設けられ、下部には高濃度ソース領域8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられている。高濃度ドレイン領域10、高濃度ソース領域8及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている。 （もっと読む）

【課題】トレンチゲート型トランジスタ及びその製造方法において、ドレイン引き上げ用トレンチ内におけるドレイン電極の絶縁不良を抑止する。
【解決手段】半導体層１４に形成された第１のトレンチ１８内にトレンチゲート２０を形成し、それを覆う層間絶縁膜２１を形成する。その後、層間絶縁膜２１、半導体層１４及び埋め込み層１２に延びる第２のトレンチを形成する。次に、層間絶縁膜２１の開口部２１Ａの端に形成された突起部２１Ｎと、第２のトレンチ２２の側壁の半導体層１４との段差を埋めるように、熱酸化処理によってシリコン酸化膜２３を形成する。さらに第２のトレンチ内に内壁絶縁膜２４を形成し、その底部の内壁絶縁膜２４及びシリコン酸化膜２３をエッチングして除去し、埋め込み層１２を露出する。その後、第２のトレンチ２２を通して埋め込み層１２と接続されたドレイン電極２５を形成する。 （もっと読む）

【課題】半導体装置に含まれた垂直型トランジスタの製造時に円筒状シリコンパターンの下部の括れた部位により崩壊する現象、及び整列誤差によるゲート電極の食刻を防止することができる製造方法を提供する。
【解決手段】垂直型トランジスタの製造と関連した本発明に係る半導体記憶装置の製造方法は、半導体基板を食刻して柱状のチャンネル領域パターンを形成するステップと、前記チャンネル領域パターンの下部に埋込型ビットラインを形成するステップと、前記チャンネル領域パターンを囲むゲート電極パターンを形成するステップと、前記ゲート電極パターンを繋ぐワードラインを形成するステップと、前記チャンネル領域パターン及び前記ゲート電極パターン上に格納ノードを形成するステップとを含む。 （もっと読む）

【課題】チャネルが上・下方向に形成されるピラーパターンの転倒現象を防止する半導体素子製造方法を提供する。
【解決手段】導電膜３３Ｂをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜４１を形成するステップと、各々の開放領域内にピラーパターン４２を形成するステップと、ピラーパターン４２間の導電膜３３Ｂをエッチングし、ピラーパターン各々を覆うゲート電極３３Ｂを形成するステップを含む。ピラーパターン４２を基板３１のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン４２の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】 ゲート絶縁膜に破壊がない一方でリーク電流不良が発生し、且つリーク電流にゲート電圧の依存性があるような不良が発生した場合には、ゲート絶縁膜を評価するためにＣ−Ｖ波形の測定をすることが考えられ、Ｃ−Ｖ波形に異常が現れた場合は、ゲート絶縁膜中などの電荷の存在を検討する必要があるが、従来では実素子においてこれを正確に検証することはできなかった。
【解決手段】ディスクリートの絶縁ゲート型半導体素子の不良素子（実素子）について、保護ダイオードを切除することなく、ゲート絶縁膜中などの電荷の存在と電荷の極性を確認することができる。ユーザから返品されたサンプルが１個であっても、ゲート絶縁膜などに存在する電荷の検証が可能となる。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、表面にｐ型不純物を注入したｎ型半導体層を順次積層し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、所望の耐圧を確保するのに十分な不純物濃度が所望の深さまで略均一なｐ型ウェル領域を得ることができる。 （もっと読む）

【目的】耐圧とオン抵抗のトレードオフを改善し、高耐圧で低オン抵抗のトレンチ横型パワーＭＯＳＦＥＴなどの半導体装置およびその製造方法を提供する。
【解決手段】ピラー部３０の側壁に局所的に厚い酸化膜１０を形成し、さらにｐリサーフ領域４と第２ｎドレイン領域８を形成することで、第２ｎドレイン領域８の不純物濃度を上げても高耐圧が得られると同時に低オン抵抗化を図ることができる。 （もっと読む）

【課題】二酸化ケイ素や窒化ケイ素など非常に薄い低応力誘電体材料と半導体層とで形成された可とう性の膜で集積回路（２４、２６、２８、．．．３０）を製造する汎用手法を提供する。
【解決手段】膜（３６）の半導体層中に半導体デバイス（２４、２６、２８．．．３０）を形成する。最初に、標準厚さの基板（１８）から半導体膜層（３６）を形成し、次いで、基板の薄い表面層をエッチングまたは研磨する。他のバージョンでは、ボンディングされた従来の集積回路ダイ用の支持および電気的相互接続として可とう性膜を使用し、膜中の複数の層に相互接続部を形成する。１つのそのような膜に複数のダイを接続することができ、膜は次いでマルチチップ・モジュールとしてパッケージされる。 （もっと読む）

【課題】 トレンチを有する半導体装置の駆動能力を向上させる。
【解決手段】 トランジスタのL長と同じ距離かそれより短い距離の深さのトレンチを有すること、さらにトレンチの底部に埋め込み層を用いることで、ソース高濃度拡散層下端あるいはドレイン高濃度拡散層下端からトレンチ底面までの実効的なチャネル長をトレンチ上面のゲート長よりも短くすることができ、駆動能力を向上させることができる。 （もっと読む）

【課題】 他の半導体素子とのオンチップ化が容易で高駆動能力を有する半導体装置を提供する。
【解決手段】 半導体基板１に設けられた第１導電型ウェル領域２に、トレンチ領域１２を複数本設けられており、ソース電極１０は、前記トレンチ領域１２の間の基板表面に設けられた第２導電型ソース領域６とオーミック接合されている。また、第２導電型ソース領域６と隣接して第１導電型高濃度領域１１が設けられており、第２導電型ソース領域６と共にソース電極１０にバッティングコンタクトされ、基板電位が固定されるようになっている。第２導電型ドレイン領域５はトレンチ領域１２の底部に設けられており、トレンチ領域１２の内部に埋め込まれたドレイン電極９によって基板表面に取り出されている。ゲート電極４ａ、４ｂ及びドレイン電極９に任意の電圧を印加することにより、第２導電型ソース領域６から第２導電型ドレイン領域５にキャリアが矢印８の方向流れ、半導体装置がオン状態となる。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】トレンチの側壁に分離されて配置されるゲート電極を有する半導体装置において、ｎソース領域形成用のフォトレジストのフォトリソグラフィ工程での余裕度を広げることができる半導体装置の製造方法を提供する。
【解決手段】トレンチ３とこのトレンチ３の側壁にゲード電極６を形成した半導体装置において、ｎソース領域７を斜めイオン注入１６で形成するときのマスクにフォトレジスト１３およびゲート電極６もしくはトレンチ３側壁で生じるシャドーイング（影となること）をマスクの一部として利用することにより、フォトレジスト１３開口端部位置の余裕度を従来のよりも広くすることができる。 （もっと読む）