【課題】ピラー型ＭＯＳトランジスタに関し、チャネルがフローティング状態になることを防止できる半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置２００は、基板１１に立設された、トランジスタ用の第一のピラー１と、前記第一のピラー１に隣接された、前記第一のピラー１のチャネル１６と同じ導電型の連結部１４と、前記第一のピラー１に連結部１４を介して隣接された、前記チャネル１６と同じ導電型の、前記第一のピラー１のチャネル１６電位制御用の第二のピラー２と、を有し、前記第二のピラー２上面に、電位を与える構造を有することを特徴とする。 （もっと読む）

【課題】ゲート絶縁膜の絶縁破壊を抑制または防止できる構造を有する窒化物半導体素子を提供する。
【解決手段】電界効果トランジスタ１（窒化物半導体素子）は、窒化物半導体の積層構造部３と、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、ガードリング層１１とを含む。積層構造部３は、ｎ型ＧａＮ層４，５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７を積層して構成されている。ゲート絶縁膜１５は、ｎ型ＧａＮ層５、ｐ型ＧａＮ層６およびｎ型ＧａＮ層７に跨るように、積層構造部３の壁面９に形成されている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐ型ＧａＮ層６に対向している。ガードリング層１１は、ｐ型ＧａＮ層６における壁面９に間隔を開けて対向するようにｎ型ＧａＮ層５上に形成されたｐ型ＧａＮ層からなる。 （もっと読む）

【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】トランジスタを備えた半導体装置において、トランジスタのＧＩＤＬを抑制する。
【解決手段】縦型トランジスタを備えた半導体装置に関する。縦型トランジスタは、半導体領域と、半導体領域上に設けられた柱状領域と、柱状領域の側面を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、柱状領域の上部に設けられた第１の不純物拡散領域と、半導体領域内に柱状領域を囲むように設けられた第２の不純物拡散領域と、を有する。第１の不純物拡散領域は、柱状領域の側面と離間するように設けられている。 （もっと読む）

【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。
【解決手段】本発明のトレンチ型パワーＭＯＳトランジスタはゲート導電体３１２と、絶縁層３１０とを備えたトレンチ型ゲート領域を具備する。絶縁層３１０は、ゲート導電体３１２と井戸領域３０８との間で薄い側壁領域を形成しており、ゲート導電体３１２と二重拡散のドーピング領域３０６との間で厚い側壁領域を形成するとともに、ゲート導電体３１２と深井戸領域３０４との間で厚い最下部領域を形成している。 （もっと読む）

【課題】製造工程中にピラー径の変動が小さいピラー型ＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第１のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第２のピラーのゲート電極と隣接する第１のピラーのゲート電極とは接続されており、第１のピラーのゲート電極には第２のピラーのゲート電極を介して電位が供給され、第１のピラーと、該第１のピラーに隣接する第２のピラーの少なくとも一部とは平面視して、第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】トレンチ内に形成されたビット線の底面からのリーク電流を低減する。また、トレンチのアスペクト比を大きく増加させることなく、その後の工程でトレンチ内の空間に安定して成膜して、高アスペクト比による加工性の低下といった問題が生じない半導体装置を提供する。
【解決手段】半導体基板内にトレンチを形成する。このトレンチ内壁の底面上に第一の絶縁膜を形成する。また、トレンチ内壁の側面上に熱酸化により第一の絶縁膜よりも膜厚が薄い第二の絶縁膜を形成する。トレンチ内の第一の絶縁膜上に、ビット線を形成する。 （もっと読む）

【課題】第１配線の比抵抗が小さく、シリサイド異常成長が抑制された半導体装置の製造方法の提供。
【解決手段】第１溝を半導体基板１に設けた後、第１溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層６と半導体層１０とを含む第１配線１１を形成して、半導体層と半導体基板とを直接に接触させる工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第１不純物拡散領域１３を形成する工程と、第１溝と交差する方向に延在する第２溝を半導体基板に設けることで、第１不純物拡散領域を包含して半導体基板に立設されたピラー部１ｂを形成する工程と、第２溝の側壁面にゲート絶縁膜１６を形成してから、ゲート絶縁膜を介してピラー部に対向する第２配線１７を第２溝内に形成する工程と、ピラー部の先端部に、第２不純物拡散領域１９を形成する工程と、を具備してなる半導体装置の製造方法を採用する。 （もっと読む）

【課題】トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴを提供する。
【解決手段】チャネル領域のＦＩＮ幅（１６２）を活性領域の幅（１６１）よりも狭くする。 （もっと読む）

【課題】拡散層と拡散層に接続されるコンタクトとの接触抵抗を低減した半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置の製造方法は半導体基板にピラー部を設ける工程と、前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、第１の絶縁膜を介してピラー部の側面に対向する電極層を形成する工程と、ピラー部及び第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、ピラー部の先端部に第２の不純物拡散領域を形成する工程と、第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、ピラー部の先端面及びピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、を具備してなる。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上のコンタクトと柱状半導体層の周囲に形成されるゲート電極のショートの抑制。
【解決手段】上方に平面状半導体層及び該平面状半導体層上の柱状半導体層が形成された基板に対して、柱状半導体層の上部に第２のドレイン／ソース領域を形成し、コンタクトストッパー膜を成膜し、コンタクト層間膜を成膜し、第２のドレイン／ソース領域上にコンタクトを形成し、ここでコンタクトの形成は、コンタクトのパターンを形成し、コンタクトのパターンを用いてコンタクト層間膜をコンタクトストッパー膜までエッチングすることにより、コンタクト用のコンタクト孔を形成し、コンタクト用のコンタクト孔の底部に残存するコンタクトストッパー膜をエッチングにより除去することを含み、コンタクト用のコンタクト孔の底面の基板への投影面は、柱状半導体層の上面及び側面に形成されたコンタクトストッパー膜の基板への投影形状の外周内に位置する。 （もっと読む）

【課題】同一半導体チップ内に形成されたＮチャネルパワーＴＤＭＯＳトランジスタとＰチャネルパワーＴＤＭＯＳトランジスタの双方のオン電流に対するオン抵抗の低減を図る。
【解決手段】ＮチャネルパワーＴＤＭＯＳトランジスタ用トレンチ４の長辺側とＰチャネルＴＤＭＯＳトランジスタ用トレンチ４の長辺側を４５°傾けて形成する。これによりＮチャネル側のトレンチ４の長辺側の側壁を（１００）面とし、Ｐチャネル側のトレンチ４の長辺側の側壁を（１１０）面として、Ｎチャネル側の電流担体である電子及びＰチャネル側の電流担体である正孔の移動度を高くする。移動度を高くすることによりチャネル部分の導電率を高める。 （もっと読む）

【課題】微細なトレンチを採用するトレンチＤＭＯＳＦＥＴにおいて、ドレイン−ソース間の絶縁破壊電圧を高くするため、低濃度のドリフト層の形成領域を如何に確保するかが課題となる。
【解決手段】ＴＮＤＭＯＳ形成のためのトレンチＴ１の底部のＮ型ウエル層２の表面から内部に延在し、Ｐ型ボディ層３と接続するＮ型埋め込みドリフト層５を形成する。次にトレンチＴ１の両側壁にゲート電極７ａ、スペーサー８ａを重畳して形成する。次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。これによりＮ＋型ドリフト層１１からＰ型ボディ層３底部まで延在する低濃度のＮ型埋め込みドリフト層５を確保する。なお、Ｎ＋型ドレイン層１１を形成しないで、トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成しても良い。 （もっと読む）

【課題】ゲート電極７作製後にチャネル部１２を作製する縦型ＭＩＳＦＥＴの製造方法において、ゲート絶縁膜１０に損傷を与えたり移動度を劣化させたりすることなく、孔底面に形成された絶縁膜や、自然酸化膜を除去する。
【解決手段】単結晶半導体基板１または単結晶半導体層に形成された不純物領域８の上に、第一絶縁層４、５と、ゲート電極層７と、第二絶縁層５、４と、をこの順に積層した積層体を形成し、前記積層体に不純物領域８が露出する孔を形成し、少なくとも前記孔の側壁に露出しているゲート電極層７、および、前記孔の底面に露出している不純物領域８の上に絶縁膜１０を形成し、ゲート電極層７の露出部分の上に形成された絶縁膜１０の上に半導体膜を重ねて形成し、不純物領域８の上に形成された絶縁膜を除去し、孔の底面に露出している不純物領域８に接し、孔底面から孔の開口部までつながる半導体部を形成する半導体装置の製造方法を提供する。 （もっと読む）

不揮発性メモリセルにアクセスするための半導体装置が提供される。いくつかの実施形態においては、半導体装置は、ソース、ドレインおよびウェルを含む半導体層の縦型スタックを有する。半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間の電流の流れを発生させる。
（もっと読む）

【課題】長い直線状のトレンチ１内に、ゲート絶縁膜１７を介して第１ゲート電極２等を有するＴＤＭＯＳトランジスタについて、増大するゲート抵抗と寄生容量に基づくゲート遅延の問題を、ゲート絶縁膜１７に損傷を与えることなく改善する。
【解決手段】トレンチ１の側壁に、第１ゲート電極２等の材料となるポリシリコン膜２２の膜厚の２倍未満の幅と奥行きからなるトレンチ凸部１ａを形成する。トレンチ凸部１ａはポリシリコン膜２２で埋め込まれるのでその表面に形成された層間絶縁膜１９に、トレンチ凸部１ａ部分のポリシリコンのみが露出する第１ゲートコンタクト４等を形成する。該第１ゲートコンタクト４等と接続する第１ゲート配線電極Ｇ１等を一定間隔の元、複数本形成する。 （もっと読む）

【課題】トレンチ構造の歪み導入要素によりに歪み導入されたチャネルを持つＭＯＳトランジスタのリーク電流を改善する。
【解決手段】ＭＯＳトランジスタ１０６のチャネル領域１０８に、第１トレンチ構造５５ａ、第２トレンチ構造５５ｂによる歪み導入要素だけでなく、別の歪み導入要素として、ＭＯＳトランジスタ１０６表面上にコンフォーマルに設けられた窒化シリコンキャップ層１３０を設ける。別の態様では、チャネル領域１０８内の歪みは、ガス種、例えば水素、酸素、ヘリウムまたは別の希ガスをゲート１１０またはチャネル領域１０８の下の領域内に注入することによって導入される。 （もっと読む）

パッシベートされたシリコンナノワイヤーの製造方法およびこれにより得られる電子構造体について記載する。こうした構造体は、金属−酸化物−半導体（ＭＯＳ）構造を含むことができ、構造体はＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）または光電子スイッチに用いることができる。
（もっと読む）