【課題】良好な特性を有しながら、半導体製造工程における半導体製造装置と半導体装置とへの金属汚染を抑制するような構造を有する半導体装置、および、その製造方法を提供する。
【解決手段】本発明の半導体装置は、ｎＭＯＳ ＳＧＴ２２０であり、第１の平面状シリコン層上２３４に垂直に配置された第１の柱状シリコン層２３２表面に並んで配置された、第１のｎ^＋型シリコン層１１３と、金属を含む第１のゲート電極２３６と、第２のｎ^＋型シリコン層１５７とから構成される。そして、第１の絶縁膜１２９が、第１のゲート電極２３６と第１の平面状シリコン層２３４との間に、第２の絶縁膜１６２が第１のゲート電極２３６の上面に配置されている。また、金属を含む第１のゲート電極２３６が、第１のｎ^＋型シリコン層１１３、第２のｎ^＋型シリコン層１５７、第１の絶縁膜１２９、および、第２の絶縁膜１６２に囲まれている。 （もっと読む）

【課題】位置及び不純物濃度を精密に制御できるようにする垂直型トランジスタの不純物領域の形成方法及びこれを利用する垂直型トランジスタの製造方法を提供すること。
【解決手段】半導体基板に対するイオン注入を行って半導体基板の下部に不純物イオン接合領域を形成するステップと、そして、半導体基板に対するエッチングによりトレンチを形成し、エッチングは、不純物イオン接合領域の一部が除去されるようにして、不純物イオン接合領域のうち、除去されずに残っている領域がトレンチ下部で露出して埋め込みビットライン接合領域として機能するように行うステップとを含むことを特徴とする。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】高耐圧でオン電圧を低くできる双方向素子および半導体装置を提供すること。
【解決手段】分割半導体領域にｐオフセット領域５とその表面に第１、第２ｎソース領域９、１０を形成することで、第１、第２ｎソース領域９、１０の平面距離を短縮してセルの高密度化を図り、トレンチに沿って耐圧を維持させることで高耐圧化を図り、ゲート電極７の電圧を第１、第２ｎソース電極１１、１２より高くすることで、トレンチ側壁にチャネルを形成して、双方向へ電流が流れる高耐圧で低オン電圧の双方向ＬＭＯＳＦＥＴとすることができる。 （もっと読む）

【課題】良好な特性を有し且つ微細化を実現した半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、平面状シリコン層２１２上の柱状シリコン層２０８、柱状シリコン層２０８の底部領域に形成された第１のｎ^＋型シリコン層１１３、柱状シリコン層２０８の上部領域に形成された第２のｎ^＋型シリコン層１４４、第１及び第２のｎ^＋型シリコン層１１３，１４４の間のチャネル領域の周囲に形成されたゲート絶縁膜１４０、ゲート絶縁膜１４０の周囲に形成され第１の金属シリコン化合物層１５９ａを有するゲート電極２１０、ゲート電極２１０と平面状シリコン層２１２の間に形成された絶縁膜１２９ａ、柱状シリコン層２０８の上部側壁に形成された絶縁膜サイドウォール２２３、平面状シリコン層２１２に形成された第２の金属シリコン化合物層１６０、及び第２のｎ^＋型シリコン層１４４上に形成されたコンタクト２１６を備える。 （もっと読む）

【課題】溝内の一部のみを覆うマスクパターンを、フォトレジスト膜を用いて形成する必要のない半導体装置の製造方法を提供する。
【解決手段】半導体基板１に、第１溝７を形成する工程と、第１溝７に第１絶縁膜８を形成する工程と、上面が第１絶縁膜の上端よりも下方になるように第１溝７内に第１導電膜９を充填する工程と、第１溝７の側面にカーボン膜１０を形成する工程と、第１溝７内を第２絶縁膜１１で充填する工程と、第１溝７内の側面の一方を覆うカーボン膜１０を除去し、第１絶縁膜８の一部を露出させる工程と、第２絶縁膜１１と露出された第１絶縁膜８を除去し、半導体基板１の一部を露出する工程と、を有することを特徴とする。 （もっと読む）

【課題】チャネル領域を従来よりも拡大することが可能な半導体装置を提供する。
【解決手段】埋め込みゲート用の溝部９，１０のうち、活性領域６に形成される第１の溝部９よりも素子分離領域５に形成される第２の溝部１０の深さを深くすることによって、第２の溝部１０の底面の間から活性領域６の一部が突き出した第１のフィン部１２ａと、埋め込みゲート用の溝部９，１０の少なくとも上面開口部よりも下部側において、第１の溝部９よりも第２の溝部１０の第１の方向における幅を大きくすることによって、第２の溝部１０の両側面の間から第１のフィン部１２ａに連続して活性領域６の一部が突き出した一対の第２のフィン部と１２ｂとを形成する。 （もっと読む）

【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。 （もっと読む）

【課題】第１のコンタクトプラグのゲート電極への短絡を防止する。第1の不純物拡散層と第１のコンタクトプラグの接続抵抗、及び第１と第２のコンタクトプラグの接続抵抗を低減することにより、縦型ＭＯＳトランジスタのオン電流を増加させる。
【解決手段】シリコンピラー上部に、非晶質シリコン層及び単結晶シリコン層を形成する。次に、２度の選択エピタキシャル成長法により、シリコンピラー上に順に非晶質シリコン層、及び非晶質シリコンゲルマニウム層を形成する。この後、熱処理により、シリコンピラー上部に単結晶シリコン層を有する第１の不純物拡散層を形成すると同時に、シリコンピラー上に単結晶シリコン層及び多結晶シリコンゲルマニウム層を有する第１のコンタクトプラグを形成する。次に、第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する。 （もっと読む）

【課題】本発明は、不純物拡散層と半導体基板との間に形成される空乏層中におけるＧＩＤＬを抑制することのできる半導体装置を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成された第２の溝３２と、少なくとも第２の溝３２の側面３２ａを覆うゲート絶縁膜３８と、ゲート絶縁膜３８を介して、第２の溝３２の側面３２ａに形成され、その上端面４５ａが半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第１の導電膜４５と、第１の導電膜４５に形成され、その上端面４６ａが第１の導電膜４５の上端面４５ｂよりも高く、かつ半導体基板１１の表面１１ａより低い位置にあってゲート電極３９となる第２の導電膜４６と、第１の導電膜４５の上端面４５ｂ、及び第１の導電膜４５の上端面４５ｂから突出した第２の導電膜４６を覆うように、第２の溝３２内に設けられた第２の絶縁膜と、を有する。 （もっと読む）

【課題】ダミーシリコンピラーを用いてゲート電極を延長する場合の、シリコンピラーにおける反り変形の発生を抑制する。
【解決手段】半導体装置の製造方法は、第１及び第２のシリコンピラー３，４の側周面３ａ，４ａに形成されたゲート絶縁膜９を覆うゲート電極材料を成膜する工程を備え、ゲート電極材料の成膜量は、ゲート絶縁膜９を介して側周面３ａを覆う第１の部分と、ゲート絶縁膜９を介して側周面４ａを覆う第２の部分とが接触しないよう制御され、第１及び第２の部分を覆うとともに第１の部分と第２の部分の間の領域を埋めるマスク絶縁膜を形成する工程と、マスク絶縁膜をマスクとして用いてゲート電極材料をエッチングすることにより、ゲート絶縁膜９を介してそれぞれ側周面３ａ，４ａを覆うゲート電極１０_１，１０_２と、ゲート電極１０_１，１０_２とを電気的に接続する導体膜１１とを形成する工程とをさら備える。 （もっと読む）

【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】半導体記憶装置に適するトランジスタ構造及びその製作方法の提供。
【解決手段】デュアルチャネルトランジスタ５０は、少なくとも、第一方向に沿って伸展する第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する第二ＳＴＩにより分離され、第一ＳＴＩと第二ＳＴＩが交差する半導体アイランド２２と、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ２６と、第二方向に沿って伸展し、ゲートトレンチ内に設けられたゲート３０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース／ドレイン領域と、第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域６０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第二ソース／ドレイン領域と、第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域６２とを備える。 （もっと読む）

【課題】深さの異なるコンタクトホールを同時に形成することを可能とした半導体装置を提供する。
【解決手段】第１の溝部７内に形成された第１の埋め込み配線１１と、第２の溝部１２内に形成された第２の埋め込み配線１４と、第１の埋め込み配線１１上に第１のコンタクトプラグ２４が形成される第１のコンタクト形成領域２３と、第２の埋め込み配線１４上に第２のコンタクトプラグ２６が形成される第２のコンタクト形成領域２５とを備え、第１のコンタクト形成領域２３の上面２３ａが第１の埋め込み配線１１の上面１１ａよりも高い位置にあり、第２のコンタクト形成領域２５の上面２５ａが第２の埋め込み配線１４の上面１４ａと同じかそれよりも高い位置にあり、第１のコンタクト形成領域２３の上面２３ａが第２のコンタクト形成領域２５の上面２５ａと同じかそれよりも高い位置にある。 （もっと読む）

【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。 （もっと読む）

【課題】特性を劣化させることなく、微細化することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、主表面を有する半導体基板ＳＢと、主表面に互いに間隔をおいて形成されたソース領域ＳＲおよびドレイン領域ＤＲと、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる主表面上に形成されたゲート電極層ＧＥと、ソース領域ＳＲの表面に接するように形成された第１導電層ＰＬ１と、ドレイン領域ＤＲの表面に接するように形成された第２導電層ＰＬ２とを備え、第１導電層ＰＬ１とソース領域ＳＲとの接触領域ＣＲ１からゲート電極層ＧＥの下側を通って第２導電層ＰＬ２とドレイン領域ＤＲとの接触領域ＣＲ２まで延びるように溝ＲＥが主表面に形成されている。 （もっと読む）

【課題】特性を十分に向上することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ＳｉＣ膜１１を形成する工程と、このＳｉＣ膜１１の表面にＳｉを供給した状態で、このＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセットをチャネル１６とする工程とを備えている。このようにすれば、Ｓｉを供給した状態でＳｉＣ膜１１を熱処理することにより、ＳｉＣ膜１１をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が１００ｎｍ以上のファセットが得られ、ファセットの平坦部分の長さを従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、半導体装置の特性を十分に向上することができる。 （もっと読む）

【課題】選択素子のビット線方向の長さを短縮する。
【解決手段】半導体装置は、第１導電型の半導体基板１０と、半導体基板１０に形成された溝に埋設された第１の絶縁膜領域１１と、第１の絶縁膜領域１１の下面１１ｃを覆うゲート電極ＷＬ、ゲート電極ＷＬと半導体基板１０の間に設けられるゲート絶縁膜１４、を備え、更に、第１の絶縁膜領域１１の第１の側面１１ａを覆う第１の拡散領域１５、第１の絶縁膜領域１１の第２の側面１１ｂを覆う第２の拡散領域１６、及び第２の拡散領域１６の上面を覆う第３の拡散領域１７とを備え、選択素子は、ゲート電極ＷＬ、第１の拡散領域１５及び第２の拡散領域１６で構成される電界効果トランジスタ、及び基板及び第２及び第３の拡散領域で構成されるバイポーラトランジスタを含む。選択素子の長さが３Ｆ（Ｆは最小加工寸法）で足りるので、埋め込みゲート電極ＷＬを含めて選択素子のビット線方向の長さの短縮が可能。 （もっと読む）

【課題】トレンチパワーＤＭＯＳトランジスタにおいて、ソース引き出し電極とゲート引き出し電極の短絡を確実に防止する。併せて上記ＤＭＯＳトランジスタのサイズの縮小を図ること及びソース・ドレイン間絶縁破壊電圧ＶＤＳの低下を防止する。
【解決手段】Ｎ＋型ソース層１３の底面の直下のＰ型ベース層９内に形成されたＰ＋型コンタクト層１４を、コンタクト用開口２５の内の少なくとも一部の該コンタクト用開口２５の底面に露出するＮ＋型ソース層１３を貫通するくぼみ部１６に露出させる。次にコンタクト用開口２５の底面に露出するＮ＋型ソース層１３及びくぼみ部１６に露出するＮ＋型ソース層１３、Ｐ＋型コンタクト層１４に接続し、コンタクト用開口２５内をその上端まで埋設して延在するソース引き出し電極１７ａを形成する。 （もっと読む）

【課題】上部拡散層上にコンタクトパッドを別途形成することなく、コンタクト合わせマージンを向上させる縦型トランジスタ構造を提供する。
【解決手段】本発明の半導体装置は、基板上に、柱状の半導体からなるボディ部（５）と、ボディ部の側面にゲート絶縁膜（１０）を介して設けられるゲート電極（１１）と、ボディ部の下部に接続される第１の拡散層（９）と、ボディ部の上面に接続される第２の拡散層（１６）とを備える縦構造トランジスタを含む半導体装置であって、第２の拡散層（１６）は、ボディ部の上面の面積以下の基板平面方向の断面を有する第１部分（１４）と、第１部分の上部にボディ部の上面の面積以上の基板平面方向の断面を有する第２部分（１５）とを備え、少なくとも第２部分がエピタキシャル成長層であり、隣接する縦型トランジスタ間に第２部分が接触することを防止する絶縁膜（１７）を有する。 （もっと読む）