半導体装置及びその製造方法
【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体基板に形成された溝と、溝に形成されたゲート絶縁膜と、溝に設けられたゲート電極（埋め込み型ゲート電極）と、半導体基板の表面まで達するように、ゲート電極上に形成された凹部を埋め込む絶縁膜と、半導体基板に形成され、溝の一方の側に配置された第１の不純物拡散層と、半導体基板に形成され、溝の他方の側に配置された第２の不純物拡散層と、を有したＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある（例えば、特許文献１参照。）。
【０００３】
上記構成とされたＭＯＳトランジスタでは、ドレイン領域として機能する一方の不純物拡散層にドレイン電圧を印加し、ソース領域として機能する他方の不純物拡散層をソース電圧にした状態で、ゲート電極にＯＮ電位を与えることで、溝の側壁および溝の底部にチャネル領域が形成されてＭＯＳトランジスタが動作する。
【０００４】
ところで、近年の微細化に伴い、ゲート電極の低抵抗化が望まれており、ゲート電極を低抵抗化するための材料としては、金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
また、ＭＯＳトランジスタのしきい値電圧の制御性を向上させる観点から、ゲート電極の材料として、所定の仕事関数を有した金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
【０００５】
金属膜で構成されたゲート電極の代表的な例として、例えば、ゲート絶縁膜に接するように形成された窒化チタン膜と、窒化チタン膜の表面に形成され、溝の一部を埋め込むタングステン膜とにより構成されたゲート電極がある。
窒化チタン膜は、仕事関数が４．７５ｅＶ程度でシリコンバンド構造のミッドギャップ付近となる膜である。窒化チタン膜は、抵抗率が若干高いものの、タングステン膜からのタングステン原子がゲート絶縁膜に達することを抑制する機能を有する。また、タングステン膜は抵抗率が５μΩｃｍと低く、ゲート電極の低抵抗化に大きな役割を果たす。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２１０８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記埋め込み型ゲート電極を構成する金属膜として、例えば、上述した窒化チタン膜及びタングステン膜を用いた場合、幾つか問題が発生する。
図３４〜図３７は、従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図である。なお、図３４〜図３７では、タングステン膜３１２の結晶粒３１４及び結晶粒界３１５を模式的に図示している。
ここで、図３４〜図３７を参照して、従来の埋め込み型ゲート電極の形成方法を説明していく上で、従来の埋め込み型ゲート電極の形成方法の問題点について説明する。
【０００８】
始めに、図３４に示すように、半導体基板３０１の表面３０１ａに、シリコン酸化膜３０２及びシリコン窒化膜３０３よりなり、貫通溝３０６を有したエッチング用マスク３０４を形成する。次いで、エッチング用マスク３０４を介して、貫通溝３０６から露出された半導体基板３０１をエッチングすることで、半導体基板３０１に溝３０７を形成する。次いで、溝３０７を覆うゲート絶縁膜３０８を形成する。
【０００９】
次いで、貫通溝３０６の側面、及び溝３０７内に形成されたゲート絶縁膜３０８を覆う窒化チタン膜３１１を形成し、その後、窒化チタン膜３１１が形成された貫通溝３０６及び溝３０７を充填するタングステン膜３１２を形成する。タングステン膜３１２は、複数の結晶粒３１４と、結晶粒３１４間に配置された結晶粒界３１５とを有する。複数の結晶粒３１４は、大きさや形状にばらつきがある。また、結晶粒界３１５は、結晶粒３１４よりもエッチング速度が速い。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法による研磨により、シリコン窒化膜３０３の表面３０３ａ上に形成された不要な窒化チタン膜３１１及びタングステン膜３１２（共に図示せず）を除去して、図３４に示す構造体を形成する。
【００１０】
次いで、図３５に示すように、貫通溝３０６及び溝３０７に形成された窒化チタン膜３１１及びタングステン膜３１２を所定の深さまでエッチバックすることで、溝３０７内に窒化チタン膜３１１及びタングステン膜３１２よりなるゲート電極３１７を形成する。
このとき、タングステン膜３１２の結晶粒界３１５の影響を受けて、エッチングの速度が不均一となるため、エッチバック後のタングステン膜３１２の表面３１２ａに凹凸が形成されて、ゲート電極３１７の埋め込み深さにばらつきが生じてしまう。
これにより、ゲート電極３１７の形状が非対称となり、溝３０７の側面３０７ａ側のゲート電極３１７の高さと溝３０７の側面３０７ｂ側のゲート電極３１７の高さとが異なってしまう。
【００１１】
また、窒化チタン膜３１１及びタングステン膜３１２をエッチバックするときに、窒化チタン膜３１１から露出されたゲート絶縁膜３０８を介して、タングステン膜３１２に含まれるタングステン原子が半導体基板３０１に到達するため、接合リーク電流が増加してしまう。
【００１２】
次いで、図３６に示す工程では、ゲート電極３１７が形成された溝３０７及び貫通溝３０６を埋め込む絶縁膜３１９を形成する。絶縁膜３１９は、例えば、図３５に示す構造体の上面側に、絶縁膜３１９を堆積させ、その後、シリコン窒化膜３０３の表面３０３ａ上に位置する不要な絶縁膜３１９（図示せず）をＣＭＰにより除去することで形成する。このとき、シリコン窒化膜３０３を研磨のストッパー膜として利用する。
【００１３】
次いで、図３７に示す工程では、図３６に示すシリコン窒化膜３０３を除去する。次いで、シリコン酸化膜３０２を介して、半導体基板３０１に不純物をイオン注入し、その後、熱処理することで、第１及び第２の不純物拡散層３２１，３２２を形成する。
しかしながら、先に説明したように、溝３０７の側面３０７ａ側のゲート電極３１７の高さと溝３０７の側面３０７ｂ側のゲート電極３１７の高さとが異なっているため、例えば、図３７に示すように、窒化チタン膜３１１の一方の上端３１１ａが第１の不純物拡散層３２１と対向し、窒化チタン膜３１１の他方の上端３１１ｂが第２の不純物拡散層３２２とは対向しない構造（オフセット構造）となってしまう。
そのため、トランジスタ特性に非対称性が生じて、所望の駆動電流を得ることができない。
【００１４】
つまり、上述した方法によりゲート電極３１７を形成した場合、溝３０７の左右で窒化チタン膜３１１の上端３１１ａ，３１１ｂの形状が非対称となったり、窒化チタン膜３１１の上端３１１ｂが第２の不純物拡散層３２２とは対向しなかったりするため、所望のトランジスタ特性を得ることができないという問題や、複数のトランジスタ間においてトランジスタ特性にばらつきが生じてしまうという問題があった。
なお、タングステン膜３１２の替わりに、タングステン膜のように、結晶粒３１４及び結晶粒界３１５を備えた導電膜を用いた場合も上記問題は発生する。
【課題を解決するための手段】
【００１５】
本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、前記ゲート絶縁膜に形成され、その上端面が前記主面より低い位置にあってゲート電極となる第１の導電膜と、前記第１の導電膜に形成され、その上端面が前記第１の導電膜の上端面より低い位置にあって前記ゲート電極となる第２の導電膜と、前記凹部内に、前記半導体基板の主面より低い位置に配置され、前記第２の導電膜の上端面を覆う絶縁膜と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１６】
本発明の半導体装置によれば、第２の導電膜と比較して、凹部の深さ方向におけるエッチング量を制御しやすい第１の導電膜の上端面を、第２の導電膜の上端面よりも上方に配置することで、複数のトランジスタ間の第１の導電膜の上端面の凹部の深さ方向の位置ばらつきを小さくすることが可能となるので、複数のトランジスタ間の特性のばらつきを抑制することができる。
【００１７】
また、凹部内に、半導体基板の主面より低い位置に配置され、第２の導電膜の上端面を覆う絶縁膜を設けることにより、第２の導電膜に含まれる重金属原子がゲート絶縁膜に到達することを抑制可能となる。
これにより、第２の導電膜に含まれる重金属原子が半導体基板に拡散して接合リーク電流が増加することを抑制可能となるので、所望の特性を有したトランジスタを得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る半導体装置の主要部を示す平面図である。
【図２】図１に示す半導体装置のＢ−Ｂ線方向の断面図である。
【図３】図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【図４】本発明の第１の実施の形態の変形例に係る半導体装置の主要部を示す断面図であり、図３の切断位置に対応する図である。
【図５Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図５Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図６Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その２）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図６Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その２）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図７Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その３）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図７Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その３）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図８Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その４）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図８Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その４）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図９Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その５）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図９Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その５）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１０Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その６）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１０Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その６）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１１Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その７）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１１Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その７）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１２Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その８）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その８）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１３Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その９）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１３Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その９）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１４Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１０）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１４Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１０）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１５Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１１）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１５Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１１）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１６Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１２）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１６Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１２）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１７Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１３）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１７Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１３）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１８Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１４）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１８Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１４）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１９】本発明の第２の実施の形態に係る半導体装置の主要部を示す平面図である。
【図２０】図１９に示す半導体装置のＧ−Ｇ線方向の断面図である。
【図２１】図１９に示す半導体装置のＨ−Ｈ線方向の断面図である。
【図２２】図１９に示す半導体装置のＩ−Ｉ線方向の断面図である。
【図２３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５１）である。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図３３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図３４】従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図（その１）である。
【図３５】従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図（その２）である。
【図３６】従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図（その３）である。
【図３７】従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図（その４）である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００２０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の主要部を示す平面図であり、また、図２は、図１に示す半導体装置のＢ−Ｂ線方向の断面図である。さらに、図３は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【００２１】
また、図３では、１つのトランジスタのみを図示しているが、実際には、半導体装置１０には、複数のトランジスタが設けられている。
また、図２及び図３において、Ｚ−Ｚ方向は第２の溝２６の深さ方向を示している。また、図１及び図２において、Ｘ−Ｘ方向はＺ−Ｚ方向と直交する方向を示している。さらに、図１及び図３において、Ｙ−Ｙ方向は同一平面内においてＸ−Ｘ方向と直交する方向を示している。図２及び図３において、図１と同一構成部分には、同一符号を付す。
【００２２】
始めに、図１を参照して、第１の実施の形態の半導体装置１０を構成する活性領域Ｅ、第２の溝２６、第１及び第２の不純物拡散層２８，２９、第１〜第３のコンタクトプラグ２１〜２３の形成位置について間単に説明する。
図１を参照するに、第１の実施の形態の半導体装置１０は、素子分離領域１３に囲まれた活性領域Ｅ（破線で囲まれた領域）と、ゲート絶縁膜３２及びゲート電極３３が埋め込まれる第２の溝２６と、を有する。
【００２３】
ゲート電極３３が埋め込まれる第２の溝２６は、活性領域Ｅだけでなく、活性領域Ｅから素子分離領域１３まで連続的に延在するように設けられている。
第１の実施の形態の半導体装置１０では、第２の溝２６が形成されない活性領域Ｅの近傍に位置する半導体基板１１の表面１１ａに、トランジスタ１５のソースまたはドレインとして作用する第１及び第２の不純物拡散層２８，２９が設けられている。
【００２４】
第１の不純物拡散層２８上には、第１のコンタクトプラグ２１が配置され、第２の不純物拡散層２９上には、第２のコンタクトプラグ２２が配置されている。
第１及び第２のコンタクトプラグ２１，２２のうち、一方のコンタクトプラグには、ソース電位が供給され、他方のコンタクトプラグには、ドレイン電位が供給される。また、第２の溝２６に埋め込まれたゲート電極３３上には、ゲート電位が供給される第３のコンタクトプラグ２３が配置されている。
【００２５】
図２及び図３を参照するに、第１の実施の形態の半導体装置１０は、活性領域Ｅ、第２の溝２６、第１及び第２の不純物拡散層２８，２９、及び第１〜第３のコンタクトプラグ２１〜２３の他に、さらに、半導体基板１１と、第３の絶縁膜１２と、素子分離領域１３と、トランジスタ１５と、第１の絶縁膜１７と、第２の絶縁膜１８と、層間絶縁膜１９と、を有する。
半導体基板１１は、板状とされた基板である。半導体基板１１には、素子分離領域１３が形成される第１の溝２５と、Ｘ−Ｘ方向に延在する凹部である第２の溝２６と、が形成されている。
【００２６】
第２の溝２６は、半導体基板１１の表面１１ａ（半導体基板１１の主面）が部分的にエッチングされることで形成される溝である。第２の溝２６は、縦壁面である第１及び第２の側面２６ａ，２６ｂと、底面２６ｃとよりなる内面によって区画されている。第２の溝２６深さＤ１は、第１の溝２５の深さよりも浅い。
半導体基板１１の表面１１ａを基準としたときの第２の溝２６の深さＤ１は、例えば、１５０ｎｍとすることができる。また、第２の溝２６の幅Ｗ１は、例えば、６０ｎｍとすることができる。なお、第２の溝２６の幅Ｗ１及び深さＤ１は、トランジスタ１５の所望の特性に応じて適宜選択することができ、上記数値に限定されない。
【００２７】
半導体基板１１としては、例えば、ｐ型のシリコン基板を用いることができる。この場合、半導体基板１１に含まれるｐ型不純物であるボロンの濃度は、例えば、１．０×１０１７ａｔｏｍｓ／ｃｍ３とすることができるが、所定のしきい値電圧となるようにボロンの濃度を調整してもよい。
図３を参照するに、第３の絶縁膜１２は、半導体基板１１の表面１１ａを覆うように設けられている。第３の絶縁膜１２としては、例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２及び図３を参照するに、素子分離領域１３は、第１の溝２５を埋め込むように設けられている。素子分離領域１３は、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））により構成されている。
【００２８】
図３を参照するに、トランジスタ１５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、第１の不純物拡散層２８と、第２の不純物拡散層２９と、チャネル領域３１と、ゲート絶縁膜３２と、ゲート電極３３とを有する。
第１及び第２の不純物拡散層２８，２９は、一方がソース領域として機能し、他方がドレイン領域として機能する不純物拡散層である。第１及び第２の不純物拡散層２８，２９は、半導体基板１１の表面１１ａ側に形成されている。第１及び第２の不純物拡散層２８，２９の表面２８ａ，２９ａは、半導体基板１１の表面１１ａに対して面一とされている。
【００２９】
図３を参照するに、第１の不純物拡散層２８は、第２の溝２６の第１の側面２６ａ側に配置されている。第１の不純物拡散層２８の側面２８ｃは、第２の溝２６に接している。
第２の不純物拡散層２９は、第２の溝２６の第２の側面２６ｂ（第１の側面２６ａと対向する側面）側に配置されている。第２の不純物拡散層２９の側面２９ｃは、第２の溝２６に接している。
第１及び第２の不純物拡散層２８，２９の深さは、後述する第１の導電膜３４の上端面３７ａ，３８ａの深さＤ２，Ｄ３よりも深くなるように構成されている。
半導体基板１１がｐ型のシリコン基板の場合、第１及び第２の不純物拡散層２８，２９は、半導体基板１１の表面１１ａにｎ型不純物をイオン注入することで形成する。
【００３０】
半導体基板１１の表面１１ａを基準としたときの第１及び第２の不純物拡散層２８，２９の深さは、理想的には同じ深さとされているが、必ずしも完全に同じ深さでなくてもよい。半導体基板１１の表面１１ａを基準としたときの第１及び第２の不純物拡散層２８，２９の深さは、例えば、４５ｎｍとすることができる。
【００３１】
図２及び図３を参照するに、チャネル領域３１は、トランジスタ１５がＯＮしたときに第２の溝２６に接した部分の半導体基板１１に形成される領域である。
図２及び図３を参照するに、ゲート絶縁膜３２は、第２の溝２６の第１及び第２の側面２６ａ，２６ｂ、第２の溝２６の底面２６ｃ、第１の不純物拡散層２８の側面２８ｃ、及び第２の不純物拡散層２９の側面２９ｃを覆うように設けられている。
【００３２】
ゲート絶縁膜３２としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜３２として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜３２の厚さは、例えば、６ｎｍとすることができる。
【００３３】
図２及び図３を参照するに、ゲート電極３３は、第１の導電膜３４と、第２の導電膜３５と、凹部３６とを有する。第１の導電膜３４は、トランジスタ１５のしきい値電圧の決定を担う膜であると共に、第２の導電金属３５に含まれ、半導体基板１１に拡散することでトランジスタ１５の特性に悪影響を及ぼす重金属原子（具体的には、第２の導電金属３５がタングステン膜の場合、タングステン原子）がゲート絶縁膜３２に到達することを防止するバリア膜として機能する膜である。
【００３４】
第１の導電膜３４は、チャネル領域３１が形成される領域に形成されたゲート絶縁膜３２の表面３２ａを覆うように設けられている。
第１の導電膜３４は、Ｕ字形状とされており、第２の溝２６の底面２６ｃの反対側に、端部３７，３８を有する。第１の導電膜３４の端部３７は、ゲート絶縁膜３２を介して第１の不純物拡散層２８の側面２８ｃと対向するように配置されている。第１の導電膜３４の端部３８は、ゲート絶縁膜３２を介して第２の不純物拡散層２９の側面２９ｃと対向するように配置されている。
【００３５】
第１の導電膜３４の端部３７は、エッチングにより形成された上端面３７ａを有する。上端面３７ａは、半導体基板１１の表面１１ａよりも低く、かつ第２の導電膜３５の上端面３５ａよりも高い位置に配置されている。
第１の導電膜３４の端部３８は、エッチングにより形成された上端面３８ａを有する。上端面３８ａは、半導体基板１１の表面１１ａよりも低く、かつ第２の導電膜３５の上端面３５ａよりも高い位置に配置されている。
【００３６】
第１の導電膜３４は、可能な限り第２の導電膜３５よりも厚さの薄い膜であるが、第２の溝２６の幅と第２の導電膜３５の埋め込み幅によってはその限りではない。可能な限り薄い膜であるため、第１の導電膜３４は、第２の導電膜３５をエッチングする場合と比較して、エッチング時に結晶粒界の影響を受けにくく、均一の速度でエッチングすることが可能な膜である。したがって、第１の導電膜３４の端部３７，３８の上端面３７ａ，３８ａは略平坦な面とされている。
なお、以下の説明では、「第１の導電膜３４の端部３７の上端面３７ａ」を「第１の導電膜３４の上端面３７ａ」といい、「第１の導電膜３４の端部３８の上端面３８ａ」を「第１の導電膜３４の上端面３８ａ」という。
【００３７】
第１の不純物拡散層２８の表面２８ａ（半導体基板１１の表面１１ａ）から第１の導電膜３４の上端面３７ａまでの深さＤ２は、第２の不純物拡散層２９の表面２９ａ（半導体基板１１の表面１１ａ）から第１の導電膜３４の上端面３８ａまでの深さＤ３と理想的には同じ深さとされているが、必ずしも完全に同じ深さでなくてもよい。第１の導電膜３４の上端面３７ａ，３８ａまでの深さＤ２，Ｄ３は、例えば、３５ｎｍとすることができる。
【００３８】
このように、第１の導電膜３４の上端面３７ａまでの深さＤ２と、第１の導電膜３４の端部３８の上端面３８ａまでの深さＤ３とを同じにすることで、ゲート電極３３を構成する第１の導電膜３４の端部３７，３８が左右対称な形状（図３参照）となるので、トランジスタ１５を所望の特性にすることができると共に、複数のトランジスタ１５間の特性ばらつきを抑制できる。
【００３９】
第１の導電膜３４は、所定の仕事関数を有し、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜３４としては、ドーパント不純物（ｐ型或いはｎ型）を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いは上記膜のうち、２つ以上の膜を積層させた積層膜を用いるとよい。
第１の導電膜３４として窒化チタン膜（仕事関数が４．７５ｅＶ）を用いた場合、基板の平面上に形成される第１の導電膜３４の厚さは、例えば、５ｎｍとすることができる。
【００４０】
第２の導電膜３５は、第１の導電膜３４の表面３４ａに形成されており、第１の導電膜３４が形成された第２の溝２６の一部を埋め込むように配置されている。第２の導電膜３５は、第１の導電膜３４よりも抵抗値の低い膜である。第２の導電膜３５は、ゲート電極３３の抵抗値を低減するための膜である。
第２の導電膜３５は、可能な限り第１の導電膜３４よりも厚さの厚い膜であるが、第２の溝２６の幅と第２の導電膜３５の埋め込み幅によってはその限りではない。可能な限り厚くするため、図３に示すように、第２の導電膜３５は、第１の導電膜３４と比較して、柱状とされた結晶粒４１が成長しやすく、また結晶粒４１間には結晶粒４１よりもエッチング速度の速い結晶粒界４２が多く存在する。
【００４１】
このため、図３４に示したように、第２の導電膜３５は、エッチングされることで、エッチング面である第２の導電膜３５の上端面３５ａに凹凸が形成される。
第２の導電膜３５の上端面３５ａは、第１の導電膜３４の上端面３７ａ，３８ａの位置よりも下方（第２の溝２６の底面２６ｃ側）に配置されている。
【００４２】
第２の導電膜３５は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成することができる。
第２の導電膜３５としてタングステン膜を用いた場合、基板の平面上に形成される第２の導電膜３５の厚さは、例えば、３０ｎｍにすることができる。
凹部３６は、第１の導電膜３４の内壁、及び第２の導電膜３５の上端面３５ａで囲まれている。凹部３６は、第１の導電膜３４の上端面３７ａ，３８ａの位置よりも下方に第２の導電膜３５の上端面３５ａを配置することで形成される空間である。
【００４３】
図２及び図３を参照するに、第１の絶縁膜１７は、第２の導電膜３５の上端面３５ａを覆うように、凹部３６に埋め込まれている。
このように、凹部３６に、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７を設けることにより、第２の導電膜３５に含まれる重金属原子（トランジスタ１５の特性に悪影響を及ぼす重金属原子）が半導体基板１１に拡散することを防止できる。
第１の絶縁膜１７の表面１７ａは、平坦な面とされており、第１の導電膜３４の上端面３７ａ，３８ａに対して略面一とされている。
【００４４】
理想的には、第１の絶縁膜１７の表面１７ａは、第１の導電膜３４の上端面３７ａ，３８ａと同一面であることが望ましいが、第１の導電膜３４の上端面３７ａ，３８ａより半導体基板１１の表面１１ａ側に配置しても構わない。ただし、第１の導電膜３４の上端面３７ａ，３８ａが第２の導電膜３５の上端面３５ａより底面２６ｃ側に配置してはならない。第１の絶縁膜１７としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４５】
なお、図３では、第１の絶縁膜１７の表面１７ａと第１の導電膜３４の上端面３７ａ，３８ａとが面一の場合を例に挙げて図示したが、第２の導電膜３５の上端面３５ａが第１の絶縁膜１７から露出されない程度に、第１の絶縁膜１７の表面１７ａを第１の導電膜３４の上端面３７ａ，３８ａよりも第２の溝２６の底面２６ｃ側に配置してもよいし、半導体基板１１の表面１１ａ側に配置してもよい。
【００４６】
図３を参照するに、第２の絶縁膜１８は、半導体基板１１の表面１１ａから突出するように、ゲート電極３５及び第１の絶縁膜１７が形成された第２の溝２６に設けられている。第２の絶縁膜１８の底面は、第１の導電膜３４の上端面３７ａ，３８ａ、及び第１の絶縁膜１７の表面１７ａと接触している。第２の絶縁膜１８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図３を参照するに、層間絶縁膜１９は、第２の絶縁膜１８を覆うように、第３の絶縁膜１２の表面１２ａ及び素子分離領域１３の表面１３ａに設けられている。層間絶縁膜１９としては、例えば、厚さが１００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４７】
図３を参照するに、第１のコンタクトプラグ２１は、層間絶縁膜１９を貫通するように設けられている。第１のコンタクトプラグ２１の下端は、第１の不純物拡散層２８と接触している。
図３を参照するに、第２のコンタクトプラグ２２は、層間絶縁膜１９を貫通するように設けられている。第２のコンタクトプラグ２２の下端は、第２の不純物拡散層２９と接触している。
図２及び図３を参照するに、第３のコンタクトプラグ２３は、第１の絶縁膜１７、第２の絶縁膜１８、及び層間絶縁膜１９を貫通するように設けられている。第３のコンタクトプラグ２３の下端は、第２の導電膜３５の上端面３５ａ側と接続されている。これにより、第３のコンタクトプラグ２３は、ゲート電極３３と電気的に接続されている。
【００４８】
なお、図２では、素子分離領域１３に形成された第２の溝２６の深さＦは、半導体基板１１に形成された第２の溝２６の深さＤ１と同じに図示しているが、深さＦは深さＤ１より深くてもよいし、深さＤ１よりも浅くてもよい。
また、第２の溝２６の深さＦは、深さＤ１より深くてもよいが、第１の導電膜３４の下面と第１の溝２５の底面との間に５０ｎｍ以上の絶縁膜が残存するように設定してもよい。
【００４９】
第１の導電膜３４の下面と第１の溝２５の底面との間に５０ｎｍ以上の絶縁膜を残存させる理由は、素子分離能力を確保するためである。また、第２の溝２６の深さＦは、深さＤ１より浅くてもよいが、第２の導電膜３５の表面３５ａと第２の導電膜３５の下面との間が２０ｎｍ以上となるように設定してもよい。
上記第２の導電膜３５の表面３５ａと第２の導電膜３５下面との間を２０ｎｍ以上確保する理由は、異方性ドライエッチングにより、第１の絶縁膜１７、第２の絶縁膜１８、及び層間絶縁膜１９を貫通し、かつ第３のコンタクトプラグ２３が形成されるコンタクトホールを形成する際の第２の導電膜３５の削れ量を考慮しているためである。
【００５０】
上記構成とされた半導体装置１０では、第１のコンタクトプラグ２１を介して、第１の不純物拡散層２８にドレイン電流を印加すると共に、第２のコンタクトプラグ２２を介して、第２の不純物拡散層２９にソース電流を印加した状態で、第３のコンタクトプラグ２３を介して、ゲート電極３３にＯＮ電圧を印加することでチャネル領域３１が形成され、トランジスタ１５にＯＮ電流が流れる。
【００５１】
第１の実施の形態の半導体装置によれば、第１の不純物拡散層２８の表面２８ａ（半導体基板１１の表面１１ａ）から第１の導電膜３４の上端面３７ａまでの深さＤ２と、第２の不純物拡散層２９の表面２９ａ（半導体基板１１の表面１１ａ）から第１の導電膜３４の上端面３８ａまでの深さＤ３とを同じ深さにすると共に、第１及び第２の不純物拡散層２８，２９の深さを深さＤ２，Ｄ３よりも深くすることで、ゲート電極３３を構成する第１の導電膜３４の端部３７，３８が左右対称な形状（図３参照）となり、第１及び第２の不純物拡散２８，２９に対して第１の導電膜３４の端部３７，３８がオフセット構造になることがなくなるため、トランジスタ１５を所望の特性にすることができると共に、複数のトランジスタ１５間の特性ばらつきを抑制することができる。
【００５２】
また、第１の導電膜３４の端部３７，３８の上端面３７ａ，３８ａの位置よりも第２の溝２６の底面２６ｃ側に第２の導電膜３５の上端面３５ａを配置し、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７を設けることで、第２の導電膜３５に含まれ、トランジスタ１５の特性に悪影響を及ぼす重金属原子が半導体基板１１に拡散することを抑制可能となる。これにより、接合リーク電流の増加を抑制することが可能となるので、トランジスタ１５を所望の特性にすることができる。
【００５３】
図４は、本発明の第１の実施の形態の変形例に係る半導体装置の主要部を示す断面図であり、図３の切断位置に対応する図である。
図４において、図３に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する。
【００５４】
図４を参照するに、第１の実施の形態の変形例に係る半導体装置５０は、第１の実施の形態の半導体装置１０に設けられたゲート電極３３の替わりにゲート電極５１を設けた以外は、半導体装置１０と同様に構成される。
ゲート電極５１は、第１の導電膜３４と第２の導電膜３５との間に、第３の導電膜５２を設けた以外は、先に説明したゲート電極３３と同様な構成とされている。
【００５５】
第３の導電膜５２は、Ｕ字型形状とされている。第３の導電膜５２の一方の上端面５２ａは、第１の導電膜３４の上端面３７ａに対して略面一とされている。また、第３の導電膜５２の他方の上端面５２ｂは、第１の導電膜３４の上端面３８ａに対して略面一とされている。
第３の導電膜５２は、第１の導電膜３４と第２の導電膜３５との反応を防止するための膜であり、このような膜を設けることは、第１の導電膜３４と第２の導電膜３５との反応を防止したい場合に有効である。
【００５６】
第３の導電膜５２は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成することができる。
具体的には、例えば、第１の導電膜３４としてｎ型多結晶シリコン膜を用い、第２の導電膜３５としてタングステン膜を用いた場合、ｎ型多結晶シリコン膜とタングステン膜との間に、第３の導電膜５２として窒化チタン膜（例えば、厚さ２ｎｍ）を設けることで、ｎ型多結晶シリコン膜とタングステン膜との反応を防止することができる。
【００５７】
上記構成とされた第１の実施の形態の変形例に係る半導体装置５０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、トランジスタ１５を所望の特性にすることができると共に、複数のトランジスタ１５間の特性のばらつきを抑制することができる。
【００５８】
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、
図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、及び図１８Ａは、図１に示す半導体装置１０のＢ−Ｂ線方向の切断面に対応している。
また、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、及び図１８Ｂは、図１に示す半導体装置１０のＡ−Ａ線方向の切断面に対応している。
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、
図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂにおいて、図１〜図３に示す半導体装置１０と同一構成部分には同一符号を付す。
【００５９】
次に、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂを参照して、本発明の第１の実施の形態に係る半導体装置１０の製造方法について説明する。
【００６０】
始めに、図５Ａ及び図５Ｂに示す工程では、半導体基板１１として、例えば、ｐ型不純物であるボロンの濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３のｐ型シリコン基板を準備する。次いで、半導体基板１１に、第１の溝２５を形成し、次いで、第１の溝２５を絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで、活性領域Ｅを区画する素子分離領域１３を形成する。
【００６１】
次いで、図６Ａ及び図６Ｂに示す工程では、半導体基板１１の表面１１ａに、第３の絶縁膜１２と、第４の絶縁膜５５とを順次積層する。具体的には、例えば、第３の絶縁膜１２として厚さが１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成し、その後、第４の絶縁膜５５として厚さが１００ｎｍのシリコン窒化膜（ＳｉＮ膜）を形成する。
次いで、第４の絶縁膜５５の表面５５ａに、パターニングされたホトレジスト（図示せず）を形成し、このホトレジストを介した異方性エッチング（例えば、ドライエッチング）により、第３及び第４の絶縁膜１２，５５をエッチングすることで、半導体基板１１の表面１１ａ及び素子分離領域１３を露出する貫通溝５６を形成する。ホトレジストは、貫通溝５６を形成後に除去する。貫通溝５６の幅Ｗ２は、例えば、６０ｎｍとすることができる。
【００６２】
次いで、図７Ａ及び図７Ｂに示す工程では、貫通溝５６を有した第４の絶縁膜５５をマスクとする異方性エッチング（例えば、ドライエッチング）により、貫通溝５６の下方に位置する半導体基板１１及び素子分離領域１３をエッチングすることで、縦壁面である第１及び第２の側面２６ａ，２６ｂと、底面２６ｃとよりなる内面によって区画された第２の溝２６（凹部）を形成する。
これにより、半導体基板１１のみでなく、素子分離領域１３にも第２の溝２６が形成される。
また、素子分離領域１３に形成される第２の溝２６の深さＦは、半導体基板１１に形成される第２の溝２６の深さＤ１と同じでもよいし、異なっていてもよい。
【００６３】
素子分離領域１３に形成される第２の溝２６の深さＦと、半導体基板１１に形成される第２の溝２６の深さＤ１とを異ならせる場合、エッチングガスを調整して、半導体基板１１をエッチングする速度と素子分離領域１３を構成する絶縁膜（シリコン酸化膜（ＳｉＯ２膜））をエッチングする速度とを異ならせることで第２の溝２６を形成する。
第２の溝２６の深さＤ１は、例えば、１５０ｎｍとすることができる。また、第２の溝２６の幅Ｗ１は、例えば、６０ｎｍとすることができるが、第２の溝２６の幅Ｗ１は、トランジスタ１５の所望の特性に応じて決定するとよい。なお、第２の溝２６の深さＤ１及び幅Ｗ１は、上記数値に限定されない。
【００６４】
次いで、図８Ａ及び図８Ｂに示す工程では、第２の溝２６の側面２６ａ，２６ｂ、底面２６ｃ（コーナー部２６ｄ含む）を構成する半導体基板１１の面を覆うようにゲート絶縁膜３２を形成する。
これにより、チャネル領域３１に対応する部分の第２の溝２６に、ゲート絶縁膜３２が形成される。
ゲート絶縁膜３２としては、例えば、熱酸化法により形成された単層のシリコン酸化膜（ＳｉＯ２膜）用いることができる。ゲート絶縁膜３２として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜３２の厚さは、例えば、６ｎｍとすることができる。
なお、熱酸化法によりゲート絶縁膜３２を形成した場合、第２の溝２６のコーナー部２６ｄを含む底面２６ｃに形成されるシリコン酸化膜の厚さは、第２の溝２６の側面２６ａ，２６ｂに形成されるシリコン酸化膜の厚さよりも薄くなる。
【００６５】
そこで、ゲート絶縁膜３２のゲート耐圧を向上させたい場合、熱酸化法により形成された単層のシリコン酸化膜（ＳｉＯ２膜）と、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜）とを積層させることでゲート絶縁膜３２を形成するとよい。
また、熱酸化法により形成されたシリコン酸化膜（ＳｉＯ２膜）上に形成される絶縁膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。
また、ゲート絶縁膜３２の酸化膜換算膜厚を増やしたくない場合、熱酸化法により形成されたシリコン酸化膜（ＳｉＯ２膜）上に、ＣＶＤ法により誘電率の高い膜（図示せず）を形成するとよい。
【００６６】
次いで、図９Ａ及び図９Ｂに示す工程では、ゲート絶縁膜３２の表面３２ａ、貫通溝５６の側面、及び第４の絶縁膜５５の表面５５ａを覆うように第１の導電膜３４を成膜する。
図９Ａ及び図９Ｂに示す第１の導電膜３４は、エッチングされる前の第１の導電膜３４であり、エッチングされることで、図３に示す端部３７，３８を有した第１の導電膜３４となる。第１の導電膜３４は、例えば、ＣＶＤ法により成膜することができる。
第１の導電膜３４は、しきい値電圧を担う膜であると共に、第２の導電膜３５に含まれ、トランジスタ１５の特性に悪影響を及ぼす重金属原子が半導体基板１１に拡散することを防止する膜である。
【００６７】
第１の導電膜３４としては、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜３４としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも１つの膜、或いは、これらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
【００６８】
第１の導電膜形成工程では、第１の導電膜３４の厚さが、第２の導電膜３５の厚さよりも薄くなるように第１の導電膜３４を形成する。
このように、第１の導電膜３４の厚さを薄くすることで、第１の導電膜３４をエッチングする際に、第１の導電膜３４のエッチングレートが不均一になることを抑制することができる。
これにより、後述する図１５Ａ及び図１５Ｂに示す工程において、第１の導電膜３４をエッチングする際、第１の導電膜３４のエッチング面（第１の導電膜３４の上端面３７ａ，３８ａ）を平坦な面に加工することができると共に、第２の溝２６の深さ方向（Ｚ−Ｚ方向）における第１の導電膜３４のエッチング量の制御を容易に行うことが可能となる。
【００６９】
つまり、複数のトランジスタ１５（図３参照）間における第１の導電膜３４のエッチングばらつきが小さくなるため、半導体基板１１の表面１１ａから複数のトランジスタ１５に設けられた第１の導電膜３４の上端面３７ａ，３８ａまでの深さのばらつきを抑制可能となる。したがって、複数のトランジスタ１５間の特性のばらつきを抑制できる。
第１の導電膜３４として窒化チタン膜を形成した場合、第４の絶縁膜５５の表面５５ａに形成される第１の導電膜３４の厚さは、例えば、５ｎｍとすることができる。
【００７０】
次いで、第２の溝２６及び貫通溝５６を埋め込むように、第１の導電膜３４の表面３４ａを覆う第２の導電膜３５を成膜する。
このとき、第４の絶縁膜５５の表面５５ａに形成された第１の導電膜３４上にも第２の導電膜３５が形成される。第２の導電膜３５は、例えば、ＣＶＤ法により形成することができる。
また、図９Ａ及び図９Ｂに示す第２の導電膜３５は、エッチングされる前の第２の導電膜３５であり、エッチングされることで、図３に示す凹凸形状とされた上端面３５ａを有する第２の導電膜３５となる。
第２の導電膜３５は、第１の導電膜３４よりも抵抗値の低い膜である。第２の導電膜３５は、ゲート電極３３の抵抗を低くするための膜である。第２の導電膜３５は、第２の溝２６及び貫通溝５６を埋め込む必要があるため、第１の導電膜３４よりも厚さが厚くなるように形成する。
【００７１】
そのため、成膜後の第２の導電膜３５には、図３４に示したタングステン膜３１２のように、複数の異なる形状とされた結晶粒３１４及び結晶粒３１４間に形成される結晶粒界３１５が存在する。
このような構成とされた第２の導電膜３５は、結晶粒３１４のエッチング速度よりも結晶粒界３１５間のエッチング速度の方が速くなるため、エッチング速度が不均一となる。
このため、図３５に示す工程において、第２の導電膜３５をエッチングした場合、エッチング速度の不均一により、エッチング面である第２の導電膜３５の上端面に凹凸が形成される。
【００７２】
第２の導電膜３５としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いはこれらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
第２の溝２６の幅が６０ｎｍ、第１の導電膜３４として厚さが６ｎｍの窒化チタン膜を用いた場合、例えば、基板の平面上に形成される厚さが３０ｎｍとなるように、第２の導電膜３５としてタングステン膜を成膜する。
【００７３】
次いで、図１０Ａ及び図１０Ｂに示す工程では、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、図９Ａ及び図９Ｂに示す第１及び第２の導電膜３４，３５のうち、第４の絶縁膜５５の表面５５ａよりも上方に位置する部分を除去することで、図１０Ａ及び図１０Ｂに示す構造体の表面を平坦化する。このとき、第４の絶縁膜５５（シリコン窒化膜（ＳｉＮ膜））を研磨のストッパー膜として利用する。
【００７４】
次いで、図１１Ａ及び図１１Ｂに示す工程では、異方性エッチング法（例えば、ドライエッチング法）により、第１の導電膜３４に対して選択比の高いエッチング条件を用いて、貫通溝５６に配置された第２の導電膜３５、及び第２の溝２６の上部に配置された第２の導電膜３５を選択的にエッチングして除去することで、図２に示す上端面３５ａに凹凸を有した第２の導電膜３５を形成する。
第２の導電膜エッチング工程では、例えば、半導体基板１１の表面１１ａから第２の導電膜３５の上端面３５ａまでの平均深さが６０ｎｍとなるように、第２の導電膜３５を選択的にエッチングする。
【００７５】
次いで、図１２Ａ及び図１２Ｂに示す工程では、第１及び第２の導電膜３４，３５が形成された第２の溝２６、及び貫通溝５６を埋め込むように第１の絶縁膜１７を成膜する。このとき、図１２Ａ及び図１２Ｂに示す構造体の表面（図１２Ａ及び図１２Ｂに示す第１の絶縁膜１７の表面）が平坦となるような厚さで第１の絶縁膜１７を成膜する。
第１の絶縁膜１７は、例えば、ＣＶＤ法により形成する。第１の絶縁膜１７としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる、第２の溝２６の幅Ｗ１が６０ｎｍで、第１の絶縁膜１７としてシリコン酸化膜（ＳｉＯ２膜）を用いた場合、例えば、第４の絶縁膜５５の表面５５ａに形成される第１の絶縁膜１７の厚さが５０ｎｍとなるように第１の絶縁膜１７を形成する。
【００７６】
次いで、図１３Ａ及び図１３Ｂに示す工程では、ＣＭＰ法により、図１２Ａ及び図１２Ｂに示す第１の絶縁膜１７のうち、第４の絶縁膜５５の表面５５ａよりも上方に位置する部分を除去することで、図１３Ａ及び図１３Ｂに示す構造体の表面を平坦化する。このとき、第４の絶縁膜５５（シリコン窒化膜（ＳｉＮ膜））を研磨のストッパー膜として利用する。
【００７７】
次いで、図１４Ａ及び図１４Ｂに示す工程では、異方性エッチング法（例えば、ドライエッチング法）により、図１３Ａ及び図１３Ｂに示す第１の絶縁膜１７をエッチバックすることで、半導体基板１１の表面１１ａよりも低い位置に図２及び図３に示す平坦な表面１７ａを有した第１の絶縁膜１７を形成する。
このとき、エッチング後の第１の絶縁膜１７が、後述する図１５Ａ及び図１５Ｂに示す工程（第１の導電膜エッチング工程）においてエッチングされる第１の導電膜３４の一部を露出するように、第１の絶縁膜１７をエッチバックする。
これにより、図１５Ａ及び図１５Ｂに示す工程において、平坦な表面１７ａを有した第１の絶縁膜１７を、第１の導電膜３４をエッチングするためのマスクとして利用することが可能となるので、精度良く第１の導電膜３４をエッチングすることができる。
【００７８】
第２の溝２６の深さＤ１が１５０ｎｍの場合、シリコン基板１１の表面１１ａから第１の絶縁膜１７の表面１７ａ（エッチバック後の第１の絶縁膜１７の表面）までの深さＤ４は、例えば、３０ｎｍとすることができる。
なお、シリコン酸化膜（ＳｉＯ２膜）は膜質が均一とされた膜であるため、第１の絶縁膜１７としてシリコン酸化膜（ＳｉＯ２膜）を用いることにより、深さＤ４の制御が容易になると共に、エッチバック後の第１の絶縁膜１７の表面１７ａを平坦な面にすることができる。
【００７９】
次いで、図１５Ａ及び図１５Ｂに示す工程では、平坦な表面１７ａを有した第１の絶縁膜１７をマスクとするエッチングにより、第２の溝２６の側面２６ａ，２６ｂに成膜された第１の導電膜３４の一部（具体的には、第１の絶縁膜１７の表面１７ａから突出した第１の導電膜３４）を選択的にエッチングする。
これにより、ゲート絶縁膜３２の一部を露出させると共に、第１の導電膜３４に、第２の導電膜３５の上端面３５ａから突出し、上端面３７ａ，３８ａを有した端部３７，３８を形成する。
第２の溝２６の側面２６ａ，２６ｂに成膜された第１の導電膜３４は、第２の溝２６の深さ方向（Ｚ−Ｚ方向）に延在する第１の導電膜３４のことである。
【００８０】
これにより、第２の溝２６に、図２及び図３に示すゲート電極３３が形成される。また、第１の導電膜エッチング工程では、第１の導電膜３４の端部３７を図３に示す第１の不純物拡散層２８と対向する位置に形成し、第１の導電膜３４の端部３８を図３に示す第２の不純物拡散層２９と対向する位置に形成する。
【００８１】
先に説明したように、第１の導電膜３４の厚さは薄いため、第１の導電膜３４のエッチング量のばらつきが小さくなる。これにより、エッチング面である第１の導電膜３４の上端面３７ａ，３８ａは略平坦な面になると共に、同一平面上に配置される。
したがって、複数のトランジスタ１５間において、半導体基板１１の表面１１ａから第１の導電膜３４の上端面３７ａまでの深さＤ２と、半導体基板１１の表面１１ａから第１の導電膜３４の上端面３８ａまでの深さＤ３とを等しくすることが可能となるので、複数のトランジスタ１５間の特性のばらつきを抑制できる。
【００８２】
また、第２の導電膜３５が第１の絶縁膜１７で覆われた状態で、第１の導電膜３４を選択的にエッチングすることで、第２の導電膜３５がエッチングされることがなくなるため、第２の導電膜３５に含まれる重金属原子（トランジスタ１５の特性に悪影響を及ぼす重金属原子）の半導体基板１１への拡散が防止可能となるので、複数のトランジスタ１５を所望の特性にすることができる。
【００８３】
第１の導電膜３４のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。
【００８４】
第１の導電膜３４として窒化チタン膜（厚さ５ｎｍ）を用い、第２の導電膜３５の厚さの２倍のエッチング量が得られる時間で第２の導電膜３５をウエットエッチングする場合（つまり、オーバーエッチング量が１００％の場合）、第１の導電膜３４の上端面３７ａ，３８ａは、第１の絶縁膜１７の表面１７ａから５ｎｍ程度下方に配置される。
この場合、半導体基板１１の表面１１ａから第１の導電膜３４の上端面３７ａまで深さＤ２、及び半導体基板１１の表面１１ａから第１の導電膜３４の上端面３８ａまで深さＤ３は、３５ｎｍとなる。
【００８５】
次いで、図１６Ａ及び図１６Ｂに示す工程では、第１の絶縁膜１７及びゲート電極３３が形成された第２の溝２６、及び貫通溝５６を埋め込む第２の絶縁膜１８を形成する。
第２の絶縁膜１８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。第２の絶縁膜１８は、例えば、図１５Ａ及び図１５Ｂに示す構造体の表面側に、シリコン酸化膜（ＳｉＯ２膜）を成膜後、ＣＭＰにより第５の絶縁膜の表面５５ａに形成された余分なシリコン酸化膜（ＳｉＯ２膜）を除去することで形成する。
【００８６】
次いで、図１７Ａ及び図１７Ｂに示す工程では、図１６Ａ及び図１６Ｂに示す第４の絶縁膜５５を除去する。これにより、第３の絶縁膜１２の表面１２ａ、及び素子分離領域１３の表面１３ａが露出される。
次いで、第３の絶縁膜１２を介して、半導体基板１１の表面１１ａに、ｎ型不純物をイオン注入することで、第１及び第２の不純物拡散層２８，２９を形成する。
具体的には、例えば、２５ＫｅＶのエネルギーで砒素を５．０×１０１３ａｔｍｏｓ／ｃｍ３の注入量で、半導体基板１１の表面１１ａにイオン注入し、その後、注入損傷回復のために９００℃で３０秒の熱処理を行うことで、第１及び第２の不純物拡散層２８，２９を形成する。このとき、第１及び第２の不純物拡散層２８，２９は、例えば、半導体基板１１の表面１１ａから４５ｎｍの深さまで形成する。
【００８７】
これにより、第１及び第２の不純物拡散層２８，２９、チャネル領域３１、ゲート絶縁膜３２、及びゲート電極３３と備えたトランジスタ１５（図１７Ｂ参照）が形成される。
なお、図１７Ｂでは、１つのトランジスタ１５のみを図示したが、実際には、半導体基板１１に複数のトランジスタ１５が形成される。
【００８８】
次いで、図１８Ａ及び図１８Ｂに示す工程では、第２の絶縁膜１８を覆うように、第３の絶縁膜１２の表面１２ａ及び素子分離領域１３の表面１３ａに層間絶縁膜１９を形成する。具体的には、図１７Ａ及び図１７Ｂに示す構造体の表面に、例えば、厚さが１００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を成膜することで層間絶縁膜１９を形成する。
【００８９】
次いで、層間絶縁膜１９上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストを介して、層間絶縁膜１９をエッチングすることで、第１の不純物拡散層２８の表面２８ａを露出する開口部５８、及び第２の不純物拡散層２９の表面２９ａを露出する開口部５９を形成すると共に、第１の絶縁膜１７、第２の絶縁膜１８、及び層間絶縁膜１９をエッチングすることで、第２の導電膜３５の上端面３５ａを露出する開口部６０を形成する。つまり、開口部５８〜６０を一括形成する。ホトレジスト（図示せず）は、開口部５８〜６０を形成後に除去する。
【００９０】
次いで、開口部５８〜６０を導電膜で埋め込み、その後、ＣＭＰ法により、層間絶縁膜１９の表面１９ａよりも上方に形成された余剰な導電膜を除去する。これにより、開口部５８を埋め込み、かつ第１の不純物拡散層２８の表面２８ａと接触する第１のコンタクトプラグ２１と、開口部５９を埋め込み、かつ第２の不純物拡散層２９の表面２９ａと接触する第２のコンタクトプラグ２２と、開口部６０を埋め込み、かつ第２の導電膜３５の上端面３５ａと接触する第３のコンタクトプラグ２３と、を一括形成する。これにより、第１の実施の形態の半導体装置１０が製造される。
なお、図１８Ａ及び図１８Ｂに示す構造体上に、第１乃至第３のコンタクトプラグ２１〜２３のうち、いずれかと接続される配線、層間絶縁膜、コンタクトプラグ等（全て図示せず）を形成してもよい。
【００９１】
第１の実施の形態の半導体装置の製造方法によれば、ゲート絶縁膜３２の表面３２ａを覆うように第１の導電膜３４を成膜し、次いで、第１の導電膜３４の表面３４ａに、第２の溝２６を埋め込むように、第１の導電膜３４よりも厚さの厚い第２の導電膜３５を成膜し、その後、第２の導電膜３５を選択的にエッチングすることで、第２の溝２６に成膜された第２の導電膜３５の一部を除去し、その後、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７を形成することにより、第１の導電膜３４のエッチング時に、第２の導電膜３５に含まれる重金属原子（半導体基板１１に拡散することで、トランジスタ１５の特性に悪影響を及ぼす重金属原子）がゲート絶縁膜３２に到達することがなくなるため、接合リーク電流の増加を抑制可能となるので、特性の安定したトランジスタ１５を形成することができる。
【００９２】
また、第２の溝２６の側面２６ａ，２６ｂに形成され、第１の絶縁膜１７から突出し、第２の導電膜３５よりも厚さの薄い第１の導電膜３４を選択的にエッチングすることで、均一な速度で第１の導電膜３４をエッチングすることが可能となる。
これにより、第２の溝２６の深さ方向に対する第１の導電膜３４の上端面３７ａ，３８ａの位置のばらつきを抑制可能となるため、複数のトランジスタ１５間の特性のばらつきを抑制ができる。
【００９３】
（第２の実施の形態）
図１９は、本発明の第２の実施の形態に係る半導体装置の主要部を示す平面図であり、図２０は、図１９に示す半導体装置のＧ−Ｇ線方向の断面図である。図２１は、図１９に示す半導体装置のＨ−Ｈ線方向の断面図であり、図２２は、図１９に示す半導体装置のＩ−Ｉ線方向の断面図である。
【００９４】
図１９〜図２２において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。図１９では、図２０〜図２２に示す第２の実施の形態の半導体装置６０の構成要素の全てを図示することは困難なため、その一部のみ図示する。また、図１９では、異なるレイヤーに配置された半導体装置６０の構成要素を模式的に同一平面上に図示する。
また、図２０及び図２１では、１つの縦型トランジスタ７１のみを図示しているが、実際には、半導体基板１１には、複数の縦型トランジスタ７１が形成されている。
図１９〜図２２において、Ｚ−Ｚ方向は凹部８２の深さ方向を示しており、Ｘ−Ｘ方向はＺ−Ｚ方向と直交する方向であり、Ｙ−Ｙ方向は同一平面内においてＸ−Ｘ方向と直交する方向をそれぞれ示している。
【００９５】
図１９〜図２２を参照するに、第２の実施の形態の半導体装置６０は、半導体基板１１と、複数のピラー状の凹部であるピラー６５，６６と、第１の絶縁膜６８と、第２の絶縁膜６９と、縦型トランジスタ７１と、第３の絶縁膜７３と、第４の絶縁膜７４と、第５の絶縁膜７５と、第１のコンタクトプラグ７７と、第２のコンタクトプラグ７８と、第３のコンタクトプラグ７９とを有する。
図２０〜図２２を参照するに、半導体基板１１には、半導体基板１１の表面１１ａ（主面）を部分的にエッチングすることで形成される凹部８２が形成されている。凹部８２は、縦壁面を含む内面によって区画されている。半導体基板１１の表面１１ａを基準としたときの凹部８２の深さは、例えば、１２０ｎｍとすることができる。
【００９６】
図２０〜図２２を参照するに、ピラー６５，６６は、半導体基板１１に凹部８２を加工することで形成されるピラー状の凸部である。ピラー６５，６６は、凹部８２の縦壁面に対応する外周側面６５ｂ，６６ｂ（ピラー６５，６６の側壁面）を有する。
なお、図２１では、それぞれ１つのピラー６５，６６のみ図示したが、実際には、ピラー６５，６６は、所定の狭い間隔で複数配置されている。
具体的には、半導体装置６０が６Ｆ２セル構造を有したＤＲＡＭの場合、６Ｆ２セル構造となるように複数のピラー６５，６６を配置する。
【００９７】
図２０〜図２２を参照するに、第１の絶縁膜６８は、ピラー６６の上端面６６ａ、及び第１のコンタクトプラグ７７の周囲に位置する第１の不純物拡散層２８の表面２８ａに設けられている。第１の絶縁膜６８としては、例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２１及び図２２を参照するに、第２の絶縁膜６９は、第１の絶縁膜６８上に設けられている。第２の絶縁膜６９は、ピラー６５，６６を形成する際のマスクである。第２の絶縁膜６９としては、例えば、厚さが１００ｎｍのシリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００９８】
図２０及び図２１を参照するに、縦型トランジスタ７１は、縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、ピラー６６と、第１の不純物拡散層２８と、第２の不純物拡散層２９（他の不純物拡散層）と、チャネル領域８１と、ゲート絶縁膜８３と、ゲート電極３３とを有する。
なお、縦型トランジスタ７１の構成要素のうち、第１の実施の形態で説明したトランジスタ１５と同じ構成要素については、その材料及び厚さの説明を省略する。
第１の不純物拡散層２８は、ピラー６５の端面側（半導体基板１１の表面１１ａ側）に形成されている。
第２の不純物拡散層２９は、凹部８２の底面８２ａに対応する部分の半導体基板１１に形成されている。第１及び第２の不純物拡散層２８，２９は、一方の不純物拡散層がソース領域として機能し、他方の不純物拡散層がドレイン領域として機能する。
【００９９】
図２０及び図２１を参照するに、チャネル領域８１は、縦型トランジスタ７１がＯＮしたときに半導体基板１１に形成される領域である。チャネル領域８１は、第１の不純物拡散層２８と第２の不純物拡散層２９との間に位置する部分のピラー６５に形成される。
図２０〜図２２を参照するに、ゲート絶縁膜８３は、第１の不純物拡散層２８の側面２８ｃ、凹部８２の底面８２ａ、及びピラー６５，６６の外周側面６５ｂ，６６ｂを覆うように設けられている。
ゲート絶縁膜８３のうち、凹部８２の底面８２ａに形成された部分は、他の部分と比較して厚さが厚くなるように構成されている。ゲート絶縁膜８３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１００】
図１９〜図２２を参照するに、ゲート電極３３は、第１の導電膜３４及び第２の導電膜３５により構成されている。ゲート電極３３は、複数のピラー６５，６６に対して共通の電極である。
第１の導電膜３４は、しきい値電圧の制御用の膜であると共に、バリア膜として機能する膜である。第１の導電膜３４は、ピラー６５，６６の外周側面６５ｂ，６６ｂ及び凹部８２の底面８２ａに設けられている。第１の導電膜３４は、ゲート絶縁膜８３を介して、複数のピラー６５，６６の外周側面６５ｂ，６６ｂ及び凹部８２の底面８２ａのうち、複数のピラー６５，６６間に位置する部分を連続的に覆うように配置されている。
これにより、１つの第１の導電膜３４を複数のピラー６５，６６に対して共通の導電膜として利用することができる。
【０１０１】
第１の導電膜３４は、ゲート絶縁膜８３を介して、第１の不純物拡散層２８と対向するリング状の端部３７を有する。第１の導電膜３４は、ピラー６５，６６に対しての共通半導体基板１１の表面１１ａを基準としたときの第１の導電膜３４の端部３７の上端面３７ａまでの深さＤ２は、例えば、３５ｎｍとすることができる。
【０１０２】
第２の導電膜３５は、第１の導電膜３４の表面３４ａに設けられている。第２の導電膜３５の上端面３５ａは、第１の導電膜３４の端部３７よりも下方（凹部８２の底面８２ａ側）に配置されている。第２の導電膜３５は、ピラー６５，６６に対しての共通の導電膜（ゲート電極３３の抵抗値を下げるための導電膜）であると共に、ゲート電極３３の抵抗値を低くするための膜である。
【０１０３】
なお、第１の導電膜３４としてｎ型多結晶シリコン膜を用い、第２の導電膜３５としてタングステン膜を用いた場合、第３の導電膜５２（図示せず）として窒化チタン膜（例えば、厚さ２ｎｍ）を、ｎ型多結晶シリコン膜とタングステン膜との間に設けるとよい。
これにより、ｎ型多結晶シリコン膜とタングステン膜との反応を防止することができる。
【０１０４】
図２０〜図２２を参照するに、第３の絶縁膜７３は、第２の導電膜３５を覆うように凹部８２に設けられている。第３の絶縁膜７３の表面７３ａは、平坦な面とされており、第１の導電膜３４の端部３７の上端面３７ａに対して略面一とされている。第３の絶縁膜７３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１０５】
図２０〜図２２を参照するに、第４の絶縁膜７４は、第３の絶縁膜７３の表面７３ａ及び第１の導電膜３４の端面（例えば、上端面３７ａ）上に設けられている。第４の絶縁膜７４の表面７４ａは、平坦な面とされており、第２の絶縁膜６９の表面６９ａに対して面一とされている。第４の絶縁膜７４には、第１の不純物拡散層２８の表面２８ａを露出する開口部８５が形成されている。第４の絶縁膜７４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２０〜図２２を参照するに、第５の絶縁膜７５は、開口部８５を埋め込むように、第２及び第４の絶縁膜６９，７４の表面６９ａ，７４ａに設けられている。第５の絶縁膜７５の表面７５ａは、平坦な面とされている。第５の絶縁膜７５としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１０６】
図２０及び図２１を参照するに、第１のコンタクトプラグ７７は、開口部８５に設けられた第５の絶縁膜７５を貫通するように設けられている。第１のコンタクトプラグ７７の下端は、第１の不純物拡散層２８と接触している。これにより、第１のコンタクトプラグ７７は、第１の不純物拡散層２８と電気的に接続されている。
図２０を参照するに、第２のコンタクトプラグ７８は、第３乃至第５の絶縁膜７３〜７５を貫通するように設けられている。第２のコンタクトプラグ７８の下端は、第２の不純物拡散層２９の表面２９ａと接触している。これにより、第２のコンタクトプラグ７８は、第２の不純物拡散層２９と電気的に接続されている。
【０１０７】
図２２を参照するに、第３のコンタクトプラグ７９は、ゲート電極３３及び第２の絶縁膜６９上に配置された部分の第３乃至第５の絶縁膜７３〜７５を貫通するように設けられている。第３のコンタクトプラグ７９の下端は、第２の導電膜３５の上端面３５ａと接触するように、ゲート電極３３と接続されている。これにより、第３のコンタクトプラグ７９は、ゲート電極３３と電気的に接続されている。
【０１０８】
上記構成とされた第２の実施の形態の半導体装置６０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、縦型トランジスタ７１を所望の特性にすることができると共に、複数の縦型トランジスタ７１間の特性のばらつきを抑制することができる。
【０１０９】
つまり、ゲート電極３３は、埋め込み型のゲート電極を備えたトランジスタ１５（図３参照）、及びピラー６６の外周側面６６ｂに形成されたゲート電極を備えた縦型縦型トランジスタ７１にも適用可能である。
また、第２の実施の形態の半導体装置６０は、６Ｆ２型のレイアウト或いは４Ｆ２型のレイアウトで構成されたメモリセルを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にも適用可能である。
【０１１０】
図２３〜図３３は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図２３〜図３３は、図２０に示す半導体装置６０の切断面に対応する断面図である。図２３〜図３３において、半導体装置６０と同一構成部分には同一符号を付す。また、図２３〜図３３に示す構造体の切断面では、図２１及び図２２に示すピラー６６、第１の絶縁膜６８、及び第２の絶縁膜６９と、図２２に示す第３のコンタクトプラグ７９とを図示することが困難なため、これらの図示を省略する。
【０１１１】
図２３〜図３３を参照して、第２の実施の形態の半導体装置６０の製造方法について説明する。
始めに、図２３に示す工程では、半導体基板１１として、例えば、ｐ型不純物であるボロンの濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３のｐ型シリコン基板を準備する。次いで、半導体基板１１の表面１１ａに、第１の絶縁膜６８（例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜））と、第２の絶縁膜６９（例えば、厚さ１００ｎｍのシリコン窒化膜（ＳｉＮ膜））とを順次積層する。
【０１１２】
次いで、第２の絶縁膜６９の表面６９ａに、パターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとして、第１及び第２の絶縁膜６８，６９をエッチングすることで、図２３に示すパターニングされた第１及び第２の絶縁膜６８，６９を形成する。その後、ホトレジスト（図示せず）を除去する。
パターニングされた第２の絶縁膜６９の直径Ｒ１は、例えば、６０ｎｍとすることができる。第２の絶縁膜６９の直径Ｒ１は、縦型トランジスタ７１の所望の特性に応じて適宜選択すればよく、上記数値に限定されない。
なお、図２３に示す工程では、周知の手法により、図示していない素子分離領域を形成する。
【０１１３】
次いで、図２４に示す工程では、第２の絶縁膜６９をマスクとする異方性エッチング（例えば、ドライエッチング）により、半導体基板１１をエッチングすることで凹部８２を形成すると共に、凹部８２に囲まれた複数のピラー６５，６６を形成する。なお、図２４には、ピラー６６を図示することが困難なため、その図示を省略する。
このとき、素子分離領域（図示せず）上に、パターニングされた第１及び第２の絶縁膜６８，６９を形成し、これをマスクとするエッチングにより、素子分離領域（図示せず）を構成する絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））をパターニングすることで、絶縁膜よりなるピラー（図示せず）を形成してもよい。
半導体基板１１の表面１１ａ（ピラー６５の上端面６５ａ）を基準としたときの凹部８２の深さは、例えば、１２０ｎｍとすることができる。
【０１１４】
次いで、図２５に示す工程では、複数のピラー６５の外周側面６５ｂ、複数のピラー６６の外周側面６６ｂ（図示せず）、及び凹部８２の底面８２ａを覆うように、図示していない厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成する。
次いで、該シリコン酸化膜を介して、砒素を２０ＫｅＶのエネルギーにより１．０×１０１５ａｔｍｏｓ／ｃｍ３の濃度で半導体基板１１にイオン注入し、その後、半導体基板１１を９００℃の温度で１０秒加熱することで、凹部８２の底面８２ａに第２の不純物拡散層２９を形成する。
その後、第２の不純物拡散層２９上に、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、厚さ２０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成する。
【０１１５】
次いで、図示していない厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を除去する。その後、複数のピラー６５の外周側面６５ｂ、複数のピラー６６の外周側面６６ｂ（図示せず）、及び凹部８２の底面８２ａを覆うように、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）を形成する。これにより、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）、及び厚さ２０ｎｍの酸化シリコン膜（共に図示せず）よりなり、凹部８２の底面８２ａの厚さが厚いゲート絶縁膜８３が形成される。
【０１１６】
このように、凹部８２の底面８２ａのゲート絶縁膜８３の厚さを厚くすることで、後述する図２７に示す工程（第２の導電膜エッチング工程）において、第２の導電膜３５をエッチングしたときに、ゲート絶縁膜８３の下方に配置された第２の不純物拡散層２９がエッチングされることを防止できる。
なお、ゲート絶縁膜８３の厚さを厚くしたい場合には、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）を形成後に、例えば、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）を堆積させてもよい。
【０１１７】
次いで、図２６に示す工程では、ゲート絶縁膜８３の表面８３ａ及び第２の絶縁膜６９を覆うように第１の導電膜３４を成膜する。
図２４に示す第１の導電膜３４は、エッチングされる前の第１の導電膜３４であり、エッチングされることで、図２０に示す端部３７を有した第１の導電膜３４となる。第１の導電膜３４は、例えば、ＣＶＤ法により形成することができる。
【０１１８】
第１の導電膜３４としては、バリア膜としての機能を有し、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜３４としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも１つの膜、或いは、これらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
【０１１９】
第１の導電膜３４を形成する工程では、第１の導電膜３４の厚さが、第２の導電膜３５の厚さよりも薄くなるように第１の導電膜３４を形成する。このように、第１の導電膜３４の厚さを薄くすることで、第１の導電膜３４のエッチングレートを均一にすることができる。
これにより、後述する図３１に示す工程において、第１の導電膜３４をエッチングする際、第１の導電膜３４のエッチング面（第１の導電膜３４の上端面３７ａ）を平坦な面に加工することができると共に、凹部８２の深さ方向における第１の導電膜３４のエッチング量の制御を容易に行うことが可能となる。
【０１２０】
これにより、複数の縦型トランジスタ７１間における第１の導電膜３４のエッチングばらつきが小さくなり、半導体基板１１の表面１１ａから複数の縦型トランジスタ７１に設けられた第１の導電膜３４の上端面３７ａまでの深さのばらつきを抑制することが可能となるため、複数の縦型トランジスタ７１間の特性のばらつきを抑制できる。
【０１２１】
次いで、第１の導電膜３４の表面３４ａを覆うように、第２の導電膜３５を成膜する。第２の導電膜３５は、例えば、ＣＶＤ法により形成することができる。また、図２６に示す第２の導電膜３５は、エッチングされる前の第２の導電膜３５であり、エッチングされることで、図２０に示す第２の導電膜３５となる。
【０１２２】
第２の導電膜３５は、第１の導電膜３４よりも抵抗値が低く、ゲート電極３３の抵抗を低くするための膜である。第２の導電膜３５は、第１の導電膜３４よりも厚さが厚い膜である。そのため、第１の実施の形態で説明したように、後述する図２７に示す工程において、図２６に示す第２の導電膜３５をエッチングした場合、エッチング速度の不均一により、第２の導電膜３５の上端面３５ａに凹凸が形成される。
【０１２３】
第２の導電膜３５としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いはこれらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
【０１２４】
また、第１の導電膜３４と第２の導電膜３５との反応を防止したい場合、第１の導電膜形成工程と第２の導電膜形成工程との間に、第１の導電膜３４の表面３４ａに第３の導電膜５２を形成する工程を設けてもよい。
例えば、第１の導電膜３４として仕事関数が４．０５ｅＶのｎ型多結晶シリコン膜（例えば、砒素が２．０×１０２０ａｔｍｏｓ／ｃｍ３ドープされ、厚さが５ｎｍのｎ型多結晶シリコン膜）を形成すると共に、第２の導電膜３５としてタングステン膜（例えば、厚さが２０ｎｍ）を形成する場合、第３の導電膜５２（図示せず）として窒化チタン膜（例えば、厚さ２ｎｍ）を形成することができる。
なお、ｎ型多結晶シリコン膜の替わりに、第１の導電膜３４としてｐ型多結晶シリコン膜を用いてもよい。
【０１２５】
次いで、図２７に示す工程では、異方性エッチング（例えば、ドライエッチング）により、第１の導電膜３４に対して選択比の高いエッチング条件を用いて、図２６に示す第２の導電膜３５を選択的にエッチングすることで、上端面３５ａに凹凸が形成された第２の導電膜３５（ゲート電極３３を構成する導電膜）を形成する。
【０１２６】
第２の導電膜エッチング工程では、例えば、半導体基板１１の表面１１ａから第２の導電膜３５の上端面３５ａまでの平均深さが６０ｎｍとなるように、第２の導電膜３５をエッチングする。
次いで、第２の絶縁膜６９の表面６９ａに形成された第１の導電膜３４、及び第２の凹部８２の底面８２ａに形成された第１の導電膜３４のうち、第２の導電膜３５に覆われていない部分をエッチングにより選択的に除去する。これにより、第２の絶縁膜６９の表面６９ａ、及びゲート電極３３の非形成領域に形成されたゲート絶縁膜８３の表面８３ａが露出される。
【０１２７】
次いで、図２８に示す工程では、凹部８２を埋め込む厚さとされ、図２７に示す構造体の上面側（具体的には、第１の導電膜３４から露出されたゲート絶縁膜８３の表面８３ａ、第２の絶縁膜６９の表面６９ａ、第１の導電膜３４、及び第２の導電膜３５）を覆う第３の絶縁膜７３を成膜する。第３の絶縁膜７３は、例えば、ＣＶＤ法により形成することができる。第３の絶縁膜７３としては、例えば、厚さが２００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１２８】
次いで、図２９に示す工程では、ＣＭＰ法により、第２の絶縁膜６９の表面６９ａ及び第１の導電膜３４の上端が露出するまで第３の絶縁膜７３を研磨することで、図２９に示す構造体の上面側を平坦化する。
次いで、図３０に示す工程では、図２９に示す第３の絶縁膜７３をエッチバックすることで、第２の絶縁膜６９の表面６９ａに対して略面一とされた表面７３ａを有した第３の絶縁膜７３を形成する。半導体基板１１の表面１１ａから第３の絶縁膜７３の表面７３ａまでの深さは、例えば、２０ｎｍとすることができる。
【０１２９】
次いで、図３１に示す工程では、第３の絶縁膜７３をマスクとするエッチングにより、凹部８２の深さ方向に延在する第１の導電膜３４（複数のピラー６５の外周側面６５ｂに成膜された第１の導電膜３４、及び複数のピラー６６の外周側面６６ｂ（図示せず）に成膜された第１の導電膜３４）のうち、第３の絶縁膜７３の表面７３ａから露出された部分を選択的にエッチングすることで、第１の導電膜３４に、第２の導電膜３５の上端面３５ａから突出した端部３７を形成する。
【０１３０】
これにより、ピラー６５，６６に対して共通とされたゲート電極３３が形成される。また、図３１に示す工程では、第１の導電膜３４の端部３７が図２０に示す第１の不純物拡散層２８と対向するように形成する。
また、第２の導電膜３５が第３の絶縁膜７３で覆われた状態で、第１の導電膜３４をエッチングすることで、第２の導電膜３５に含まれる重金属原子（縦型トランジスタ７１の特性に悪影響を及ぼす重金属原子）の半導体基板１１への拡散が抑制可能となる。
これにより、接合リーク電流の増加を抑制可能となるため、複数の縦型トランジスタ７１を所望の特性にすることができる。
【０１３１】
第１の導電膜３４のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。
第１の導電膜３４の厚さの２倍のエッチング量が得られる時間で第１の導電膜３４をウエットエッチングする場合（オーバーエッチング量が１００％の場合）、第１の導電膜３４の上端面３７ａは、第３の絶縁膜７３の表面７３ａから１５ｎｍ程度下方に配置される。この場合、第１の導電膜３４の上端面３７ａから第２の導電膜３５の上端面３５ａまでの平均深さは、３５ｎｍとなる。
【０１３２】
なお、第３の導電膜５２を形成した場合（図示せず）、第３の導電膜５２は、第１の導電膜３４と共に、エッチングにより除去する。
次いで、第３の絶縁膜７３の表面７３ａ及び第１の導電膜３４の上端面３７ａ上に、第２の絶縁膜６９の表面６９ａに対して面一とされた表面７４ａを有した第４の絶縁膜７４を形成する。第４の絶縁膜７４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１３３】
次いで、図３２に示す工程では、図３１に示す第２の絶縁膜６９を除去することで、第１の絶縁膜６８を露出する開口部８５を形成する。次いで、第１の絶縁膜６８を介して、図２９に示すピラー６５の上端面６５ａ（半導体基板１１の表面１１ａ）に、砒素をイオン注入（例えば、エネルギーが２０Ｋｅｖ、注入量が１．０×１０１５ａｔｍｏｓ／ｃｍ３）し、その後、注入損傷回復のために、半導体基板１１を９００℃の温度で１０秒加熱することで、ピラー６５に第１の不純物拡散層２８を形成する。
【０１３４】
第１の不純物拡散層２８は、ゲート絶縁膜８３を介して、第１の導電膜３４の端部３７と対向するように形成する。半導体基板１１の表面１１ａを基準としたときの第１の不純物拡散層２８の深さは、例えば、４５ｎｍとすることができる。これにより、縦型トランジスタ７１が形成される。
なお、図３２では、１つの縦型トランジスタ７１のみ図示しているが、実際には、半導体基板１１に複数の縦型トランジスタ７１が形成される。
また、上記砒素をイオン注入後に、砒素がイオン注入された半導体基板１１の表面１１ａに、適量のボロンをイオン注入することで、縦型トランジスタ７１のしきい値電圧を調整してもよい。
【０１３５】
次いで、図３３に示す工程では、開口部８５を埋め込むように、第４の絶縁膜７４の表面７４ａに第５の絶縁膜７５を形成する。第５の絶縁膜７５は、例えば、ＣＶＤ法により形成することができる。第５の絶縁膜７５としては、例えば、厚さが１００ｎｍとされたシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
次いで、第５の絶縁膜７５の表面７５ａに、パターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとして、第２の絶縁膜６９及び第５の絶縁膜７５をエッチングすることで、第１の不純物拡散層２８を露出する開口部９１を形成する。その後、ホトレジストを除去する。
【０１３６】
次いで、開口部９１を形成した方法と同様な手法により、第３乃至第５の絶縁膜７３〜７５をエッチングすることで、第２の不純物拡散層２９の表面２９ａを露出する開口部９２を形成する。
その後、開口部９１を形成した方法と同様な手法により、第３乃至第５の絶縁膜７３〜７５をエッチングすることで、図示していない第３のコンタクトプラグ７９が形成される開口部（図示せず）を形成する。
次いで、開口部９１，９２及び第３のコンタクトプラグ７９が形成される開口部を導電膜で埋め込むことで、第１乃至第３のコンタクトプラグ７７〜７９を形成する。これにより、第２の実施の形態の半導体装置６０が製造される。
【０１３７】
上記説明した第２の実施の形態の半導体装置６０の製造方法は、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
具体的には、第２の導電膜３５を選択的にエッチバックした後、第２の導電膜３５を覆う第３の絶縁膜７３を形成し、その後、第２の導電膜３５の上端面３５ａよりも上方に配置された第１の導電膜３４を選択的にエッチングすることで、第１の導電膜３４のエッチング時に、第２の導電膜３５に含まれる重金属原子（縦型トランジスタ７１の特性に悪影響を及ぼす重金属原子）がゲート絶縁膜８３に到達することを抑制可能になると共に、凹部８２の深さ方向における第１の導電膜３４の上端面３７ａの位置のばらつきを抑制することが可能となる。
これにより、特性の安定した縦型トランジスタ７１を得ることができると共に、複数の縦型トランジスタ７１間の特性のばらつきを抑制できる。
【０１３８】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１３９】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１４０】
１０，５０，６０…半導体装置、１１…半導体基板、１１ａ，１２ａ，１３ａ，１７ａ，１９ａ，２８ａ，２９ａ，３２ａ，３４ａ，３５ａ，５５ａ，７３ａ，７４ａ，７５ａ，８３ａ…表面、１２，７３…第３の絶縁膜、１３…素子分離領域、１５…トランジスタ、１７，６８…第１の絶縁膜、１８，６９…第２の絶縁膜、１９…層間絶縁膜、２１，７７…第１のコンタクトプラグ、２２，７８…第２のコンタクトプラグ、２３，７９…第３のコンタクトプラグ、２５…第１の溝、２６…第２の溝、２６ａ…第１の側面、２６ｂ…第２の側面、２６ｃ，８２ａ…底面、２６ｄ…コーナー部、２８…第１の不純物拡散層、２８ｃ，２９ｃ，…側面、２９…第２の不純物拡散層、３１，８１…チャネル領域、３２，８３…ゲート絶縁膜、３３，５１…ゲート電極、３４…第１の導電膜、３４ａ，５５ａ，７３ａ，７４ａ…表面、３５…第２の導電膜、３５ａ，３７ａ，３８ａ，５２ａ，５２ｂ，６５ａ，６６ａ…上端面、３６…凹部、３７，３８…端部、４１…結晶粒、４２…結晶粒界、５２，７３…第３の導電膜、５５，７４…第４の絶縁膜、５６…貫通溝、５８，５９，６０，８５，９１，９２…開口部、６５，６６…ピラー、６５ｂ，６６ｂ…外周側面、７１…縦型トランジスタ、７５…第５の絶縁膜、８２…凹部、Ｄ１，Ｄ２,Ｄ３，Ｄ４，Ｆ…深さ、Ｅ…活性領域、Ｒ１…直径、Ｗ１，Ｗ２…幅
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体基板に形成された溝と、溝に形成されたゲート絶縁膜と、溝に設けられたゲート電極（埋め込み型ゲート電極）と、半導体基板の表面まで達するように、ゲート電極上に形成された凹部を埋め込む絶縁膜と、半導体基板に形成され、溝の一方の側に配置された第１の不純物拡散層と、半導体基板に形成され、溝の他方の側に配置された第２の不純物拡散層と、を有したＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある（例えば、特許文献１参照。）。
【０００３】
上記構成とされたＭＯＳトランジスタでは、ドレイン領域として機能する一方の不純物拡散層にドレイン電圧を印加し、ソース領域として機能する他方の不純物拡散層をソース電圧にした状態で、ゲート電極にＯＮ電位を与えることで、溝の側壁および溝の底部にチャネル領域が形成されてＭＯＳトランジスタが動作する。
【０００４】
ところで、近年の微細化に伴い、ゲート電極の低抵抗化が望まれており、ゲート電極を低抵抗化するための材料としては、金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
また、ＭＯＳトランジスタのしきい値電圧の制御性を向上させる観点から、ゲート電極の材料として、所定の仕事関数を有した金属、金属シリサイド、及び金属窒化物等の導電材料が用いられるようになってきた。
【０００５】
金属膜で構成されたゲート電極の代表的な例として、例えば、ゲート絶縁膜に接するように形成された窒化チタン膜と、窒化チタン膜の表面に形成され、溝の一部を埋め込むタングステン膜とにより構成されたゲート電極がある。
窒化チタン膜は、仕事関数が４．７５ｅＶ程度でシリコンバンド構造のミッドギャップ付近となる膜である。窒化チタン膜は、抵抗率が若干高いものの、タングステン膜からのタングステン原子がゲート絶縁膜に達することを抑制する機能を有する。また、タングステン膜は抵抗率が５μΩｃｍと低く、ゲート電極の低抵抗化に大きな役割を果たす。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２１０８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記埋め込み型ゲート電極を構成する金属膜として、例えば、上述した窒化チタン膜及びタングステン膜を用いた場合、幾つか問題が発生する。
図３４〜図３７は、従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図である。なお、図３４〜図３７では、タングステン膜３１２の結晶粒３１４及び結晶粒界３１５を模式的に図示している。
ここで、図３４〜図３７を参照して、従来の埋め込み型ゲート電極の形成方法を説明していく上で、従来の埋め込み型ゲート電極の形成方法の問題点について説明する。
【０００８】
始めに、図３４に示すように、半導体基板３０１の表面３０１ａに、シリコン酸化膜３０２及びシリコン窒化膜３０３よりなり、貫通溝３０６を有したエッチング用マスク３０４を形成する。次いで、エッチング用マスク３０４を介して、貫通溝３０６から露出された半導体基板３０１をエッチングすることで、半導体基板３０１に溝３０７を形成する。次いで、溝３０７を覆うゲート絶縁膜３０８を形成する。
【０００９】
次いで、貫通溝３０６の側面、及び溝３０７内に形成されたゲート絶縁膜３０８を覆う窒化チタン膜３１１を形成し、その後、窒化チタン膜３１１が形成された貫通溝３０６及び溝３０７を充填するタングステン膜３１２を形成する。タングステン膜３１２は、複数の結晶粒３１４と、結晶粒３１４間に配置された結晶粒界３１５とを有する。複数の結晶粒３１４は、大きさや形状にばらつきがある。また、結晶粒界３１５は、結晶粒３１４よりもエッチング速度が速い。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法による研磨により、シリコン窒化膜３０３の表面３０３ａ上に形成された不要な窒化チタン膜３１１及びタングステン膜３１２（共に図示せず）を除去して、図３４に示す構造体を形成する。
【００１０】
次いで、図３５に示すように、貫通溝３０６及び溝３０７に形成された窒化チタン膜３１１及びタングステン膜３１２を所定の深さまでエッチバックすることで、溝３０７内に窒化チタン膜３１１及びタングステン膜３１２よりなるゲート電極３１７を形成する。
このとき、タングステン膜３１２の結晶粒界３１５の影響を受けて、エッチングの速度が不均一となるため、エッチバック後のタングステン膜３１２の表面３１２ａに凹凸が形成されて、ゲート電極３１７の埋め込み深さにばらつきが生じてしまう。
これにより、ゲート電極３１７の形状が非対称となり、溝３０７の側面３０７ａ側のゲート電極３１７の高さと溝３０７の側面３０７ｂ側のゲート電極３１７の高さとが異なってしまう。
【００１１】
また、窒化チタン膜３１１及びタングステン膜３１２をエッチバックするときに、窒化チタン膜３１１から露出されたゲート絶縁膜３０８を介して、タングステン膜３１２に含まれるタングステン原子が半導体基板３０１に到達するため、接合リーク電流が増加してしまう。
【００１２】
次いで、図３６に示す工程では、ゲート電極３１７が形成された溝３０７及び貫通溝３０６を埋め込む絶縁膜３１９を形成する。絶縁膜３１９は、例えば、図３５に示す構造体の上面側に、絶縁膜３１９を堆積させ、その後、シリコン窒化膜３０３の表面３０３ａ上に位置する不要な絶縁膜３１９（図示せず）をＣＭＰにより除去することで形成する。このとき、シリコン窒化膜３０３を研磨のストッパー膜として利用する。
【００１３】
次いで、図３７に示す工程では、図３６に示すシリコン窒化膜３０３を除去する。次いで、シリコン酸化膜３０２を介して、半導体基板３０１に不純物をイオン注入し、その後、熱処理することで、第１及び第２の不純物拡散層３２１，３２２を形成する。
しかしながら、先に説明したように、溝３０７の側面３０７ａ側のゲート電極３１７の高さと溝３０７の側面３０７ｂ側のゲート電極３１７の高さとが異なっているため、例えば、図３７に示すように、窒化チタン膜３１１の一方の上端３１１ａが第１の不純物拡散層３２１と対向し、窒化チタン膜３１１の他方の上端３１１ｂが第２の不純物拡散層３２２とは対向しない構造（オフセット構造）となってしまう。
そのため、トランジスタ特性に非対称性が生じて、所望の駆動電流を得ることができない。
【００１４】
つまり、上述した方法によりゲート電極３１７を形成した場合、溝３０７の左右で窒化チタン膜３１１の上端３１１ａ，３１１ｂの形状が非対称となったり、窒化チタン膜３１１の上端３１１ｂが第２の不純物拡散層３２２とは対向しなかったりするため、所望のトランジスタ特性を得ることができないという問題や、複数のトランジスタ間においてトランジスタ特性にばらつきが生じてしまうという問題があった。
なお、タングステン膜３１２の替わりに、タングステン膜のように、結晶粒３１４及び結晶粒界３１５を備えた導電膜を用いた場合も上記問題は発生する。
【課題を解決するための手段】
【００１５】
本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、前記ゲート絶縁膜に形成され、その上端面が前記主面より低い位置にあってゲート電極となる第１の導電膜と、前記第１の導電膜に形成され、その上端面が前記第１の導電膜の上端面より低い位置にあって前記ゲート電極となる第２の導電膜と、前記凹部内に、前記半導体基板の主面より低い位置に配置され、前記第２の導電膜の上端面を覆う絶縁膜と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１６】
本発明の半導体装置によれば、第２の導電膜と比較して、凹部の深さ方向におけるエッチング量を制御しやすい第１の導電膜の上端面を、第２の導電膜の上端面よりも上方に配置することで、複数のトランジスタ間の第１の導電膜の上端面の凹部の深さ方向の位置ばらつきを小さくすることが可能となるので、複数のトランジスタ間の特性のばらつきを抑制することができる。
【００１７】
また、凹部内に、半導体基板の主面より低い位置に配置され、第２の導電膜の上端面を覆う絶縁膜を設けることにより、第２の導電膜に含まれる重金属原子がゲート絶縁膜に到達することを抑制可能となる。
これにより、第２の導電膜に含まれる重金属原子が半導体基板に拡散して接合リーク電流が増加することを抑制可能となるので、所望の特性を有したトランジスタを得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る半導体装置の主要部を示す平面図である。
【図２】図１に示す半導体装置のＢ−Ｂ線方向の断面図である。
【図３】図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【図４】本発明の第１の実施の形態の変形例に係る半導体装置の主要部を示す断面図であり、図３の切断位置に対応する図である。
【図５Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図５Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図６Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その２）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図６Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その２）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図７Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その３）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図７Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その３）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図８Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その４）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図８Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その４）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図９Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その５）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図９Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その５）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１０Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その６）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１０Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その６）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１１Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その７）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１１Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その７）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１２Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その８）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１２Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その８）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１３Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その９）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１３Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その９）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１４Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１０）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１４Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１０）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１５Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１１）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１５Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１１）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１６Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１２）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１６Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１２）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１７Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１３）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１７Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１３）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１８Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１４）を示す断面図であり、図１に示すＢ−Ｂ線方向の切断面に対応する図である。
【図１８Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程（その１４）を示す断面図であり、図１に示すＡ−Ａ線方向の切断面に対応する図である。
【図１９】本発明の第２の実施の形態に係る半導体装置の主要部を示す平面図である。
【図２０】図１９に示す半導体装置のＧ−Ｇ線方向の断面図である。
【図２１】図１９に示す半導体装置のＨ−Ｈ線方向の断面図である。
【図２２】図１９に示す半導体装置のＩ−Ｉ線方向の断面図である。
【図２３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２４】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２５】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５１）である。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図３３】本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図３４】従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図（その１）である。
【図３５】従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図（その２）である。
【図３６】従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図（その３）である。
【図３７】従来の埋め込み型ゲート電極の形成工程、及びその問題点を説明するための断面図（その４）である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００２０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の主要部を示す平面図であり、また、図２は、図１に示す半導体装置のＢ−Ｂ線方向の断面図である。さらに、図３は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【００２１】
また、図３では、１つのトランジスタのみを図示しているが、実際には、半導体装置１０には、複数のトランジスタが設けられている。
また、図２及び図３において、Ｚ−Ｚ方向は第２の溝２６の深さ方向を示している。また、図１及び図２において、Ｘ−Ｘ方向はＺ−Ｚ方向と直交する方向を示している。さらに、図１及び図３において、Ｙ−Ｙ方向は同一平面内においてＸ−Ｘ方向と直交する方向を示している。図２及び図３において、図１と同一構成部分には、同一符号を付す。
【００２２】
始めに、図１を参照して、第１の実施の形態の半導体装置１０を構成する活性領域Ｅ、第２の溝２６、第１及び第２の不純物拡散層２８，２９、第１〜第３のコンタクトプラグ２１〜２３の形成位置について間単に説明する。
図１を参照するに、第１の実施の形態の半導体装置１０は、素子分離領域１３に囲まれた活性領域Ｅ（破線で囲まれた領域）と、ゲート絶縁膜３２及びゲート電極３３が埋め込まれる第２の溝２６と、を有する。
【００２３】
ゲート電極３３が埋め込まれる第２の溝２６は、活性領域Ｅだけでなく、活性領域Ｅから素子分離領域１３まで連続的に延在するように設けられている。
第１の実施の形態の半導体装置１０では、第２の溝２６が形成されない活性領域Ｅの近傍に位置する半導体基板１１の表面１１ａに、トランジスタ１５のソースまたはドレインとして作用する第１及び第２の不純物拡散層２８，２９が設けられている。
【００２４】
第１の不純物拡散層２８上には、第１のコンタクトプラグ２１が配置され、第２の不純物拡散層２９上には、第２のコンタクトプラグ２２が配置されている。
第１及び第２のコンタクトプラグ２１，２２のうち、一方のコンタクトプラグには、ソース電位が供給され、他方のコンタクトプラグには、ドレイン電位が供給される。また、第２の溝２６に埋め込まれたゲート電極３３上には、ゲート電位が供給される第３のコンタクトプラグ２３が配置されている。
【００２５】
図２及び図３を参照するに、第１の実施の形態の半導体装置１０は、活性領域Ｅ、第２の溝２６、第１及び第２の不純物拡散層２８，２９、及び第１〜第３のコンタクトプラグ２１〜２３の他に、さらに、半導体基板１１と、第３の絶縁膜１２と、素子分離領域１３と、トランジスタ１５と、第１の絶縁膜１７と、第２の絶縁膜１８と、層間絶縁膜１９と、を有する。
半導体基板１１は、板状とされた基板である。半導体基板１１には、素子分離領域１３が形成される第１の溝２５と、Ｘ−Ｘ方向に延在する凹部である第２の溝２６と、が形成されている。
【００２６】
第２の溝２６は、半導体基板１１の表面１１ａ（半導体基板１１の主面）が部分的にエッチングされることで形成される溝である。第２の溝２６は、縦壁面である第１及び第２の側面２６ａ，２６ｂと、底面２６ｃとよりなる内面によって区画されている。第２の溝２６深さＤ１は、第１の溝２５の深さよりも浅い。
半導体基板１１の表面１１ａを基準としたときの第２の溝２６の深さＤ１は、例えば、１５０ｎｍとすることができる。また、第２の溝２６の幅Ｗ１は、例えば、６０ｎｍとすることができる。なお、第２の溝２６の幅Ｗ１及び深さＤ１は、トランジスタ１５の所望の特性に応じて適宜選択することができ、上記数値に限定されない。
【００２７】
半導体基板１１としては、例えば、ｐ型のシリコン基板を用いることができる。この場合、半導体基板１１に含まれるｐ型不純物であるボロンの濃度は、例えば、１．０×１０１７ａｔｏｍｓ／ｃｍ３とすることができるが、所定のしきい値電圧となるようにボロンの濃度を調整してもよい。
図３を参照するに、第３の絶縁膜１２は、半導体基板１１の表面１１ａを覆うように設けられている。第３の絶縁膜１２としては、例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２及び図３を参照するに、素子分離領域１３は、第１の溝２５を埋め込むように設けられている。素子分離領域１３は、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））により構成されている。
【００２８】
図３を参照するに、トランジスタ１５は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、第１の不純物拡散層２８と、第２の不純物拡散層２９と、チャネル領域３１と、ゲート絶縁膜３２と、ゲート電極３３とを有する。
第１及び第２の不純物拡散層２８，２９は、一方がソース領域として機能し、他方がドレイン領域として機能する不純物拡散層である。第１及び第２の不純物拡散層２８，２９は、半導体基板１１の表面１１ａ側に形成されている。第１及び第２の不純物拡散層２８，２９の表面２８ａ，２９ａは、半導体基板１１の表面１１ａに対して面一とされている。
【００２９】
図３を参照するに、第１の不純物拡散層２８は、第２の溝２６の第１の側面２６ａ側に配置されている。第１の不純物拡散層２８の側面２８ｃは、第２の溝２６に接している。
第２の不純物拡散層２９は、第２の溝２６の第２の側面２６ｂ（第１の側面２６ａと対向する側面）側に配置されている。第２の不純物拡散層２９の側面２９ｃは、第２の溝２６に接している。
第１及び第２の不純物拡散層２８，２９の深さは、後述する第１の導電膜３４の上端面３７ａ，３８ａの深さＤ２，Ｄ３よりも深くなるように構成されている。
半導体基板１１がｐ型のシリコン基板の場合、第１及び第２の不純物拡散層２８，２９は、半導体基板１１の表面１１ａにｎ型不純物をイオン注入することで形成する。
【００３０】
半導体基板１１の表面１１ａを基準としたときの第１及び第２の不純物拡散層２８，２９の深さは、理想的には同じ深さとされているが、必ずしも完全に同じ深さでなくてもよい。半導体基板１１の表面１１ａを基準としたときの第１及び第２の不純物拡散層２８，２９の深さは、例えば、４５ｎｍとすることができる。
【００３１】
図２及び図３を参照するに、チャネル領域３１は、トランジスタ１５がＯＮしたときに第２の溝２６に接した部分の半導体基板１１に形成される領域である。
図２及び図３を参照するに、ゲート絶縁膜３２は、第２の溝２６の第１及び第２の側面２６ａ，２６ｂ、第２の溝２６の底面２６ｃ、第１の不純物拡散層２８の側面２８ｃ、及び第２の不純物拡散層２９の側面２９ｃを覆うように設けられている。
【００３２】
ゲート絶縁膜３２としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜３２として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜３２の厚さは、例えば、６ｎｍとすることができる。
【００３３】
図２及び図３を参照するに、ゲート電極３３は、第１の導電膜３４と、第２の導電膜３５と、凹部３６とを有する。第１の導電膜３４は、トランジスタ１５のしきい値電圧の決定を担う膜であると共に、第２の導電金属３５に含まれ、半導体基板１１に拡散することでトランジスタ１５の特性に悪影響を及ぼす重金属原子（具体的には、第２の導電金属３５がタングステン膜の場合、タングステン原子）がゲート絶縁膜３２に到達することを防止するバリア膜として機能する膜である。
【００３４】
第１の導電膜３４は、チャネル領域３１が形成される領域に形成されたゲート絶縁膜３２の表面３２ａを覆うように設けられている。
第１の導電膜３４は、Ｕ字形状とされており、第２の溝２６の底面２６ｃの反対側に、端部３７，３８を有する。第１の導電膜３４の端部３７は、ゲート絶縁膜３２を介して第１の不純物拡散層２８の側面２８ｃと対向するように配置されている。第１の導電膜３４の端部３８は、ゲート絶縁膜３２を介して第２の不純物拡散層２９の側面２９ｃと対向するように配置されている。
【００３５】
第１の導電膜３４の端部３７は、エッチングにより形成された上端面３７ａを有する。上端面３７ａは、半導体基板１１の表面１１ａよりも低く、かつ第２の導電膜３５の上端面３５ａよりも高い位置に配置されている。
第１の導電膜３４の端部３８は、エッチングにより形成された上端面３８ａを有する。上端面３８ａは、半導体基板１１の表面１１ａよりも低く、かつ第２の導電膜３５の上端面３５ａよりも高い位置に配置されている。
【００３６】
第１の導電膜３４は、可能な限り第２の導電膜３５よりも厚さの薄い膜であるが、第２の溝２６の幅と第２の導電膜３５の埋め込み幅によってはその限りではない。可能な限り薄い膜であるため、第１の導電膜３４は、第２の導電膜３５をエッチングする場合と比較して、エッチング時に結晶粒界の影響を受けにくく、均一の速度でエッチングすることが可能な膜である。したがって、第１の導電膜３４の端部３７，３８の上端面３７ａ，３８ａは略平坦な面とされている。
なお、以下の説明では、「第１の導電膜３４の端部３７の上端面３７ａ」を「第１の導電膜３４の上端面３７ａ」といい、「第１の導電膜３４の端部３８の上端面３８ａ」を「第１の導電膜３４の上端面３８ａ」という。
【００３７】
第１の不純物拡散層２８の表面２８ａ（半導体基板１１の表面１１ａ）から第１の導電膜３４の上端面３７ａまでの深さＤ２は、第２の不純物拡散層２９の表面２９ａ（半導体基板１１の表面１１ａ）から第１の導電膜３４の上端面３８ａまでの深さＤ３と理想的には同じ深さとされているが、必ずしも完全に同じ深さでなくてもよい。第１の導電膜３４の上端面３７ａ，３８ａまでの深さＤ２，Ｄ３は、例えば、３５ｎｍとすることができる。
【００３８】
このように、第１の導電膜３４の上端面３７ａまでの深さＤ２と、第１の導電膜３４の端部３８の上端面３８ａまでの深さＤ３とを同じにすることで、ゲート電極３３を構成する第１の導電膜３４の端部３７，３８が左右対称な形状（図３参照）となるので、トランジスタ１５を所望の特性にすることができると共に、複数のトランジスタ１５間の特性ばらつきを抑制できる。
【００３９】
第１の導電膜３４は、所定の仕事関数を有し、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜３４としては、ドーパント不純物（ｐ型或いはｎ型）を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いは上記膜のうち、２つ以上の膜を積層させた積層膜を用いるとよい。
第１の導電膜３４として窒化チタン膜（仕事関数が４．７５ｅＶ）を用いた場合、基板の平面上に形成される第１の導電膜３４の厚さは、例えば、５ｎｍとすることができる。
【００４０】
第２の導電膜３５は、第１の導電膜３４の表面３４ａに形成されており、第１の導電膜３４が形成された第２の溝２６の一部を埋め込むように配置されている。第２の導電膜３５は、第１の導電膜３４よりも抵抗値の低い膜である。第２の導電膜３５は、ゲート電極３３の抵抗値を低減するための膜である。
第２の導電膜３５は、可能な限り第１の導電膜３４よりも厚さの厚い膜であるが、第２の溝２６の幅と第２の導電膜３５の埋め込み幅によってはその限りではない。可能な限り厚くするため、図３に示すように、第２の導電膜３５は、第１の導電膜３４と比較して、柱状とされた結晶粒４１が成長しやすく、また結晶粒４１間には結晶粒４１よりもエッチング速度の速い結晶粒界４２が多く存在する。
【００４１】
このため、図３４に示したように、第２の導電膜３５は、エッチングされることで、エッチング面である第２の導電膜３５の上端面３５ａに凹凸が形成される。
第２の導電膜３５の上端面３５ａは、第１の導電膜３４の上端面３７ａ，３８ａの位置よりも下方（第２の溝２６の底面２６ｃ側）に配置されている。
【００４２】
第２の導電膜３５は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成することができる。
第２の導電膜３５としてタングステン膜を用いた場合、基板の平面上に形成される第２の導電膜３５の厚さは、例えば、３０ｎｍにすることができる。
凹部３６は、第１の導電膜３４の内壁、及び第２の導電膜３５の上端面３５ａで囲まれている。凹部３６は、第１の導電膜３４の上端面３７ａ，３８ａの位置よりも下方に第２の導電膜３５の上端面３５ａを配置することで形成される空間である。
【００４３】
図２及び図３を参照するに、第１の絶縁膜１７は、第２の導電膜３５の上端面３５ａを覆うように、凹部３６に埋め込まれている。
このように、凹部３６に、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７を設けることにより、第２の導電膜３５に含まれる重金属原子（トランジスタ１５の特性に悪影響を及ぼす重金属原子）が半導体基板１１に拡散することを防止できる。
第１の絶縁膜１７の表面１７ａは、平坦な面とされており、第１の導電膜３４の上端面３７ａ，３８ａに対して略面一とされている。
【００４４】
理想的には、第１の絶縁膜１７の表面１７ａは、第１の導電膜３４の上端面３７ａ，３８ａと同一面であることが望ましいが、第１の導電膜３４の上端面３７ａ，３８ａより半導体基板１１の表面１１ａ側に配置しても構わない。ただし、第１の導電膜３４の上端面３７ａ，３８ａが第２の導電膜３５の上端面３５ａより底面２６ｃ側に配置してはならない。第１の絶縁膜１７としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４５】
なお、図３では、第１の絶縁膜１７の表面１７ａと第１の導電膜３４の上端面３７ａ，３８ａとが面一の場合を例に挙げて図示したが、第２の導電膜３５の上端面３５ａが第１の絶縁膜１７から露出されない程度に、第１の絶縁膜１７の表面１７ａを第１の導電膜３４の上端面３７ａ，３８ａよりも第２の溝２６の底面２６ｃ側に配置してもよいし、半導体基板１１の表面１１ａ側に配置してもよい。
【００４６】
図３を参照するに、第２の絶縁膜１８は、半導体基板１１の表面１１ａから突出するように、ゲート電極３５及び第１の絶縁膜１７が形成された第２の溝２６に設けられている。第２の絶縁膜１８の底面は、第１の導電膜３４の上端面３７ａ，３８ａ、及び第１の絶縁膜１７の表面１７ａと接触している。第２の絶縁膜１８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図３を参照するに、層間絶縁膜１９は、第２の絶縁膜１８を覆うように、第３の絶縁膜１２の表面１２ａ及び素子分離領域１３の表面１３ａに設けられている。層間絶縁膜１９としては、例えば、厚さが１００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４７】
図３を参照するに、第１のコンタクトプラグ２１は、層間絶縁膜１９を貫通するように設けられている。第１のコンタクトプラグ２１の下端は、第１の不純物拡散層２８と接触している。
図３を参照するに、第２のコンタクトプラグ２２は、層間絶縁膜１９を貫通するように設けられている。第２のコンタクトプラグ２２の下端は、第２の不純物拡散層２９と接触している。
図２及び図３を参照するに、第３のコンタクトプラグ２３は、第１の絶縁膜１７、第２の絶縁膜１８、及び層間絶縁膜１９を貫通するように設けられている。第３のコンタクトプラグ２３の下端は、第２の導電膜３５の上端面３５ａ側と接続されている。これにより、第３のコンタクトプラグ２３は、ゲート電極３３と電気的に接続されている。
【００４８】
なお、図２では、素子分離領域１３に形成された第２の溝２６の深さＦは、半導体基板１１に形成された第２の溝２６の深さＤ１と同じに図示しているが、深さＦは深さＤ１より深くてもよいし、深さＤ１よりも浅くてもよい。
また、第２の溝２６の深さＦは、深さＤ１より深くてもよいが、第１の導電膜３４の下面と第１の溝２５の底面との間に５０ｎｍ以上の絶縁膜が残存するように設定してもよい。
【００４９】
第１の導電膜３４の下面と第１の溝２５の底面との間に５０ｎｍ以上の絶縁膜を残存させる理由は、素子分離能力を確保するためである。また、第２の溝２６の深さＦは、深さＤ１より浅くてもよいが、第２の導電膜３５の表面３５ａと第２の導電膜３５の下面との間が２０ｎｍ以上となるように設定してもよい。
上記第２の導電膜３５の表面３５ａと第２の導電膜３５下面との間を２０ｎｍ以上確保する理由は、異方性ドライエッチングにより、第１の絶縁膜１７、第２の絶縁膜１８、及び層間絶縁膜１９を貫通し、かつ第３のコンタクトプラグ２３が形成されるコンタクトホールを形成する際の第２の導電膜３５の削れ量を考慮しているためである。
【００５０】
上記構成とされた半導体装置１０では、第１のコンタクトプラグ２１を介して、第１の不純物拡散層２８にドレイン電流を印加すると共に、第２のコンタクトプラグ２２を介して、第２の不純物拡散層２９にソース電流を印加した状態で、第３のコンタクトプラグ２３を介して、ゲート電極３３にＯＮ電圧を印加することでチャネル領域３１が形成され、トランジスタ１５にＯＮ電流が流れる。
【００５１】
第１の実施の形態の半導体装置によれば、第１の不純物拡散層２８の表面２８ａ（半導体基板１１の表面１１ａ）から第１の導電膜３４の上端面３７ａまでの深さＤ２と、第２の不純物拡散層２９の表面２９ａ（半導体基板１１の表面１１ａ）から第１の導電膜３４の上端面３８ａまでの深さＤ３とを同じ深さにすると共に、第１及び第２の不純物拡散層２８，２９の深さを深さＤ２，Ｄ３よりも深くすることで、ゲート電極３３を構成する第１の導電膜３４の端部３７，３８が左右対称な形状（図３参照）となり、第１及び第２の不純物拡散２８，２９に対して第１の導電膜３４の端部３７，３８がオフセット構造になることがなくなるため、トランジスタ１５を所望の特性にすることができると共に、複数のトランジスタ１５間の特性ばらつきを抑制することができる。
【００５２】
また、第１の導電膜３４の端部３７，３８の上端面３７ａ，３８ａの位置よりも第２の溝２６の底面２６ｃ側に第２の導電膜３５の上端面３５ａを配置し、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７を設けることで、第２の導電膜３５に含まれ、トランジスタ１５の特性に悪影響を及ぼす重金属原子が半導体基板１１に拡散することを抑制可能となる。これにより、接合リーク電流の増加を抑制することが可能となるので、トランジスタ１５を所望の特性にすることができる。
【００５３】
図４は、本発明の第１の実施の形態の変形例に係る半導体装置の主要部を示す断面図であり、図３の切断位置に対応する図である。
図４において、図３に示す第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する。
【００５４】
図４を参照するに、第１の実施の形態の変形例に係る半導体装置５０は、第１の実施の形態の半導体装置１０に設けられたゲート電極３３の替わりにゲート電極５１を設けた以外は、半導体装置１０と同様に構成される。
ゲート電極５１は、第１の導電膜３４と第２の導電膜３５との間に、第３の導電膜５２を設けた以外は、先に説明したゲート電極３３と同様な構成とされている。
【００５５】
第３の導電膜５２は、Ｕ字型形状とされている。第３の導電膜５２の一方の上端面５２ａは、第１の導電膜３４の上端面３７ａに対して略面一とされている。また、第３の導電膜５２の他方の上端面５２ｂは、第１の導電膜３４の上端面３８ａに対して略面一とされている。
第３の導電膜５２は、第１の導電膜３４と第２の導電膜３５との反応を防止するための膜であり、このような膜を設けることは、第１の導電膜３４と第２の導電膜３５との反応を防止したい場合に有効である。
【００５６】
第３の導電膜５２は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成することができる。
具体的には、例えば、第１の導電膜３４としてｎ型多結晶シリコン膜を用い、第２の導電膜３５としてタングステン膜を用いた場合、ｎ型多結晶シリコン膜とタングステン膜との間に、第３の導電膜５２として窒化チタン膜（例えば、厚さ２ｎｍ）を設けることで、ｎ型多結晶シリコン膜とタングステン膜との反応を防止することができる。
【００５７】
上記構成とされた第１の実施の形態の変形例に係る半導体装置５０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、トランジスタ１５を所望の特性にすることができると共に、複数のトランジスタ１５間の特性のばらつきを抑制することができる。
【００５８】
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、
図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、及び図１８Ａは、図１に示す半導体装置１０のＢ−Ｂ線方向の切断面に対応している。
また、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、及び図１８Ｂは、図１に示す半導体装置１０のＡ−Ａ線方向の切断面に対応している。
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、
図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂにおいて、図１〜図３に示す半導体装置１０と同一構成部分には同一符号を付す。
【００５９】
次に、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、図１８Ａ、及び図１８Ｂを参照して、本発明の第１の実施の形態に係る半導体装置１０の製造方法について説明する。
【００６０】
始めに、図５Ａ及び図５Ｂに示す工程では、半導体基板１１として、例えば、ｐ型不純物であるボロンの濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３のｐ型シリコン基板を準備する。次いで、半導体基板１１に、第１の溝２５を形成し、次いで、第１の溝２５を絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで、活性領域Ｅを区画する素子分離領域１３を形成する。
【００６１】
次いで、図６Ａ及び図６Ｂに示す工程では、半導体基板１１の表面１１ａに、第３の絶縁膜１２と、第４の絶縁膜５５とを順次積層する。具体的には、例えば、第３の絶縁膜１２として厚さが１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成し、その後、第４の絶縁膜５５として厚さが１００ｎｍのシリコン窒化膜（ＳｉＮ膜）を形成する。
次いで、第４の絶縁膜５５の表面５５ａに、パターニングされたホトレジスト（図示せず）を形成し、このホトレジストを介した異方性エッチング（例えば、ドライエッチング）により、第３及び第４の絶縁膜１２，５５をエッチングすることで、半導体基板１１の表面１１ａ及び素子分離領域１３を露出する貫通溝５６を形成する。ホトレジストは、貫通溝５６を形成後に除去する。貫通溝５６の幅Ｗ２は、例えば、６０ｎｍとすることができる。
【００６２】
次いで、図７Ａ及び図７Ｂに示す工程では、貫通溝５６を有した第４の絶縁膜５５をマスクとする異方性エッチング（例えば、ドライエッチング）により、貫通溝５６の下方に位置する半導体基板１１及び素子分離領域１３をエッチングすることで、縦壁面である第１及び第２の側面２６ａ，２６ｂと、底面２６ｃとよりなる内面によって区画された第２の溝２６（凹部）を形成する。
これにより、半導体基板１１のみでなく、素子分離領域１３にも第２の溝２６が形成される。
また、素子分離領域１３に形成される第２の溝２６の深さＦは、半導体基板１１に形成される第２の溝２６の深さＤ１と同じでもよいし、異なっていてもよい。
【００６３】
素子分離領域１３に形成される第２の溝２６の深さＦと、半導体基板１１に形成される第２の溝２６の深さＤ１とを異ならせる場合、エッチングガスを調整して、半導体基板１１をエッチングする速度と素子分離領域１３を構成する絶縁膜（シリコン酸化膜（ＳｉＯ２膜））をエッチングする速度とを異ならせることで第２の溝２６を形成する。
第２の溝２６の深さＤ１は、例えば、１５０ｎｍとすることができる。また、第２の溝２６の幅Ｗ１は、例えば、６０ｎｍとすることができるが、第２の溝２６の幅Ｗ１は、トランジスタ１５の所望の特性に応じて決定するとよい。なお、第２の溝２６の深さＤ１及び幅Ｗ１は、上記数値に限定されない。
【００６４】
次いで、図８Ａ及び図８Ｂに示す工程では、第２の溝２６の側面２６ａ，２６ｂ、底面２６ｃ（コーナー部２６ｄ含む）を構成する半導体基板１１の面を覆うようにゲート絶縁膜３２を形成する。
これにより、チャネル領域３１に対応する部分の第２の溝２６に、ゲート絶縁膜３２が形成される。
ゲート絶縁膜３２としては、例えば、熱酸化法により形成された単層のシリコン酸化膜（ＳｉＯ２膜）用いることができる。ゲート絶縁膜３２として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜３２の厚さは、例えば、６ｎｍとすることができる。
なお、熱酸化法によりゲート絶縁膜３２を形成した場合、第２の溝２６のコーナー部２６ｄを含む底面２６ｃに形成されるシリコン酸化膜の厚さは、第２の溝２６の側面２６ａ，２６ｂに形成されるシリコン酸化膜の厚さよりも薄くなる。
【００６５】
そこで、ゲート絶縁膜３２のゲート耐圧を向上させたい場合、熱酸化法により形成された単層のシリコン酸化膜（ＳｉＯ２膜）と、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜）やシリコン窒化膜（ＳｉＮ膜）とを積層させることでゲート絶縁膜３２を形成するとよい。
また、熱酸化法により形成されたシリコン酸化膜（ＳｉＯ２膜）上に形成される絶縁膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。
また、ゲート絶縁膜３２の酸化膜換算膜厚を増やしたくない場合、熱酸化法により形成されたシリコン酸化膜（ＳｉＯ２膜）上に、ＣＶＤ法により誘電率の高い膜（図示せず）を形成するとよい。
【００６６】
次いで、図９Ａ及び図９Ｂに示す工程では、ゲート絶縁膜３２の表面３２ａ、貫通溝５６の側面、及び第４の絶縁膜５５の表面５５ａを覆うように第１の導電膜３４を成膜する。
図９Ａ及び図９Ｂに示す第１の導電膜３４は、エッチングされる前の第１の導電膜３４であり、エッチングされることで、図３に示す端部３７，３８を有した第１の導電膜３４となる。第１の導電膜３４は、例えば、ＣＶＤ法により成膜することができる。
第１の導電膜３４は、しきい値電圧を担う膜であると共に、第２の導電膜３５に含まれ、トランジスタ１５の特性に悪影響を及ぼす重金属原子が半導体基板１１に拡散することを防止する膜である。
【００６７】
第１の導電膜３４としては、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜３４としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも１つの膜、或いは、これらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
【００６８】
第１の導電膜形成工程では、第１の導電膜３４の厚さが、第２の導電膜３５の厚さよりも薄くなるように第１の導電膜３４を形成する。
このように、第１の導電膜３４の厚さを薄くすることで、第１の導電膜３４をエッチングする際に、第１の導電膜３４のエッチングレートが不均一になることを抑制することができる。
これにより、後述する図１５Ａ及び図１５Ｂに示す工程において、第１の導電膜３４をエッチングする際、第１の導電膜３４のエッチング面（第１の導電膜３４の上端面３７ａ，３８ａ）を平坦な面に加工することができると共に、第２の溝２６の深さ方向（Ｚ−Ｚ方向）における第１の導電膜３４のエッチング量の制御を容易に行うことが可能となる。
【００６９】
つまり、複数のトランジスタ１５（図３参照）間における第１の導電膜３４のエッチングばらつきが小さくなるため、半導体基板１１の表面１１ａから複数のトランジスタ１５に設けられた第１の導電膜３４の上端面３７ａ，３８ａまでの深さのばらつきを抑制可能となる。したがって、複数のトランジスタ１５間の特性のばらつきを抑制できる。
第１の導電膜３４として窒化チタン膜を形成した場合、第４の絶縁膜５５の表面５５ａに形成される第１の導電膜３４の厚さは、例えば、５ｎｍとすることができる。
【００７０】
次いで、第２の溝２６及び貫通溝５６を埋め込むように、第１の導電膜３４の表面３４ａを覆う第２の導電膜３５を成膜する。
このとき、第４の絶縁膜５５の表面５５ａに形成された第１の導電膜３４上にも第２の導電膜３５が形成される。第２の導電膜３５は、例えば、ＣＶＤ法により形成することができる。
また、図９Ａ及び図９Ｂに示す第２の導電膜３５は、エッチングされる前の第２の導電膜３５であり、エッチングされることで、図３に示す凹凸形状とされた上端面３５ａを有する第２の導電膜３５となる。
第２の導電膜３５は、第１の導電膜３４よりも抵抗値の低い膜である。第２の導電膜３５は、ゲート電極３３の抵抗を低くするための膜である。第２の導電膜３５は、第２の溝２６及び貫通溝５６を埋め込む必要があるため、第１の導電膜３４よりも厚さが厚くなるように形成する。
【００７１】
そのため、成膜後の第２の導電膜３５には、図３４に示したタングステン膜３１２のように、複数の異なる形状とされた結晶粒３１４及び結晶粒３１４間に形成される結晶粒界３１５が存在する。
このような構成とされた第２の導電膜３５は、結晶粒３１４のエッチング速度よりも結晶粒界３１５間のエッチング速度の方が速くなるため、エッチング速度が不均一となる。
このため、図３５に示す工程において、第２の導電膜３５をエッチングした場合、エッチング速度の不均一により、エッチング面である第２の導電膜３５の上端面に凹凸が形成される。
【００７２】
第２の導電膜３５としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いはこれらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
第２の溝２６の幅が６０ｎｍ、第１の導電膜３４として厚さが６ｎｍの窒化チタン膜を用いた場合、例えば、基板の平面上に形成される厚さが３０ｎｍとなるように、第２の導電膜３５としてタングステン膜を成膜する。
【００７３】
次いで、図１０Ａ及び図１０Ｂに示す工程では、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、図９Ａ及び図９Ｂに示す第１及び第２の導電膜３４，３５のうち、第４の絶縁膜５５の表面５５ａよりも上方に位置する部分を除去することで、図１０Ａ及び図１０Ｂに示す構造体の表面を平坦化する。このとき、第４の絶縁膜５５（シリコン窒化膜（ＳｉＮ膜））を研磨のストッパー膜として利用する。
【００７４】
次いで、図１１Ａ及び図１１Ｂに示す工程では、異方性エッチング法（例えば、ドライエッチング法）により、第１の導電膜３４に対して選択比の高いエッチング条件を用いて、貫通溝５６に配置された第２の導電膜３５、及び第２の溝２６の上部に配置された第２の導電膜３５を選択的にエッチングして除去することで、図２に示す上端面３５ａに凹凸を有した第２の導電膜３５を形成する。
第２の導電膜エッチング工程では、例えば、半導体基板１１の表面１１ａから第２の導電膜３５の上端面３５ａまでの平均深さが６０ｎｍとなるように、第２の導電膜３５を選択的にエッチングする。
【００７５】
次いで、図１２Ａ及び図１２Ｂに示す工程では、第１及び第２の導電膜３４，３５が形成された第２の溝２６、及び貫通溝５６を埋め込むように第１の絶縁膜１７を成膜する。このとき、図１２Ａ及び図１２Ｂに示す構造体の表面（図１２Ａ及び図１２Ｂに示す第１の絶縁膜１７の表面）が平坦となるような厚さで第１の絶縁膜１７を成膜する。
第１の絶縁膜１７は、例えば、ＣＶＤ法により形成する。第１の絶縁膜１７としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる、第２の溝２６の幅Ｗ１が６０ｎｍで、第１の絶縁膜１７としてシリコン酸化膜（ＳｉＯ２膜）を用いた場合、例えば、第４の絶縁膜５５の表面５５ａに形成される第１の絶縁膜１７の厚さが５０ｎｍとなるように第１の絶縁膜１７を形成する。
【００７６】
次いで、図１３Ａ及び図１３Ｂに示す工程では、ＣＭＰ法により、図１２Ａ及び図１２Ｂに示す第１の絶縁膜１７のうち、第４の絶縁膜５５の表面５５ａよりも上方に位置する部分を除去することで、図１３Ａ及び図１３Ｂに示す構造体の表面を平坦化する。このとき、第４の絶縁膜５５（シリコン窒化膜（ＳｉＮ膜））を研磨のストッパー膜として利用する。
【００７７】
次いで、図１４Ａ及び図１４Ｂに示す工程では、異方性エッチング法（例えば、ドライエッチング法）により、図１３Ａ及び図１３Ｂに示す第１の絶縁膜１７をエッチバックすることで、半導体基板１１の表面１１ａよりも低い位置に図２及び図３に示す平坦な表面１７ａを有した第１の絶縁膜１７を形成する。
このとき、エッチング後の第１の絶縁膜１７が、後述する図１５Ａ及び図１５Ｂに示す工程（第１の導電膜エッチング工程）においてエッチングされる第１の導電膜３４の一部を露出するように、第１の絶縁膜１７をエッチバックする。
これにより、図１５Ａ及び図１５Ｂに示す工程において、平坦な表面１７ａを有した第１の絶縁膜１７を、第１の導電膜３４をエッチングするためのマスクとして利用することが可能となるので、精度良く第１の導電膜３４をエッチングすることができる。
【００７８】
第２の溝２６の深さＤ１が１５０ｎｍの場合、シリコン基板１１の表面１１ａから第１の絶縁膜１７の表面１７ａ（エッチバック後の第１の絶縁膜１７の表面）までの深さＤ４は、例えば、３０ｎｍとすることができる。
なお、シリコン酸化膜（ＳｉＯ２膜）は膜質が均一とされた膜であるため、第１の絶縁膜１７としてシリコン酸化膜（ＳｉＯ２膜）を用いることにより、深さＤ４の制御が容易になると共に、エッチバック後の第１の絶縁膜１７の表面１７ａを平坦な面にすることができる。
【００７９】
次いで、図１５Ａ及び図１５Ｂに示す工程では、平坦な表面１７ａを有した第１の絶縁膜１７をマスクとするエッチングにより、第２の溝２６の側面２６ａ，２６ｂに成膜された第１の導電膜３４の一部（具体的には、第１の絶縁膜１７の表面１７ａから突出した第１の導電膜３４）を選択的にエッチングする。
これにより、ゲート絶縁膜３２の一部を露出させると共に、第１の導電膜３４に、第２の導電膜３５の上端面３５ａから突出し、上端面３７ａ，３８ａを有した端部３７，３８を形成する。
第２の溝２６の側面２６ａ，２６ｂに成膜された第１の導電膜３４は、第２の溝２６の深さ方向（Ｚ−Ｚ方向）に延在する第１の導電膜３４のことである。
【００８０】
これにより、第２の溝２６に、図２及び図３に示すゲート電極３３が形成される。また、第１の導電膜エッチング工程では、第１の導電膜３４の端部３７を図３に示す第１の不純物拡散層２８と対向する位置に形成し、第１の導電膜３４の端部３８を図３に示す第２の不純物拡散層２９と対向する位置に形成する。
【００８１】
先に説明したように、第１の導電膜３４の厚さは薄いため、第１の導電膜３４のエッチング量のばらつきが小さくなる。これにより、エッチング面である第１の導電膜３４の上端面３７ａ，３８ａは略平坦な面になると共に、同一平面上に配置される。
したがって、複数のトランジスタ１５間において、半導体基板１１の表面１１ａから第１の導電膜３４の上端面３７ａまでの深さＤ２と、半導体基板１１の表面１１ａから第１の導電膜３４の上端面３８ａまでの深さＤ３とを等しくすることが可能となるので、複数のトランジスタ１５間の特性のばらつきを抑制できる。
【００８２】
また、第２の導電膜３５が第１の絶縁膜１７で覆われた状態で、第１の導電膜３４を選択的にエッチングすることで、第２の導電膜３５がエッチングされることがなくなるため、第２の導電膜３５に含まれる重金属原子（トランジスタ１５の特性に悪影響を及ぼす重金属原子）の半導体基板１１への拡散が防止可能となるので、複数のトランジスタ１５を所望の特性にすることができる。
【００８３】
第１の導電膜３４のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。
【００８４】
第１の導電膜３４として窒化チタン膜（厚さ５ｎｍ）を用い、第２の導電膜３５の厚さの２倍のエッチング量が得られる時間で第２の導電膜３５をウエットエッチングする場合（つまり、オーバーエッチング量が１００％の場合）、第１の導電膜３４の上端面３７ａ，３８ａは、第１の絶縁膜１７の表面１７ａから５ｎｍ程度下方に配置される。
この場合、半導体基板１１の表面１１ａから第１の導電膜３４の上端面３７ａまで深さＤ２、及び半導体基板１１の表面１１ａから第１の導電膜３４の上端面３８ａまで深さＤ３は、３５ｎｍとなる。
【００８５】
次いで、図１６Ａ及び図１６Ｂに示す工程では、第１の絶縁膜１７及びゲート電極３３が形成された第２の溝２６、及び貫通溝５６を埋め込む第２の絶縁膜１８を形成する。
第２の絶縁膜１８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。第２の絶縁膜１８は、例えば、図１５Ａ及び図１５Ｂに示す構造体の表面側に、シリコン酸化膜（ＳｉＯ２膜）を成膜後、ＣＭＰにより第５の絶縁膜の表面５５ａに形成された余分なシリコン酸化膜（ＳｉＯ２膜）を除去することで形成する。
【００８６】
次いで、図１７Ａ及び図１７Ｂに示す工程では、図１６Ａ及び図１６Ｂに示す第４の絶縁膜５５を除去する。これにより、第３の絶縁膜１２の表面１２ａ、及び素子分離領域１３の表面１３ａが露出される。
次いで、第３の絶縁膜１２を介して、半導体基板１１の表面１１ａに、ｎ型不純物をイオン注入することで、第１及び第２の不純物拡散層２８，２９を形成する。
具体的には、例えば、２５ＫｅＶのエネルギーで砒素を５．０×１０１３ａｔｍｏｓ／ｃｍ３の注入量で、半導体基板１１の表面１１ａにイオン注入し、その後、注入損傷回復のために９００℃で３０秒の熱処理を行うことで、第１及び第２の不純物拡散層２８，２９を形成する。このとき、第１及び第２の不純物拡散層２８，２９は、例えば、半導体基板１１の表面１１ａから４５ｎｍの深さまで形成する。
【００８７】
これにより、第１及び第２の不純物拡散層２８，２９、チャネル領域３１、ゲート絶縁膜３２、及びゲート電極３３と備えたトランジスタ１５（図１７Ｂ参照）が形成される。
なお、図１７Ｂでは、１つのトランジスタ１５のみを図示したが、実際には、半導体基板１１に複数のトランジスタ１５が形成される。
【００８８】
次いで、図１８Ａ及び図１８Ｂに示す工程では、第２の絶縁膜１８を覆うように、第３の絶縁膜１２の表面１２ａ及び素子分離領域１３の表面１３ａに層間絶縁膜１９を形成する。具体的には、図１７Ａ及び図１７Ｂに示す構造体の表面に、例えば、厚さが１００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を成膜することで層間絶縁膜１９を形成する。
【００８９】
次いで、層間絶縁膜１９上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストを介して、層間絶縁膜１９をエッチングすることで、第１の不純物拡散層２８の表面２８ａを露出する開口部５８、及び第２の不純物拡散層２９の表面２９ａを露出する開口部５９を形成すると共に、第１の絶縁膜１７、第２の絶縁膜１８、及び層間絶縁膜１９をエッチングすることで、第２の導電膜３５の上端面３５ａを露出する開口部６０を形成する。つまり、開口部５８〜６０を一括形成する。ホトレジスト（図示せず）は、開口部５８〜６０を形成後に除去する。
【００９０】
次いで、開口部５８〜６０を導電膜で埋め込み、その後、ＣＭＰ法により、層間絶縁膜１９の表面１９ａよりも上方に形成された余剰な導電膜を除去する。これにより、開口部５８を埋め込み、かつ第１の不純物拡散層２８の表面２８ａと接触する第１のコンタクトプラグ２１と、開口部５９を埋め込み、かつ第２の不純物拡散層２９の表面２９ａと接触する第２のコンタクトプラグ２２と、開口部６０を埋め込み、かつ第２の導電膜３５の上端面３５ａと接触する第３のコンタクトプラグ２３と、を一括形成する。これにより、第１の実施の形態の半導体装置１０が製造される。
なお、図１８Ａ及び図１８Ｂに示す構造体上に、第１乃至第３のコンタクトプラグ２１〜２３のうち、いずれかと接続される配線、層間絶縁膜、コンタクトプラグ等（全て図示せず）を形成してもよい。
【００９１】
第１の実施の形態の半導体装置の製造方法によれば、ゲート絶縁膜３２の表面３２ａを覆うように第１の導電膜３４を成膜し、次いで、第１の導電膜３４の表面３４ａに、第２の溝２６を埋め込むように、第１の導電膜３４よりも厚さの厚い第２の導電膜３５を成膜し、その後、第２の導電膜３５を選択的にエッチングすることで、第２の溝２６に成膜された第２の導電膜３５の一部を除去し、その後、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７を形成することにより、第１の導電膜３４のエッチング時に、第２の導電膜３５に含まれる重金属原子（半導体基板１１に拡散することで、トランジスタ１５の特性に悪影響を及ぼす重金属原子）がゲート絶縁膜３２に到達することがなくなるため、接合リーク電流の増加を抑制可能となるので、特性の安定したトランジスタ１５を形成することができる。
【００９２】
また、第２の溝２６の側面２６ａ，２６ｂに形成され、第１の絶縁膜１７から突出し、第２の導電膜３５よりも厚さの薄い第１の導電膜３４を選択的にエッチングすることで、均一な速度で第１の導電膜３４をエッチングすることが可能となる。
これにより、第２の溝２６の深さ方向に対する第１の導電膜３４の上端面３７ａ，３８ａの位置のばらつきを抑制可能となるため、複数のトランジスタ１５間の特性のばらつきを抑制ができる。
【００９３】
（第２の実施の形態）
図１９は、本発明の第２の実施の形態に係る半導体装置の主要部を示す平面図であり、図２０は、図１９に示す半導体装置のＧ−Ｇ線方向の断面図である。図２１は、図１９に示す半導体装置のＨ−Ｈ線方向の断面図であり、図２２は、図１９に示す半導体装置のＩ−Ｉ線方向の断面図である。
【００９４】
図１９〜図２２において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。図１９では、図２０〜図２２に示す第２の実施の形態の半導体装置６０の構成要素の全てを図示することは困難なため、その一部のみ図示する。また、図１９では、異なるレイヤーに配置された半導体装置６０の構成要素を模式的に同一平面上に図示する。
また、図２０及び図２１では、１つの縦型トランジスタ７１のみを図示しているが、実際には、半導体基板１１には、複数の縦型トランジスタ７１が形成されている。
図１９〜図２２において、Ｚ−Ｚ方向は凹部８２の深さ方向を示しており、Ｘ−Ｘ方向はＺ−Ｚ方向と直交する方向であり、Ｙ−Ｙ方向は同一平面内においてＸ−Ｘ方向と直交する方向をそれぞれ示している。
【００９５】
図１９〜図２２を参照するに、第２の実施の形態の半導体装置６０は、半導体基板１１と、複数のピラー状の凹部であるピラー６５，６６と、第１の絶縁膜６８と、第２の絶縁膜６９と、縦型トランジスタ７１と、第３の絶縁膜７３と、第４の絶縁膜７４と、第５の絶縁膜７５と、第１のコンタクトプラグ７７と、第２のコンタクトプラグ７８と、第３のコンタクトプラグ７９とを有する。
図２０〜図２２を参照するに、半導体基板１１には、半導体基板１１の表面１１ａ（主面）を部分的にエッチングすることで形成される凹部８２が形成されている。凹部８２は、縦壁面を含む内面によって区画されている。半導体基板１１の表面１１ａを基準としたときの凹部８２の深さは、例えば、１２０ｎｍとすることができる。
【００９６】
図２０〜図２２を参照するに、ピラー６５，６６は、半導体基板１１に凹部８２を加工することで形成されるピラー状の凸部である。ピラー６５，６６は、凹部８２の縦壁面に対応する外周側面６５ｂ，６６ｂ（ピラー６５，６６の側壁面）を有する。
なお、図２１では、それぞれ１つのピラー６５，６６のみ図示したが、実際には、ピラー６５，６６は、所定の狭い間隔で複数配置されている。
具体的には、半導体装置６０が６Ｆ２セル構造を有したＤＲＡＭの場合、６Ｆ２セル構造となるように複数のピラー６５，６６を配置する。
【００９７】
図２０〜図２２を参照するに、第１の絶縁膜６８は、ピラー６６の上端面６６ａ、及び第１のコンタクトプラグ７７の周囲に位置する第１の不純物拡散層２８の表面２８ａに設けられている。第１の絶縁膜６８としては、例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２１及び図２２を参照するに、第２の絶縁膜６９は、第１の絶縁膜６８上に設けられている。第２の絶縁膜６９は、ピラー６５，６６を形成する際のマスクである。第２の絶縁膜６９としては、例えば、厚さが１００ｎｍのシリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００９８】
図２０及び図２１を参照するに、縦型トランジスタ７１は、縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、ピラー６６と、第１の不純物拡散層２８と、第２の不純物拡散層２９（他の不純物拡散層）と、チャネル領域８１と、ゲート絶縁膜８３と、ゲート電極３３とを有する。
なお、縦型トランジスタ７１の構成要素のうち、第１の実施の形態で説明したトランジスタ１５と同じ構成要素については、その材料及び厚さの説明を省略する。
第１の不純物拡散層２８は、ピラー６５の端面側（半導体基板１１の表面１１ａ側）に形成されている。
第２の不純物拡散層２９は、凹部８２の底面８２ａに対応する部分の半導体基板１１に形成されている。第１及び第２の不純物拡散層２８，２９は、一方の不純物拡散層がソース領域として機能し、他方の不純物拡散層がドレイン領域として機能する。
【００９９】
図２０及び図２１を参照するに、チャネル領域８１は、縦型トランジスタ７１がＯＮしたときに半導体基板１１に形成される領域である。チャネル領域８１は、第１の不純物拡散層２８と第２の不純物拡散層２９との間に位置する部分のピラー６５に形成される。
図２０〜図２２を参照するに、ゲート絶縁膜８３は、第１の不純物拡散層２８の側面２８ｃ、凹部８２の底面８２ａ、及びピラー６５，６６の外周側面６５ｂ，６６ｂを覆うように設けられている。
ゲート絶縁膜８３のうち、凹部８２の底面８２ａに形成された部分は、他の部分と比較して厚さが厚くなるように構成されている。ゲート絶縁膜８３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１００】
図１９〜図２２を参照するに、ゲート電極３３は、第１の導電膜３４及び第２の導電膜３５により構成されている。ゲート電極３３は、複数のピラー６５，６６に対して共通の電極である。
第１の導電膜３４は、しきい値電圧の制御用の膜であると共に、バリア膜として機能する膜である。第１の導電膜３４は、ピラー６５，６６の外周側面６５ｂ，６６ｂ及び凹部８２の底面８２ａに設けられている。第１の導電膜３４は、ゲート絶縁膜８３を介して、複数のピラー６５，６６の外周側面６５ｂ，６６ｂ及び凹部８２の底面８２ａのうち、複数のピラー６５，６６間に位置する部分を連続的に覆うように配置されている。
これにより、１つの第１の導電膜３４を複数のピラー６５，６６に対して共通の導電膜として利用することができる。
【０１０１】
第１の導電膜３４は、ゲート絶縁膜８３を介して、第１の不純物拡散層２８と対向するリング状の端部３７を有する。第１の導電膜３４は、ピラー６５，６６に対しての共通半導体基板１１の表面１１ａを基準としたときの第１の導電膜３４の端部３７の上端面３７ａまでの深さＤ２は、例えば、３５ｎｍとすることができる。
【０１０２】
第２の導電膜３５は、第１の導電膜３４の表面３４ａに設けられている。第２の導電膜３５の上端面３５ａは、第１の導電膜３４の端部３７よりも下方（凹部８２の底面８２ａ側）に配置されている。第２の導電膜３５は、ピラー６５，６６に対しての共通の導電膜（ゲート電極３３の抵抗値を下げるための導電膜）であると共に、ゲート電極３３の抵抗値を低くするための膜である。
【０１０３】
なお、第１の導電膜３４としてｎ型多結晶シリコン膜を用い、第２の導電膜３５としてタングステン膜を用いた場合、第３の導電膜５２（図示せず）として窒化チタン膜（例えば、厚さ２ｎｍ）を、ｎ型多結晶シリコン膜とタングステン膜との間に設けるとよい。
これにより、ｎ型多結晶シリコン膜とタングステン膜との反応を防止することができる。
【０１０４】
図２０〜図２２を参照するに、第３の絶縁膜７３は、第２の導電膜３５を覆うように凹部８２に設けられている。第３の絶縁膜７３の表面７３ａは、平坦な面とされており、第１の導電膜３４の端部３７の上端面３７ａに対して略面一とされている。第３の絶縁膜７３としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１０５】
図２０〜図２２を参照するに、第４の絶縁膜７４は、第３の絶縁膜７３の表面７３ａ及び第１の導電膜３４の端面（例えば、上端面３７ａ）上に設けられている。第４の絶縁膜７４の表面７４ａは、平坦な面とされており、第２の絶縁膜６９の表面６９ａに対して面一とされている。第４の絶縁膜７４には、第１の不純物拡散層２８の表面２８ａを露出する開口部８５が形成されている。第４の絶縁膜７４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２０〜図２２を参照するに、第５の絶縁膜７５は、開口部８５を埋め込むように、第２及び第４の絶縁膜６９，７４の表面６９ａ，７４ａに設けられている。第５の絶縁膜７５の表面７５ａは、平坦な面とされている。第５の絶縁膜７５としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１０６】
図２０及び図２１を参照するに、第１のコンタクトプラグ７７は、開口部８５に設けられた第５の絶縁膜７５を貫通するように設けられている。第１のコンタクトプラグ７７の下端は、第１の不純物拡散層２８と接触している。これにより、第１のコンタクトプラグ７７は、第１の不純物拡散層２８と電気的に接続されている。
図２０を参照するに、第２のコンタクトプラグ７８は、第３乃至第５の絶縁膜７３〜７５を貫通するように設けられている。第２のコンタクトプラグ７８の下端は、第２の不純物拡散層２９の表面２９ａと接触している。これにより、第２のコンタクトプラグ７８は、第２の不純物拡散層２９と電気的に接続されている。
【０１０７】
図２２を参照するに、第３のコンタクトプラグ７９は、ゲート電極３３及び第２の絶縁膜６９上に配置された部分の第３乃至第５の絶縁膜７３〜７５を貫通するように設けられている。第３のコンタクトプラグ７９の下端は、第２の導電膜３５の上端面３５ａと接触するように、ゲート電極３３と接続されている。これにより、第３のコンタクトプラグ７９は、ゲート電極３３と電気的に接続されている。
【０１０８】
上記構成とされた第２の実施の形態の半導体装置６０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、縦型トランジスタ７１を所望の特性にすることができると共に、複数の縦型トランジスタ７１間の特性のばらつきを抑制することができる。
【０１０９】
つまり、ゲート電極３３は、埋め込み型のゲート電極を備えたトランジスタ１５（図３参照）、及びピラー６６の外周側面６６ｂに形成されたゲート電極を備えた縦型縦型トランジスタ７１にも適用可能である。
また、第２の実施の形態の半導体装置６０は、６Ｆ２型のレイアウト或いは４Ｆ２型のレイアウトで構成されたメモリセルを有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にも適用可能である。
【０１１０】
図２３〜図３３は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図２３〜図３３は、図２０に示す半導体装置６０の切断面に対応する断面図である。図２３〜図３３において、半導体装置６０と同一構成部分には同一符号を付す。また、図２３〜図３３に示す構造体の切断面では、図２１及び図２２に示すピラー６６、第１の絶縁膜６８、及び第２の絶縁膜６９と、図２２に示す第３のコンタクトプラグ７９とを図示することが困難なため、これらの図示を省略する。
【０１１１】
図２３〜図３３を参照して、第２の実施の形態の半導体装置６０の製造方法について説明する。
始めに、図２３に示す工程では、半導体基板１１として、例えば、ｐ型不純物であるボロンの濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３のｐ型シリコン基板を準備する。次いで、半導体基板１１の表面１１ａに、第１の絶縁膜６８（例えば、厚さ１０ｎｍのシリコン酸化膜（ＳｉＯ２膜））と、第２の絶縁膜６９（例えば、厚さ１００ｎｍのシリコン窒化膜（ＳｉＮ膜））とを順次積層する。
【０１１２】
次いで、第２の絶縁膜６９の表面６９ａに、パターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとして、第１及び第２の絶縁膜６８，６９をエッチングすることで、図２３に示すパターニングされた第１及び第２の絶縁膜６８，６９を形成する。その後、ホトレジスト（図示せず）を除去する。
パターニングされた第２の絶縁膜６９の直径Ｒ１は、例えば、６０ｎｍとすることができる。第２の絶縁膜６９の直径Ｒ１は、縦型トランジスタ７１の所望の特性に応じて適宜選択すればよく、上記数値に限定されない。
なお、図２３に示す工程では、周知の手法により、図示していない素子分離領域を形成する。
【０１１３】
次いで、図２４に示す工程では、第２の絶縁膜６９をマスクとする異方性エッチング（例えば、ドライエッチング）により、半導体基板１１をエッチングすることで凹部８２を形成すると共に、凹部８２に囲まれた複数のピラー６５，６６を形成する。なお、図２４には、ピラー６６を図示することが困難なため、その図示を省略する。
このとき、素子分離領域（図示せず）上に、パターニングされた第１及び第２の絶縁膜６８，６９を形成し、これをマスクとするエッチングにより、素子分離領域（図示せず）を構成する絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））をパターニングすることで、絶縁膜よりなるピラー（図示せず）を形成してもよい。
半導体基板１１の表面１１ａ（ピラー６５の上端面６５ａ）を基準としたときの凹部８２の深さは、例えば、１２０ｎｍとすることができる。
【０１１４】
次いで、図２５に示す工程では、複数のピラー６５の外周側面６５ｂ、複数のピラー６６の外周側面６６ｂ（図示せず）、及び凹部８２の底面８２ａを覆うように、図示していない厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成する。
次いで、該シリコン酸化膜を介して、砒素を２０ＫｅＶのエネルギーにより１．０×１０１５ａｔｍｏｓ／ｃｍ３の濃度で半導体基板１１にイオン注入し、その後、半導体基板１１を９００℃の温度で１０秒加熱することで、凹部８２の底面８２ａに第２の不純物拡散層２９を形成する。
その後、第２の不純物拡散層２９上に、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、厚さ２０ｎｍのシリコン酸化膜（ＳｉＯ２膜）を形成する。
【０１１５】
次いで、図示していない厚さ５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を除去する。その後、複数のピラー６５の外周側面６５ｂ、複数のピラー６６の外周側面６６ｂ（図示せず）、及び凹部８２の底面８２ａを覆うように、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）を形成する。これにより、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）、及び厚さ２０ｎｍの酸化シリコン膜（共に図示せず）よりなり、凹部８２の底面８２ａの厚さが厚いゲート絶縁膜８３が形成される。
【０１１６】
このように、凹部８２の底面８２ａのゲート絶縁膜８３の厚さを厚くすることで、後述する図２７に示す工程（第２の導電膜エッチング工程）において、第２の導電膜３５をエッチングしたときに、ゲート絶縁膜８３の下方に配置された第２の不純物拡散層２９がエッチングされることを防止できる。
なお、ゲート絶縁膜８３の厚さを厚くしたい場合には、厚さ５ｎｍの熱酸化膜（ＳｉＯ２膜）を形成後に、例えば、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２膜）を堆積させてもよい。
【０１１７】
次いで、図２６に示す工程では、ゲート絶縁膜８３の表面８３ａ及び第２の絶縁膜６９を覆うように第１の導電膜３４を成膜する。
図２４に示す第１の導電膜３４は、エッチングされる前の第１の導電膜３４であり、エッチングされることで、図２０に示す端部３７を有した第１の導電膜３４となる。第１の導電膜３４は、例えば、ＣＶＤ法により形成することができる。
【０１１８】
第１の導電膜３４としては、バリア膜としての機能を有し、しきい値電圧の制御が容易で、薄い厚さでの成膜が可能で、かつ容易にエッチングすることが可能な膜を用いるとよい。
具体的には、第１の導電膜３４としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくとも１つの膜、或いは、これらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
【０１１９】
第１の導電膜３４を形成する工程では、第１の導電膜３４の厚さが、第２の導電膜３５の厚さよりも薄くなるように第１の導電膜３４を形成する。このように、第１の導電膜３４の厚さを薄くすることで、第１の導電膜３４のエッチングレートを均一にすることができる。
これにより、後述する図３１に示す工程において、第１の導電膜３４をエッチングする際、第１の導電膜３４のエッチング面（第１の導電膜３４の上端面３７ａ）を平坦な面に加工することができると共に、凹部８２の深さ方向における第１の導電膜３４のエッチング量の制御を容易に行うことが可能となる。
【０１２０】
これにより、複数の縦型トランジスタ７１間における第１の導電膜３４のエッチングばらつきが小さくなり、半導体基板１１の表面１１ａから複数の縦型トランジスタ７１に設けられた第１の導電膜３４の上端面３７ａまでの深さのばらつきを抑制することが可能となるため、複数の縦型トランジスタ７１間の特性のばらつきを抑制できる。
【０１２１】
次いで、第１の導電膜３４の表面３４ａを覆うように、第２の導電膜３５を成膜する。第２の導電膜３５は、例えば、ＣＶＤ法により形成することができる。また、図２６に示す第２の導電膜３５は、エッチングされる前の第２の導電膜３５であり、エッチングされることで、図２０に示す第２の導電膜３５となる。
【０１２２】
第２の導電膜３５は、第１の導電膜３４よりも抵抗値が低く、ゲート電極３３の抵抗を低くするための膜である。第２の導電膜３５は、第１の導電膜３４よりも厚さが厚い膜である。そのため、第１の実施の形態で説明したように、後述する図２７に示す工程において、図２６に示す第２の導電膜３５をエッチングした場合、エッチング速度の不均一により、第２の導電膜３５の上端面３５ａに凹凸が形成される。
【０１２３】
第２の導電膜３５としては、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜、或いはこれらの膜のうち、少なくとも２つの膜を積層させた積層膜を用いるとよい。
【０１２４】
また、第１の導電膜３４と第２の導電膜３５との反応を防止したい場合、第１の導電膜形成工程と第２の導電膜形成工程との間に、第１の導電膜３４の表面３４ａに第３の導電膜５２を形成する工程を設けてもよい。
例えば、第１の導電膜３４として仕事関数が４．０５ｅＶのｎ型多結晶シリコン膜（例えば、砒素が２．０×１０２０ａｔｍｏｓ／ｃｍ３ドープされ、厚さが５ｎｍのｎ型多結晶シリコン膜）を形成すると共に、第２の導電膜３５としてタングステン膜（例えば、厚さが２０ｎｍ）を形成する場合、第３の導電膜５２（図示せず）として窒化チタン膜（例えば、厚さ２ｎｍ）を形成することができる。
なお、ｎ型多結晶シリコン膜の替わりに、第１の導電膜３４としてｐ型多結晶シリコン膜を用いてもよい。
【０１２５】
次いで、図２７に示す工程では、異方性エッチング（例えば、ドライエッチング）により、第１の導電膜３４に対して選択比の高いエッチング条件を用いて、図２６に示す第２の導電膜３５を選択的にエッチングすることで、上端面３５ａに凹凸が形成された第２の導電膜３５（ゲート電極３３を構成する導電膜）を形成する。
【０１２６】
第２の導電膜エッチング工程では、例えば、半導体基板１１の表面１１ａから第２の導電膜３５の上端面３５ａまでの平均深さが６０ｎｍとなるように、第２の導電膜３５をエッチングする。
次いで、第２の絶縁膜６９の表面６９ａに形成された第１の導電膜３４、及び第２の凹部８２の底面８２ａに形成された第１の導電膜３４のうち、第２の導電膜３５に覆われていない部分をエッチングにより選択的に除去する。これにより、第２の絶縁膜６９の表面６９ａ、及びゲート電極３３の非形成領域に形成されたゲート絶縁膜８３の表面８３ａが露出される。
【０１２７】
次いで、図２８に示す工程では、凹部８２を埋め込む厚さとされ、図２７に示す構造体の上面側（具体的には、第１の導電膜３４から露出されたゲート絶縁膜８３の表面８３ａ、第２の絶縁膜６９の表面６９ａ、第１の導電膜３４、及び第２の導電膜３５）を覆う第３の絶縁膜７３を成膜する。第３の絶縁膜７３は、例えば、ＣＶＤ法により形成することができる。第３の絶縁膜７３としては、例えば、厚さが２００ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１２８】
次いで、図２９に示す工程では、ＣＭＰ法により、第２の絶縁膜６９の表面６９ａ及び第１の導電膜３４の上端が露出するまで第３の絶縁膜７３を研磨することで、図２９に示す構造体の上面側を平坦化する。
次いで、図３０に示す工程では、図２９に示す第３の絶縁膜７３をエッチバックすることで、第２の絶縁膜６９の表面６９ａに対して略面一とされた表面７３ａを有した第３の絶縁膜７３を形成する。半導体基板１１の表面１１ａから第３の絶縁膜７３の表面７３ａまでの深さは、例えば、２０ｎｍとすることができる。
【０１２９】
次いで、図３１に示す工程では、第３の絶縁膜７３をマスクとするエッチングにより、凹部８２の深さ方向に延在する第１の導電膜３４（複数のピラー６５の外周側面６５ｂに成膜された第１の導電膜３４、及び複数のピラー６６の外周側面６６ｂ（図示せず）に成膜された第１の導電膜３４）のうち、第３の絶縁膜７３の表面７３ａから露出された部分を選択的にエッチングすることで、第１の導電膜３４に、第２の導電膜３５の上端面３５ａから突出した端部３７を形成する。
【０１３０】
これにより、ピラー６５，６６に対して共通とされたゲート電極３３が形成される。また、図３１に示す工程では、第１の導電膜３４の端部３７が図２０に示す第１の不純物拡散層２８と対向するように形成する。
また、第２の導電膜３５が第３の絶縁膜７３で覆われた状態で、第１の導電膜３４をエッチングすることで、第２の導電膜３５に含まれる重金属原子（縦型トランジスタ７１の特性に悪影響を及ぼす重金属原子）の半導体基板１１への拡散が抑制可能となる。
これにより、接合リーク電流の増加を抑制可能となるため、複数の縦型トランジスタ７１を所望の特性にすることができる。
【０１３１】
第１の導電膜３４のエッチングとしては、等方性エッチング、或いは異方性エッチングを用いることができる。等方性エッチングとしては、例えば、ウエットエッチング、或いはドライエッチングを用いることができる。また、異方性エッチングとしては、例えば、ドライエッチングを用いることができる。
第１の導電膜３４の厚さの２倍のエッチング量が得られる時間で第１の導電膜３４をウエットエッチングする場合（オーバーエッチング量が１００％の場合）、第１の導電膜３４の上端面３７ａは、第３の絶縁膜７３の表面７３ａから１５ｎｍ程度下方に配置される。この場合、第１の導電膜３４の上端面３７ａから第２の導電膜３５の上端面３５ａまでの平均深さは、３５ｎｍとなる。
【０１３２】
なお、第３の導電膜５２を形成した場合（図示せず）、第３の導電膜５２は、第１の導電膜３４と共に、エッチングにより除去する。
次いで、第３の絶縁膜７３の表面７３ａ及び第１の導電膜３４の上端面３７ａ上に、第２の絶縁膜６９の表面６９ａに対して面一とされた表面７４ａを有した第４の絶縁膜７４を形成する。第４の絶縁膜７４としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１３３】
次いで、図３２に示す工程では、図３１に示す第２の絶縁膜６９を除去することで、第１の絶縁膜６８を露出する開口部８５を形成する。次いで、第１の絶縁膜６８を介して、図２９に示すピラー６５の上端面６５ａ（半導体基板１１の表面１１ａ）に、砒素をイオン注入（例えば、エネルギーが２０Ｋｅｖ、注入量が１．０×１０１５ａｔｍｏｓ／ｃｍ３）し、その後、注入損傷回復のために、半導体基板１１を９００℃の温度で１０秒加熱することで、ピラー６５に第１の不純物拡散層２８を形成する。
【０１３４】
第１の不純物拡散層２８は、ゲート絶縁膜８３を介して、第１の導電膜３４の端部３７と対向するように形成する。半導体基板１１の表面１１ａを基準としたときの第１の不純物拡散層２８の深さは、例えば、４５ｎｍとすることができる。これにより、縦型トランジスタ７１が形成される。
なお、図３２では、１つの縦型トランジスタ７１のみ図示しているが、実際には、半導体基板１１に複数の縦型トランジスタ７１が形成される。
また、上記砒素をイオン注入後に、砒素がイオン注入された半導体基板１１の表面１１ａに、適量のボロンをイオン注入することで、縦型トランジスタ７１のしきい値電圧を調整してもよい。
【０１３５】
次いで、図３３に示す工程では、開口部８５を埋め込むように、第４の絶縁膜７４の表面７４ａに第５の絶縁膜７５を形成する。第５の絶縁膜７５は、例えば、ＣＶＤ法により形成することができる。第５の絶縁膜７５としては、例えば、厚さが１００ｎｍとされたシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
次いで、第５の絶縁膜７５の表面７５ａに、パターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとして、第２の絶縁膜６９及び第５の絶縁膜７５をエッチングすることで、第１の不純物拡散層２８を露出する開口部９１を形成する。その後、ホトレジストを除去する。
【０１３６】
次いで、開口部９１を形成した方法と同様な手法により、第３乃至第５の絶縁膜７３〜７５をエッチングすることで、第２の不純物拡散層２９の表面２９ａを露出する開口部９２を形成する。
その後、開口部９１を形成した方法と同様な手法により、第３乃至第５の絶縁膜７３〜７５をエッチングすることで、図示していない第３のコンタクトプラグ７９が形成される開口部（図示せず）を形成する。
次いで、開口部９１，９２及び第３のコンタクトプラグ７９が形成される開口部を導電膜で埋め込むことで、第１乃至第３のコンタクトプラグ７７〜７９を形成する。これにより、第２の実施の形態の半導体装置６０が製造される。
【０１３７】
上記説明した第２の実施の形態の半導体装置６０の製造方法は、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
具体的には、第２の導電膜３５を選択的にエッチバックした後、第２の導電膜３５を覆う第３の絶縁膜７３を形成し、その後、第２の導電膜３５の上端面３５ａよりも上方に配置された第１の導電膜３４を選択的にエッチングすることで、第１の導電膜３４のエッチング時に、第２の導電膜３５に含まれる重金属原子（縦型トランジスタ７１の特性に悪影響を及ぼす重金属原子）がゲート絶縁膜８３に到達することを抑制可能になると共に、凹部８２の深さ方向における第１の導電膜３４の上端面３７ａの位置のばらつきを抑制することが可能となる。
これにより、特性の安定した縦型トランジスタ７１を得ることができると共に、複数の縦型トランジスタ７１間の特性のばらつきを抑制できる。
【０１３８】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１３９】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１４０】
１０，５０，６０…半導体装置、１１…半導体基板、１１ａ，１２ａ，１３ａ，１７ａ，１９ａ，２８ａ，２９ａ，３２ａ，３４ａ，３５ａ，５５ａ，７３ａ，７４ａ，７５ａ，８３ａ…表面、１２，７３…第３の絶縁膜、１３…素子分離領域、１５…トランジスタ、１７，６８…第１の絶縁膜、１８，６９…第２の絶縁膜、１９…層間絶縁膜、２１，７７…第１のコンタクトプラグ、２２，７８…第２のコンタクトプラグ、２３，７９…第３のコンタクトプラグ、２５…第１の溝、２６…第２の溝、２６ａ…第１の側面、２６ｂ…第２の側面、２６ｃ，８２ａ…底面、２６ｄ…コーナー部、２８…第１の不純物拡散層、２８ｃ，２９ｃ，…側面、２９…第２の不純物拡散層、３１，８１…チャネル領域、３２，８３…ゲート絶縁膜、３３，５１…ゲート電極、３４…第１の導電膜、３４ａ，５５ａ，７３ａ，７４ａ…表面、３５…第２の導電膜、３５ａ，３７ａ，３８ａ，５２ａ，５２ｂ，６５ａ，６６ａ…上端面、３６…凹部、３７，３８…端部、４１…結晶粒、４２…結晶粒界、５２，７３…第３の導電膜、５５，７４…第４の絶縁膜、５６…貫通溝、５８，５９，６０，８５，９１，９２…開口部、６５，６６…ピラー、６５ｂ，６６ｂ…外周側面、７１…縦型トランジスタ、７５…第５の絶縁膜、８２…凹部、Ｄ１，Ｄ２,Ｄ３，Ｄ４，Ｆ…深さ、Ｅ…活性領域、Ｒ１…直径、Ｗ１，Ｗ２…幅
【特許請求の範囲】
【請求項１】
半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、
前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、
前記ゲート絶縁膜に形成され、その上端面が前記主面より低い位置にあってゲート電極となる第１の導電膜と、
前記第１の導電膜に形成され、その上端面が前記第１の導電膜の上端面より低い位置にあって前記ゲート電極となる第２の導電膜と、
前記凹部内に、前記半導体基板の主面より低い位置に配置され、前記第２の導電膜の上端面を覆う絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記凹部は、溝であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凹部によって形成されたピラー状の凸部を有し、
前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記凹部の周囲に形成され、前記半導体基板の主面から前記第１の導電膜の上端面より深い位置に至る不純物拡散層を設けたことを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記第１の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１の導電膜は、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜により構成されることを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記第２の導電膜は、結晶粒界を有する膜であり、かつ前記第１の導電膜よりも抵抗値の低い膜であることを特徴とする請求項１乃至６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記第２の導電膜は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成されることを特徴とする請求項１乃至７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記第１の導電膜は、前記第２の導電膜とは異なる種類の導電膜であり、
前記第１の導電膜と前記第２の導電膜との間に、前記第１の導電膜と前記第２の導電膜との反応を防止する第３の導電膜を設けたことを特徴とする請求項１乃至８のうち、いずれか１項記載の半導体装置。
【請求項１０】
前記第３の導電膜は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成されることを特徴とする請求項９項記載の半導体装置。
【請求項１１】
前記ピラー状の凸部を複数備え、
前記ゲート電極を、前記ゲート絶縁膜を介して、複数の前記ピラー状の凸部の外周側面と、前記凹部の底面のうち、複数の前記ピラー状の凸部間に位置する部分とを連続的に覆うように配置したことを特徴とする請求項３乃至１０のうち、いずれか１項記載の半導体装置。
【請求項１２】
半導体基板の主面を部分的にエッチングして、縦壁面を含む内面によって区画された凹部を形成する工程と、
前記凹部の前記内面のうち少なくとも前記縦壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆う第１の導電膜を前記凹部内に形成する工程と、
前記第１の導電膜を覆う第２の導電膜を形成する工程と、
前記第２の導電膜の一部を除去して前記第１の導電膜の一部を露出させる工程と、
残存する前記第２の導電膜上の前記凹部内であって前記主面より低い位置に絶縁膜を形成する工程と、
前記絶縁膜から露出した前記第１の導電膜を除去して前記ゲート絶縁膜の一部を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記凹部を形成する工程では、前記凹部として溝を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記凹部を形成する工程では、前記凹部によってピラー状の凸部が形成され、前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記凹部の周囲に、不純物拡散層を前記第１の導電膜の上端面より深い位置まで形成する工程を含むことを特徴とする請求項１２乃至１４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１６】
前記絶縁膜を形成する工程では、前記絶縁膜の表面を平坦な面に形成することを特徴とする請求項１２乃至１５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１７】
前記第１の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項１２乃至１６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１８】
前記第２の導電膜は、結晶粒界を有する膜であり、かつ前記第１の導電膜よりも抵抗値の低い膜であることを特徴とする請求項１２乃至１７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１】
半導体基板の主面が部分的にエッチングされて形成され、縦壁面を含む内面によって区画された凹部と、
前記凹部の前記内面のうち少なくとも前記縦壁面を覆うゲート絶縁膜と、
前記ゲート絶縁膜に形成され、その上端面が前記主面より低い位置にあってゲート電極となる第１の導電膜と、
前記第１の導電膜に形成され、その上端面が前記第１の導電膜の上端面より低い位置にあって前記ゲート電極となる第２の導電膜と、
前記凹部内に、前記半導体基板の主面より低い位置に配置され、前記第２の導電膜の上端面を覆う絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記凹部は、溝であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凹部によって形成されたピラー状の凸部を有し、
前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記凹部の周囲に形成され、前記半導体基板の主面から前記第１の導電膜の上端面より深い位置に至る不純物拡散層を設けたことを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記第１の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１の導電膜は、ドーパント不純物を含んだ多結晶シリコン膜、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、コバルトシリサイド膜、ニッケルシリサイド膜よりなる群のうち、少なくともいずれか１つの膜により構成されることを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記第２の導電膜は、結晶粒界を有する膜であり、かつ前記第１の導電膜よりも抵抗値の低い膜であることを特徴とする請求項１乃至６のうち、いずれか１項記載の半導体装置。
【請求項８】
前記第２の導電膜は、コバルトシリサイド膜、ニッケルシリサイド膜、タングステン膜、モリブデン膜、コバルト膜、ニッケル膜、銅膜、アルミニウム膜よりなる群のうち、いずれか１つの膜により構成されることを特徴とする請求項１乃至７のうち、いずれか１項記載の半導体装置。
【請求項９】
前記第１の導電膜は、前記第２の導電膜とは異なる種類の導電膜であり、
前記第１の導電膜と前記第２の導電膜との間に、前記第１の導電膜と前記第２の導電膜との反応を防止する第３の導電膜を設けたことを特徴とする請求項１乃至８のうち、いずれか１項記載の半導体装置。
【請求項１０】
前記第３の導電膜は、窒化チタン膜、窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜よりなる群のうち、いずれか１つの膜により構成されることを特徴とする請求項９項記載の半導体装置。
【請求項１１】
前記ピラー状の凸部を複数備え、
前記ゲート電極を、前記ゲート絶縁膜を介して、複数の前記ピラー状の凸部の外周側面と、前記凹部の底面のうち、複数の前記ピラー状の凸部間に位置する部分とを連続的に覆うように配置したことを特徴とする請求項３乃至１０のうち、いずれか１項記載の半導体装置。
【請求項１２】
半導体基板の主面を部分的にエッチングして、縦壁面を含む内面によって区画された凹部を形成する工程と、
前記凹部の前記内面のうち少なくとも前記縦壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆う第１の導電膜を前記凹部内に形成する工程と、
前記第１の導電膜を覆う第２の導電膜を形成する工程と、
前記第２の導電膜の一部を除去して前記第１の導電膜の一部を露出させる工程と、
残存する前記第２の導電膜上の前記凹部内であって前記主面より低い位置に絶縁膜を形成する工程と、
前記絶縁膜から露出した前記第１の導電膜を除去して前記ゲート絶縁膜の一部を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記凹部を形成する工程では、前記凹部として溝を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記凹部を形成する工程では、前記凹部によってピラー状の凸部が形成され、前記ピラーの側壁面が前記縦壁面に対応することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記凹部の周囲に、不純物拡散層を前記第１の導電膜の上端面より深い位置まで形成する工程を含むことを特徴とする請求項１２乃至１４のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１６】
前記絶縁膜を形成する工程では、前記絶縁膜の表面を平坦な面に形成することを特徴とする請求項１２乃至１５のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１７】
前記第１の導電膜は、しきい値電圧を担う膜であることを特徴とする請求項１２乃至１６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１８】
前記第２の導電膜は、結晶粒界を有する膜であり、かつ前記第１の導電膜よりも抵抗値の低い膜であることを特徴とする請求項１２乃至１７のうち、いずれか１項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１１−２４３９４８（Ｐ２０１１−２４３９４８Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１１−１２８６６（Ｐ２０１１−１２８６６）
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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