【課題】ディスクリート半導体のチップにおいて、電流経路上の第１電極および第２電極を、半導体基板の第１主面側に設け、フリップチップ実装を可能にしたものが知られている。しかし、基板内を水平方向にも電流が流れるため、基板が矩形の場合には水平方向の電流経路が増加し、抵抗が増加する問題があった。
【解決手段】基板内の水平方向の電流経路を、基板（チップ）の短辺に沿った方向に形成する。例えば、入力端子側となる素子領域と、出力端子側となる電流の取りだし領域を、チップの短辺に沿って並べるレイアウトを採用する。更に、入出力端子にそれぞれ接続する第１バンプ電極および第２バンプ電極を設け、これらをチップの短辺に沿って配置する。これにより、基板内の水平方向の電流経路はその幅が広く長さが短く形成されるので、基板の水平方向の抵抗を低減することができる。 （もっと読む）

【課題】トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と考えられるが、シリコンベースのＴＦＥＴは一般に低いオン電圧、トンネルバリアの大きな抵抗による欠点が問題となる。より高いオン電流を得るために、異なった半導体材料（例えばゲルマニウム（Ｇｅ））からなるヘテロ構造を備えた細長い単結晶ナノ構造ベースのＴＦＥＴが用いられる。
【解決手段】ＴＦＥＴのソース（又は代わりにドレイン）領域として機能する、異なった半導体材料からなる細長い単結晶ナノ構造を導入する。ヘテロ部分の導入は、シリコンとゲルマニウムの間の格子不整合が高い欠陥界面とならないように行われる。従来のＭＯＳＦＥＴに匹敵する、静的電力の低減と同様に動的電力の低減が行われる。細長い単結晶ナノ構造のＳｉ／ＧｅＴＦＥＴによる超高密度オンチップトランジスタを用いた、多層の論理が期待される。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】集積化トランジスタ素子を提供する。
【解決手段】集積化トランジスタ素子は半導体基板１と；前記半導体基板に形成されるピラー１ａと；前記ピラー１ａを取り囲むゲートトレンチと；前記ピラー１ａの上部領域に形成される第１ソース／ドレイン領域Ｄ１、Ｓと；前記ゲートトレンチの底面の上に形成され、かつ前記ピラーＩａの下部領域を取り囲むゲート誘電体４０と；前記ゲートトレンチ内の前記ゲート誘電体の上に形成され、かつ前記ピラーの下部領域を取り囲むゲート５０と；そして前記ゲートトレンチに隣接する前記半導体基板１の上部領域に形成される少なくとも一つの第２ソース／ドレイン領域と、を備える。 （もっと読む）

【課題】トレンチ構造を有する半導体装置において、トレンチの終端コーナー部への電界集中を防ぎ、それによってデバイスの耐圧低下を防止すること。
【解決手段】交差する複数のトレンチ６３，６４のうち、最外周のトレンチ６４の幅はその内側のトレンチ６３の幅よりも狭いこと、また、最外周のトレンチ６４はその内側のトレンチ６３よりも浅いこと、それによって、トレンチ終端コーナー部におけるゲート酸化膜やゲート電極の特異点をなくし、トレンチ終端コーナー部への電界集中を緩和するか、またはなくし、トレンチ終端コーナー部での耐圧低下を防止する。 （もっと読む）

本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
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【課題】 性能が向上した垂直型電界効果トランジスタ・アレイを提供すること。
【解決手段】 垂直型電界効果トランジスタの半導体構造体、及び垂直型電界効果トランジスタの半導体構造体を製造する方法が、半導体ピラーのアレイを提供する。半導体ピラー・アレイ内の各半導体ピラーの各垂直部分は、隣接する半導体ピラーまでの分離距離より広い線幅を有する。代替的に、アレイは、随意的に上記の線幅及び分離距離の制限の中で、異なる線幅を有する半導体ピラーを含むことができる。半導体ピラーのアレイを製造する方法は、エッチング・マスクとして用いられる前に少なくとも１つのスペーサ層が環状に増大される、フォトリソグラフィを用いて最小寸法に作られたピラー・マスク層を用いる。 （もっと読む）

【課題】ゲート電極間の寸法を低減し得る半導体装置を提供する。
【解決手段】半導体装置は、半導体基板（５）と、半導体基板（５）に埋設された複数のゲート電極１１ａ〜１１ｃと、複数のゲート電極１１ａ〜１１ｃの各々の上に設けられた第１の絶縁層（１２ａ〜１２ｃ）と、半導体基板（５）の表面に形成された導電層（１３）と、導電層（１３）上に設けられた導体層１５とを備える。 （もっと読む）

【課題】縦型トランジスタのカットオフ時のリーク電流を低減する半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板と前記半導体基板の内部に形成された第１の不純物拡散領域と前記第１の不純物拡散領域の上方に形成された柱状半導体層と前記柱状半導体層の側方に形成されたゲート絶縁膜と前記ゲート絶縁膜の側方に形成されたゲート電極と前記不純物拡散領域の上方で前記ゲート電極に接して形成された絶縁体からなる層間膜と前記柱状半導体層の上方で前記ゲート電極に接して形成された絶縁体からなるスペーサと前記柱状半導体層の上方に形成された第２の不純物拡散領域とを具備し前記柱状半導体層の略中央に絶縁膜を有する。 （もっと読む）

横型トレンチＭＯＳＦＥＴは、装置セグメントとゲートバスセグメントとを含むトレンチを備える。トレンチのゲートバスセグメントは、基板を覆って存在する誘電体層に形成される導電性プラグによってコンタクトされ、これにより従来の表面ポリシリコンブリッジ層が不要となる。導電性プラグは、誘電体層にある実質的に垂直な穴に形成される。ゲートバスセグメントは、トレンチの装置セグメントよりも幅が広くてもよい。この方法は、トレンチ中の導電性材料がエッチングされる間にシャロートレンチアイソレーション（ＳＴＩ）を形成するステップを含む。
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【課題】半導体装置において半導体素子間の分離を好適に達成するとともに半導体装置の小型化を図ること。
【解決手段】半導体基板１と、半導体基板１上に形成されたエピタキシャル層２と、半導体基板１とエピタキシャル層２との間に形成された埋め込み層３と、エピタキシャル層２表面から埋め込み層３に達する第１のトレンチ７と、第１のトレンチ７内に埋め込まれるとともに埋め込み層３と接続されたドレイン取出電極８ｂと、ドレイン取出電極８ｂを電極とした半導体素子と、エピタキシャル層２表面からその半導体素子を囲むように設けられた第２のトレンチ５とを備え、第２のトレンチ５内の少なくとも側壁を絶縁膜６ａで被覆した。 （もっと読む）

【課題】電流の局所集中による半導体基板への部分放電を抑制し得る半導体装置を提供する。
【解決手段】半導体装置は、半導体基板（１，５）と、半導体基板（１，５）に埋め込まれたゲート電極（９Ａ，９Ｂ）と、ゲート電極（９Ａ，９Ｂ）の更に内側に埋め込まれた導電体（１５Ａ，１５Ｂ）と、導電体（１５Ａ，１５Ｂ）と接続されるように半導体基板（１，５）の内部に形成された配線層（３）と、ゲート電極（９Ａ，９Ｂ）と導電体（１５Ａ，１５Ｂ）との間に配置された絶縁膜（１４）とを備える。導電体（１５Ａ，１５Ｂ）は、半導体基板（１，５）の表面よりも高くなるように形成されている。 （もっと読む）

【課題】ソース・ドレイン領域の構造を最適化することにより、高いＩｏｎ／Ｉｏｆｆ比を達成する電界効果トランジスタを含む半導体装置を提供する。
【解決手段】第１のゲート電極１０７と第２のゲート電極１０８は、チャネル領域１０１の両側に対向するように、第１のゲート絶縁膜１０３と第２のゲート絶縁膜１０４を介して、それぞれ形成され、ソース領域１１１および前記ドレイン領域１２１は、第１のゲート電極１０７と第２のゲート電極１０８の両側に、チャネル領域１０１を挟んで形成され、第１のゲート絶縁膜１０３とチャネル領域１０４との界面に垂直な方向のソース領域１１１の厚さ（ＴＳｉｓ）が、同じ方向のチャネル領域１０１の厚さ（ＴＳｉｃ）よりも厚く、かつ、ソース領域１１１と、第１、第２のゲート電極１０７、１０８が、ゲート長方向に離間している電界効果トランジスタを含む半導体装置。 （もっと読む）

【課題】ゲート電圧の閾値を従来よりも高くするとともに、所望の閾値電圧とすることができるIII族窒化物半導体を用いたノーマリオフ型電界効果トランジスタを提供する。
【解決手段】アクセプタとドナーを含んで成長されたIII族窒化物半導体層３と、III族窒化物半導体層３上に形成されてそのアクセプタの濃度とドナーの濃度に基づいて所定の閾値電圧となる厚さに制御されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極８と、ゲート電極８の一側方に間隔をおいてチャネル層３上に形成されたソース電極６と、ゲート電極８から他側方に間隔をおいてチャネル層３の上に形成されたドレイン電極７とを有し、閾値電圧を高くする。 （もっと読む）

【課題】トランジスタの浮遊ボディ効果が避けられ、且つ高密度な集積回路装置を提供。
【解決手段】縦型ＭＯＳトランジスタにおいて、第１導電型の基板１上に配置された一連の層ＳＦ、ＳＦ*を備え、前記一連の層は、第１のソース・ドレイン領域用の下層Ｕ、第１導電型でドープされ、チャンネル領域となる中間層Ｍおよび第２のソース・ドレイン領域用の上層Ｏからなる。第１導電型でドープされた接続構造体Ｖが、チャンネル領域を基板１と電気的に接続するために前記一連の層ＳＦ、ＳＦ*の第１の表面上に配置される。トランジスタのゲート電極が、前記一連の層ＳＦ、ＳＦ*の第２の表面上に配置される。接続構造体Ｖは、一連の層ＳＦ、ＳＦ*と、同一の又は別の一連の層ＳＦ、ＳＦ*との間に配置できる。接続構造体Ｖ等の寸法は、リソグラフィ寸法以下となり得る。製作された回路は、記憶セル配列に好適。 （もっと読む）

【課題】電界効果トランジスタに用いられる多結晶シリコン膜のみならず、多結晶質の膜からなるゲート電極を形成する工程において、当該ゲート電極に発生する結晶粒を容易に評価することのできる検査技術を提供する。
【解決手段】半導体基板の主面上に形成された多結晶シリコン膜の表面を原子間力顕微鏡を用いてプローブ走査し、入力信号と出力信号との位相遅延を測定することによって得られた位相遅延を濃淡の位相モード像で表した後、位相モード像を画像処理して多結晶シリコン膜のシリコン結晶粒１３の大きさを算出する。得られたシリコン結晶粒１３の大きさから、多結晶シリコン膜を加工して形成されるゲート電極のライン端ラフネスまたはライン幅ラフネスを評価する。 （もっと読む）

【課題】選択的無電解蒸着法を利用した埋め込みビットラインの形成方法を提供する。
【解決手段】埋め込みビットラインの形成方法は、基板をエッチングして形成されたビットライン用溝に無電解金属層を選択的に形成し、シリサイド工程を行ってビットライン用溝の内部にシリサイド膜を形成する。 （もっと読む）

【課題】トレンチ横型パワーＭＯＳＦＥＴにおいて、装置の信頼性を高めること。
【解決手段】半導体基板１の表面層にトレンチ５を形成する。トレンチ５は、半導体基板１の表面層を第１メサ領域４１と第２メサ領域４２に分割し、かつ第１メサ領域４１と第２メサ領域４２を交互に配置させる。第１メサ領域４１および第２メサ領域４２は、それぞれソース電流およびドレイン電流の引き出しをおこなう。第２メサ領域４２は、半導体基板１からの深さが、第１メサ領域４１よりも深くなっている。 （もっと読む）

エピタキシャル層を含まない基板においてさまざまな半導体装置を製造するために全低温プロセスが用いられる。装置は分離されていないラテラルＤＭＯＳ、分離されていない拡張されたドレインまたはドリフトされたＭＯＳ装置、ラテラルトレンチＤＭＯＳ、分離されたラテラルＤＭＯＳ、ＪＦＥＴおよび空乏モード装置、ならびにＰ−Ｎダイオードクランプおよびレクチファイヤおよび接合端子を含む。プロセスが高温処理の必要をなくし、「注入されたままの」ドーパントプロファイルを使用するので、残りの装置を生成するのに使用されるプロセスを変更する必要なしに、装置がＩＣに加えられたり省略されたりすることを可能にするモジュール式アーキテクチャを構成する。
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【課題】ＴＬＰＭと保護素子を集積すること。ＴＬＰＭとともに保護素子を作製すること。
【解決手段】複数のトレンチ５により、ｐ型半導体基板１上のｎ型ウェル領域２ａの表面層を、第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に分割する。第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に、それぞれｎ型ソース領域７、ｎ型ドレイン領域６およびｐ型コレクタ領域４ｂを設ける。ｎ型ウェル領域２ａ内で、トレンチ５の底面にｎ型拡張ドレイン領域３ａ，３ｂを設ける。ｎ型ソース領域７とｎ型拡張ドレイン領域３ｂの間にｐ型チャネル領域４ａを設ける。このような構造により、コレクタ電極９ｂとソース電極１０の間に、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７からなるＰＮＰＮサイリスタ構造の保護素子を設ける。 （もっと読む）