【課題】 スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供する。
【解決手段】
半導体層１１および１２は、基板１０上に形成され、第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、半導体層１１および１２上に形成され、絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置され、フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に点在し、第１の電極１０１および第２の電極１０２は、半導体層１１および１２を介して電気的に接続されており、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、第１の電極１０１と第２の電極１０２との間の距離以下であることを特徴とする半導体装置。 （もっと読む）

【課題】ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化する。
【解決手段】素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）と、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５を有する。更に、ゲート溝４内及びゲート溝４の周囲縁部に形成されたゲート６を有する。ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定され、且つ、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。チャネル幅方向Ｄにおいて、ゲート溝４と素子分離領域３との間に、一対の拡散領域５を繋ぐ半導体領域（シリコン領域２０）を有している。 （もっと読む）

【課題】パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。
【解決手段】本発明のトレンチ型パワーＭＯＳトランジスタはゲート導電体３１２と、絶縁層３１０とを備えたトレンチ型ゲート領域を具備する。絶縁層３１０は、ゲート導電体３１２と井戸領域３０８との間で薄い側壁領域を形成しており、ゲート導電体３１２と二重拡散のドーピング領域３０６との間で厚い側壁領域を形成するとともに、ゲート導電体３１２と深井戸領域３０４との間で厚い最下部領域を形成している。 （もっと読む）

【課題】トランジスタの面積を小さくしてもフリッカノイズを低減できる半導体装置を提供する。
【解決手段】本発明の一態様の半導体装置は、シリコン基板１に形成された第１及び第２のＰ型低濃度不純物層３ａ，３ｂと、シリコン基板１に埋め込まれて形成され、第１及び第２のＰ型低濃度不純物層の相互間に位置する埋め込みチャネル層５と、埋め込みチャネル層の上方に位置するシリコン基板の表面上にゲート絶縁膜６を介して形成され、Ｎ型不純物が導入されたポリシリコン膜からなるゲート電極と、第１のＰ型低濃度不純物層３ａ内における深さが浅い領域に形成されたソース領域及びドレイン領域の一方のＰ型層１３ａと、第２のＰ型低濃度不純物層３ｂ内における深さが浅い領域に形成されたソース領域及びドレイン領域の他方のＰ型層１３ｂと、を具備することを特徴とする。 （もっと読む）

【課題】ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去して、半導体装置を製造するという課題があった。
【解決手段】半導体基板１の一面に、溝部と、溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部３９とを形成してから、溝部を埋める素子分離用絶縁膜を形成する第１工程と、素子分離用絶縁膜をマスクの一部にして半導体基板１の一面をドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜との間にチャネル領域４となる薄肉部４１を形成する第２工程と、ウェットエッチングにより、薄肉部４１の高さを調整する第３工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】第１配線の比抵抗が小さく、シリサイド異常成長が抑制された半導体装置の製造方法の提供。
【解決手段】第１溝を半導体基板１に設けた後、第１溝内に、シリコンとの間でシリサイドを形成しない材料からなる導体層６と半導体層１０とを含む第１配線１１を形成して、半導体層と半導体基板とを直接に接触させる工程と、半導体層に含まれるドーパントを半導体基板に拡散させて第１不純物拡散領域１３を形成する工程と、第１溝と交差する方向に延在する第２溝を半導体基板に設けることで、第１不純物拡散領域を包含して半導体基板に立設されたピラー部１ｂを形成する工程と、第２溝の側壁面にゲート絶縁膜１６を形成してから、ゲート絶縁膜を介してピラー部に対向する第２配線１７を第２溝内に形成する工程と、ピラー部の先端部に、第２不純物拡散領域１９を形成する工程と、を具備してなる半導体装置の製造方法を採用する。 （もっと読む）

【課題】高いチャネル移動度を有する電界効果トランジスタを提供する。
【解決手段】ゲート絶縁層と、前記ゲート絶縁層に接する第１半導体結晶層と、第１半導体結晶層に格子整合または擬格子整合する第２半導体結晶層とを有し、前記ゲート絶縁層、前記第１半導体結晶層および前記第２半導体結晶層が、ゲート絶縁層、第１半導体結晶層、第２半導体結晶層の順に配置されており、前記第１半導体結晶層がＩｎ_ｘ１Ｇａ_１−ｘ１Ａｓ_ｙ１Ｐ_１−ｙ１（０＜ｘ１≦１、０≦ｙ１≦１）であり、前記第２半導体結晶層がＩｎ_ｘ２Ｇａ_１−ｘ２Ａｓ_ｙ２Ｐ_１−ｙ２（０≦ｘ２≦１、０≦ｙ２≦１、ｙ２≠ｙ１）であり、前記第１半導体結晶層の電子親和力Ｅ_ａ１が前記第２半導体結晶層の電子親和力Ｅ_ａ２より小さい電界効果トランジスタを提供する。 （もっと読む）

【課題】寄生抵抗の低下を図る。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に形成された第２部分１２ｂとを有する第２半導体層１２と、前記第２半導体層の前記第１部分上に形成された第３半導体層１３と、前記第２半導体層の前記第２部分の周囲に絶縁膜２１を介して形成されたゲート電極２２と、前記第１半導体層、前記第２半導体層の第１部分および前記第３半導体層内に形成されたコンタクトプラグ３１と、を具備し、前記第２半導体層内における前記コンタクトプラグの径は、前記第１半導体層及び前記第３半導体層内における前記コンタクトプラグの径より小さい。 （もっと読む）

【課題】駆動電流の増大を図る。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に線状に形成された第２部分１２ｂと、を有する第２半導体層１２と、前記第２半導体層の前記第２部分の周囲に絶縁膜１７を介して形成されたゲート電極１８と、を具備し、前記第２半導体層の前記第２部分の膜厚は、前記第２半導体層の前記第１部分の膜厚より小さい。 （もっと読む）

半導体構造（１１０）は、障壁層（１１０）、スペーサ構造（１２０）およびチャネル層（１３０）を含む。障壁層（１１０）は、ＩＩＩ族窒化物を含む。スペーサ構造（１２０）は、第１の窒化アルミニウム層（１２２）、中間層（１２４）および第２の窒化アルミニウム層（１２６）を含む。中間層（１２４）は、ＩＩＩ族窒化物を含み、第１の窒化アルミニウム層（１２２）と第２の窒化アルミニウム層（１２６）との間に配置される。さらに、中間層（１２４）は、第２の窒化アルミニウム層（１２６）との界面において第１の自由電荷担体密度を有する。スペーサ構造（１２０）は、障壁層（１１０）とチャネル層（１３０）との間に配置される。チャネル層（１３０）は、ＩＩＩ族窒化物を含み、スペーサ構造（１２０）の第１の窒化アルミニウム層（１２２）との界面において第２の自由電荷担体密度を有する。第１の窒化アルミニウム層（１２２）、中間層（１２４）および第２の窒化アルミニウム層（１２６）は、第１の自由電荷担体密度が第２の自由電荷担体密度の１０％未満であるような層厚さを有する。 （もっと読む）

【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。 （もっと読む）

【課題】トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴを提供する。
【解決手段】チャネル領域のＦＩＮ幅（１６２）を活性領域の幅（１６１）よりも狭くする。 （もっと読む）

フィンタイプデバイスシステム及び方法が開示される。特定の実施形態において、表面を有する基板内にトランジスタのゲートを形成する段階と、前記基板内に、第１ＢＯＸ層面において前記ゲートに隣接する埋込酸化物（ＢＯＸ）層を形成する段階と、を含むトランジスタの製造方法が開示される。本方法はまた、レイズドソース−ドレインチャネル（フィン）を形成する段階であって、前記フィンの少なくとも一部が前記基板の表面から延長し、前記フィンが、前記ＢＯＸ層の第２ＢＯＸ層面に隣接する第１フィン面を有する段階を含む。
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【課題】オン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】本発明のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層と、下地半導体層上に第１窒化物半導体層、第２窒化物半導体層、および第３窒化物半導体層が順次積層された窒化物半導体積層体と、ソース電極およびドレイン電極と、第２窒化物半導体層および第３窒化物半導体層が形成されていない領域であるリセス領域と、リセス領域の内面および窒化物半導体積層体の上面に形成された絶縁膜と、絶縁膜上に形成されたゲート電極とを含み、絶縁膜に接する第１窒化物半導体層の上面と、第２窒化物半導体層に接する第１窒化物半導体層の上面とに段差がないことを特徴とする。 （もっと読む）

金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）は、第１の導電型の離間されたソース領域とドレイン領域とをその中に有するＳｉＣ層を含む。第１のゲート絶縁層は、ＳｉＣ層上にあり、ＳｉＣ層との界面に沿って、ソース領域の多数キャリアと同じ極性の正味の電荷を有する。ゲートコンタクトは、ソース領域とドレイン領域との間のＳｉＣ層のチャネル領域の上方の、第１のゲート絶縁層上にある。第１のゲート絶縁層とＳｉＣ層との間の界面に沿った正味の電荷は、ＳｉＣ層内のソース領域とドレイン領域との間のチャネル領域の隣接部分の多数キャリアを空乏化することができ、そのことにより、ＭＩＳＦＥＴの閾値電圧を上昇させ、及び／又は内部の電子移動度を高めることができる。 （もっと読む）

【課題】トレンチゲートを含むトランジスタにおいて、ゲート側方におけるソース・ドレイン間の短絡を防ぎ、トランジスタの動作を良好に制御する。
【解決手段】半導体装置１００は、ドレイン領域１０６およびソース領域１０８の間に形成され、素子分離領域１０４を貫通して基板１０２にまで達するトレンチ内に形成されたトレンチゲート１１８を含む。また、平面視において、トレンチゲート１１８の外縁には素子分離領域１０４が形成されている。ここで、トレンチゲート１１８は、ソース領域１０８からトレンチゲート１１８の下方を介してドレイン領域１０６に到る第１の経路Ｐ_１が、ソース領域１０８からトレンチゲート１１８の側方を介してドレイン領域１０６に到る第２の経路Ｐ_２または第３の経路Ｐ_３よりも短くなるように形成される。 （もっと読む）

【課題】窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、駆動時のゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させる。
【解決手段】半導体装置は、基板１０１と、基板１０１の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層１０４Ｓと、第１の窒化物半導体層１０４Ｓの上に形成され、且つチャネル領域と逆導電型の第２の半導体層１０５と、第２の半導体層１０５に接するように形成され、金属層１０７からなる導電層と、導電層の上に形成された絶縁体層１１０と、絶縁体層１１０の上に形成されたゲート電極１１１と、第２の半導体層１０５の両側方に形成されたソース電極１０８及びドレイン電極１０９とを備えている。 （もっと読む）

【課題】ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流を均一にし、ゲート・オール・アラウンドトランジスタの信頼性を向上させる。
【解決手段】半導体基板と、半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むようにゲート絶縁膜を介して形成されたゲート電極とを具備し、チャネル領域のチャネル幅は、半導体基板から離れるほど狭く形成され、第２の半導体層及びチャネル領域の膜厚は、半導体基板から離れるほど広く形成される。 （もっと読む）

ＩＩＩ族窒化物トランジスタ・デバイスを形成する方法は、ＩＩＩ族窒化物半導体層上に保護層を形成するステップと、ＩＩＩ族窒化物半導体の一部を露出するように保護層を貫通するビアホールを形成するステップと、保護層上にマスキングゲートを形成するステップとを含む。マスキングゲートは、ビアホールの幅より大きい幅を有する上部を含み、ビアホールの中に延びる下部を有する。この方法はさらに、マスキングゲートを注入マスクとして用いて、ＩＩＩ族窒化物層内にソース／ドレイン領域を注入するステップを含む。 （もっと読む）

【課題】トレンチゲート構造を有するトランジスタにおいて、サブスレッショルド特性を良好にする。
【解決手段】半導体装置１００は、第１導電型のソース領域１１２およびドレイン領域１１３、これらの間に第２導電型のチャネル領域１０８が形成された基板１０２と、チャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２を埋め込むように形成されたゲート電極１２２とを有するトランジスタを含む。チャネル領域１０８において、基板１０２表面およびトレンチ１６２の底部には、それぞれ第２の高濃度領域１３２および第１の高濃度領域１３０が形成されており、第２導電型の不純物濃度がトレンチ１６２側方における第２導電型の不純物濃度よりも高くなっている。また、第１の高濃度領域１３０の第２導電型の不純物濃度が第２の高濃度領域１３２の第２導電型の不純物濃度以上である。 （もっと読む）