半導体装置
【課題】窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、駆動時のゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させる。
【解決手段】半導体装置は、基板１０１と、基板１０１の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層１０４Ｓと、第１の窒化物半導体層１０４Ｓの上に形成され、且つチャネル領域と逆導電型の第２の半導体層１０５と、第２の半導体層１０５に接するように形成され、金属層１０７からなる導電層と、導電層の上に形成された絶縁体層１１０と、絶縁体層１１０の上に形成されたゲート電極１１１と、第２の半導体層１０５の両側方に形成されたソース電極１０８及びドレイン電極１０９とを備えている。
【解決手段】半導体装置は、基板１０１と、基板１０１の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層１０４Ｓと、第１の窒化物半導体層１０４Ｓの上に形成され、且つチャネル領域と逆導電型の第２の半導体層１０５と、第２の半導体層１０５に接するように形成され、金属層１０７からなる導電層と、導電層の上に形成された絶縁体層１１０と、絶縁体層１１０の上に形成されたゲート電極１１１と、第２の半導体層１０５の両側方に形成されたソース電極１０８及びドレイン電極１０９とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能な窒化物半導体を用いたトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
III族窒化物半導体は、例えば、窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）の室温での禁止帯幅がそれぞれ、３．４ｅＶ及び６．２ｅＶと大きいワイドギャップ半導体である。III族窒化物半導体は、絶縁破壊電界が大きく、且つ電子飽和速度が砒化ガリウム（ＧａＡｓ）等の砒素系半導体及びシリコン（Ｓｉ）等の半導体に比べて大きいという特徴を有している。そこで、高周波用電子デバイス又は高出力電子デバイスとして、ＧａＮ系の窒化物半導体を用いた電界効果トランジスタ（Ｆield Ｅffect Ｔransistor：ＦＥＴ）の研究開発が活発に行われている。
【０００３】
ＧａＮ系の窒化物半導体は、ＡｌＮ又は窒化インジウム（ＩｎＮ）と種々の混晶が得られるため、従来のＧａＡｓ等の砒素系半導体と同様に、ヘテロ接合を形成することが可能である。ＧａＮ系の窒化物半導体を用いたヘテロ構造、例えばＡｌＧａＮ／ＧａＮヘテロ構造では、不純物がドーピングされていない状態でも、自発分極及びピエゾ分極によって、ヘテロ界面に高濃度のキャリアが発生するという特徴がある。このため、ＧａＮ系の窒化物半導体を用いたＦＥＴの場合、デプレッション型（ノーマリオン型）のＦＥＴになり易く、エンハンスメント型（ノーマリオフ型）のＦＥＴにはなり難い。しかしながら、現在のパワーエレクトロニクス分野で使用されているデバイスの多くは、ノーマリオフ型のデバイスであり、ＧａＮ系の窒化物半導体を用いたデバイスにおいても、ノーマリオフ型のデバイスが強く求められている。
【０００４】
ノーマリオフ型のトランジスタを実現する構造として、次に示す構造が報告されている。第１に例えば、ＡｌＧａＮ／ＧａＮヘテロ構造において、ＡｌＧａＮ層におけるゲート電極の下に位置する部分のみを薄膜化する、所謂、リセス構造とし、２次元電子ガス（２ＤＥＧ）の濃度を減少させて、トランジスタの閾値電圧を正の値にシフトさせる。これにより、ノーマリオフ型のトランジスタの実現を図る。第２に例えば、主面の面方位が｛１０−１２｝面のサファイア基板の主面上に、面方位が｛１１−２０｝面のＧａＮ層を成長し、サファイア基板の主面に対して垂直な方向に分極電界が生じないようにする。これにより、ノーマリオフ型のトランジスタの実現を図る。ここで、面方位のミラー指数に付した負符号は、該負符号に続く一の指数の反転を便宜的に表している。
【０００５】
ノーマリオフ型のＦＥＴを実現する有望な構造として、ゲート電極形成部にｐ型ＡｌＧａＮ層を設けた接合型電界効果トランジスタ（Ｊunction Ｆield Ｅffect Ｔransistor：ＪＦＥＴ）が提案されている。このＪＦＥＴでは、ｐ型ＡｌＧａＮ層を、ＡｌＧａＮからなるバリア層と接続することにより、ＡｌＧａＮバリア層及びＧａＮチャネル層のポテンシャルエネルギーが引き上げられる。これにより、ゲート電極形成部の下に形成される２次元電子ガスの濃度を減少させることができるため、ＪＦＥＴはノーマリオフ動作が可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３９５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の窒化物半導体を用いたＪＦＥＴでは、ゲート領域のｐｎ接合に大きな電圧を印加すると、ゲート電流が大きくなるという問題がある。一方、ゲート電流を低減するために、ゲート領域の半導体層上に絶縁膜を形成し、金属―絶縁体―半導体（Ｍetal-Ｉnsulator-Ｓemiconductor：ＭＩＳ）構造を設けた場合、絶縁体と半導体との界面に存在する界面準位により、キャリアの捕獲・放出が生じ、トランジスタの過渡応答特性が不安定になるという問題がある。
【０００８】
前記従来の問題に鑑み、本発明の目的は、窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、駆動時のゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は、半導体装置に、金属−絶縁体−金属−半導体、又は金属−絶縁体−高キャリア濃度半導体−半導体の構造を設ける構成とする。
【００１０】
具体的には、前記の目的を達成するため、本発明に係る第１の半導体装置は、基板と、基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、チャネル領域と逆導電型の第２の半導体層と、第２の半導体層に接するように形成され、金属層又はキャリア濃度が１×１０18ｃｍ-3以上の高キャリア濃度半導体層からなる導電層と、導電層の上に形成された絶縁体層と、絶縁体層の上に形成されたゲート電極と、第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする。
【００１１】
本発明に係る第１の半導体装置によると、第２の半導体層上に、導電層、絶縁体層及びゲート電極が順次形成され、本発明に係る第１の半導体装置は、金属−絶縁体−金属（導電層が金属層からなる場合）−半導体の構造、又は金属−絶縁体−高キャリア濃度半導体（導電層が高キャリア濃度半導体層からなる場合）−半導体の構造を含む。第２の半導体層と絶縁体層との間に設けた導電層により、半導体と絶縁体との界面に存在する界面準位によるキャリアの捕獲・放出が生じることを低減することが可能であり、ゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることが可能となる。
【００１２】
加えて、第２の半導体層が、チャネル領域と逆導電型であるため、トランジスタのノーマリオフ動作が可能となる。さらに、第１の窒化物半導体層に含まれるキャリア走行層とキャリア供給層との界面に、高濃度の２次元キャリアガスを発生させることが可能であり、トランジスタの大電流駆動化が可能となる。
【００１３】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００１４】
具体的には、前記の目的を達成するため、本発明に係る第２の半導体装置は、基板と、基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層の最表層よりもバンドギャップが小さい第２の半導体層と、第２の半導体層に接するように形成され、金属層又はキャリア濃度が１×１０18ｃｍ-3以上の高キャリア濃度半導体層からなる導電層と、導電層の上に形成された絶縁体層と、絶縁体層の上に形成されたゲート電極と、第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする。
【００１５】
本発明に係る第２の半導体装置によると、第２の半導体層上に、導電層、絶縁体層及びゲート電極が順次形成され、本発明に係る第２の半導体装置は、金属−絶縁体−金属（導電層が金属層からなる場合）−半導体の構造、又は金属−絶縁体−高キャリア濃度半導体（導電層が高キャリア濃度半導体層からなる場合）−半導体の構造を含む。第２の半導体層と絶縁体層との間に設けた導電層により、半導体と絶縁体との界面に存在する界面準位によるキャリアの捕獲・放出が生じることを低減することが可能であり、ゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることが可能となる。
【００１６】
加えて、トランジスタのノーマリオフ動作が可能となる。さらに、第１の窒化物半導体層に含まれるキャリア走行層とキャリア供給層との界面に、高濃度の２次元キャリアガスを発生させることが可能であり、トランジスタの大電流駆動化が可能となる。
【００１７】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００１８】
本発明に係る第１又は第２の半導体装置において、絶縁体層の上に形成されたフィールドプレート電極をさらに備えていることが好ましい。
【００１９】
このようにすると、ゲート電極端に集中する電界の強度を低減し、耐圧を向上させることが可能となる。
【００２０】
本発明に係る第１又は第２の半導体装置において、フィールドプレート電極は、ゲート電極及びソース電極のうち少なくとも一方の電極に電気的に接続されていることが好ましい。
【００２１】
このようにすると、フィールドプレート電極の電位を、ゲート電極又はソース電極の電位に一致させることが可能となる。
【００２２】
本発明に係る第１又は第２の半導体装置において、ゲート電極は、絶縁体層における導電層の上に形成された部分の上に形成されており、フィールドプレート電極は、ゲート電極におけるドレイン電極側の側面に接するように形成されていることが好ましい。
【００２３】
本発明に係る第１又は第２の半導体装置において、ゲート電極は、絶縁体層における導電層の上に形成された部分の上から、絶縁体層における第２の半導体層とドレイン電極との間に形成された部分の上まで延設するように形成されていることが好ましい。
【００２４】
このようにすると、ゲート電極は、ゲート領域からドレイン領域まで延設するように形成されているため、ゲート電極は、ゲート電極の役割だけでなく、フィールドプレート電極の役割も担うことが可能となる。このため、フィールドプレート電極の形成工程を削減することが可能となる。
【００２５】
本発明に係る第１又は第２の半導体装置において、ソース電極、ドレイン電極及びゲート電極は、互いに同一の材料により形成されていることが好ましい。
【００２６】
本発明に係る第１の半導体装置において、チャネル領域におけるキャリアは、電子であり、第２の半導体層は、ｐ型半導体により形成されていることが好ましい。
【００２７】
このようにすると、第２の半導体層の導電型が、キャリアとして電子が使われるｎ型のチャネル領域と逆導電型（即ち、ｐ型）であるため、トランジスタのノーマリオフ動作が可能となる。
【００２８】
本発明に係る第１又は第２の半導体装置において、キャリア走行層は、キャリア供給層よりもバンドギャップが小さいことが好ましい。
【００２９】
このようにすると、キャリア走行層とキャリア供給層との界面に高濃度の２次元キャリアガスを発生させることが可能であり、トランジスタの大電流駆動化が可能となる。
【発明の効果】
【００３０】
本発明に係る半導体装置によると、第２の半導体層上に、導電層、絶縁体層及びゲート電極が順次形成されている。これにより、ゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることが可能となる。さらに、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法における第１の方法を工程順に示す断面図である。
【図３】(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法における第１の方法を工程順に示す断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第２の方法を工程順に示す断面図である。
【図５】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第２の方法を工程順に示す断面図である。
【図６】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第３の方法を工程順に示す断面図である。
【図７】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第３の方法を工程順に示す断面図である。
【図８】本発明の第１の実施形態の変形例に係る半導体装置の構成を示す断面図である。
【図９】(a) 〜(b) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】(a) 〜(b) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００３２】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００３３】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【００３４】
図１に示すように、例えば主面の面方位が（０００１）面のサファイアからなる基板１０１の主面上には、例えば厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）層からなるバッファ層１０２と、例えば厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）層１０３と、例えば厚さが２５ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）層１０４と、例えば厚さが１５０ｎｍのｐ型ＡｌＧａＮ層１０５とが、エピタキシャル成長により順次形成されている。ここで、本明細書における「アンドープ」とは、不純物が意図的に導入されていないことを意味する。
【００３５】
アンドープＧａＮ層１０３の材料として、ＡｌxＧａ1-xＮ（但し、ｘは、０≦ｘ≦１である）を用い、アンドープＡｌＧａＮ層１０４の材料として、ＡｌyＧａ1-yＮ（但し、ｙは、０＜ｙ≦１，ｙ＞ｘである）を用い、ｐ型ＡｌＧａＮ層１０５の材料として、ＡｌzＧａ1-zＮ（但し、ｚは、０≦ｚ≦１である）を用いればよい。本実施形態では、アンドープＧａＮ層１０３の材料として、例えばＧａＮ（即ち、ｘ＝０である）を用い、アンドープＡｌＧａＮ層１０４の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｙ＝０．２である）を用い、ｐ型ＡｌＧａＮ層１０５の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｚ＝０．２である）を用いる。
【００３６】
ｐ型ＡｌＧａＮ層１０５上には、例えば厚さが２０ｎｍのパラジウム（Ｐｄ）、又は例えば厚さが２０ｎｍのタングステンシリサイド（ＷＳｉ）からなる金属層１０７が形成されている。
【００３７】
ｐ型ＡｌＧａＮ層１０５の両側方には、アンドープＡｌＧａＮ層１０４に接するように、例えばチタン(Ｔｉ)／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
【００３８】
アンドープＡｌＧａＮ層１０４上には、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＡｌＧａＮ層１０５及び金属層１０７を覆うように、例えば厚さが２０ｎｍの窒化シリコン（ＳｉＮ）からなる絶縁体層１１０が形成されている。
【００３９】
絶縁体層１１０における金属層１０７上に形成された部分上には、例えばニッケル(Ｎｉ)／金（Ａｕ）からなるゲート電極１１１が形成されている。絶縁体層１１０上には、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２が形成されている。フィールドプレート電極１１２は、ゲート電極１１１に電気的に接続されている。
【００４０】
絶縁体層１１０上には、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３が形成されている。
【００４１】
ソース電極１０８、ドレイン電極１０９及びゲート電極１１１を含む領域よりも外側の領域には、例えばアルゴン（Ａｒ）等の非導電型不純物が、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に到達するようにイオン注入され、高抵抗化（つまり、絶縁体化又は非導電化）されたイオン注入領域１０６、言い換えれば、非導電型不純物を含有する非導電型不純物含有領域が形成されている。
【００４２】
このように、基板１０１上には、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４が順次積層されてなる第１の窒化物半導体層１０４Ｓが形成されている。第１の窒化物半導体層１０４Ｓは、ｐ型ＡｌＧａＮ層１０５の下に位置し、且つキャリアとして電子が使われるｎ型のチャネル領域（二次元電子ガス層）を含む。第１の窒化物半導体層１０４Ｓ上には、ｎ型のチャネル領域と逆導電型のｐ型ＡｌＧａＮ層（第２の半導体層）１０５が形成されている。
【００４３】
ｐ型ＡｌＧａＮ層１０５上には、金属層１０７からなる導電層が形成され、導電層の上には、絶縁体層１１０が形成されている。絶縁体層１１０における金属層１０７上に形成された部分上には、ゲート電極１１１が形成されている。このように、ゲート電極１１１、絶縁体層１１０、金属層１０７、及びｐ型ＡｌＧａＮ層１０５が順次形成され、本実施形態に係る半導体装置は、金属−絶縁体−金属−半導体の構造を含む。
【００４４】
第１の窒化物半導体層１０４Ｓは、キャリア走行層（即ち、アンドープＧａＮ層１０３）及びキャリア供給層（即ち、アンドープＡｌＧａＮ層１０４）を含む。アンドープＧａＮ層１０３は、アンドープＡｌＧａＮ層１０４よりもバンドギャップが小さい。
【００４５】
本実施形態によると、ｐ型ＡｌＧａＮ層１０５と絶縁体層１１０との間に設けた金属層１０７により、半導体と絶縁体との界面に存在する界面準位によるキャリアの捕獲・放出が生じることを低減することが可能であり、トランジスタの過渡応答特性を安定させることが可能となる。
【００４６】
加えて、ｐ型ＡｌＧａＮ層１０５が、チャネル領域と逆導電型であるため、トランジスタのノーマリオフ動作が可能となる。さらに、第１の窒化物半導体層１０４Ｓに含まれるアンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に、高濃度の２次元電子ガスを発生させることが可能であり、トランジスタの大電流駆動化が可能となる。
【００４７】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００４８】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。本実施形態に係る半導体装置の製造方法として、第１〜第３の方法を具体例に挙げて順次説明する。なお、後述の通り、第１の方法は、例えばＰｄからなる金属層１０７Ｘを備えた半導体装置の製造方法であり、第２，第３の方法は、例えばＷＳｉからなる金属層１０７Ｙを備えた半導体装置の製造方法である。
【００４９】
＜第１の方法＞
本発明の第１の実施形態に係る半導体装置の製造方法における第１の方法について、図２(a) 〜(b) 及び図３(a) 〜(b) を参照しながら説明する。図２(a) 〜図３(b) は、本発明の第１の実施形態に係る半導体装置の製造方法における第１の方法を工程順に示す断面図である。
【００５０】
まず、図２(a) に示すように、例えば有機金属気相成長（Ｍetal Ｏrganic Ｃhemical Ｖapor Ｄeposition：ＭＯＣＶＤ）法により、例えばサファイアからなる基板１０１の（０００１）面上に、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２、例えば厚さが２μｍのアンドープＧａＮ層１０３、例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４、及び例えば厚さが１００ｎｍのｐ型ＡｌＧａＮ層１０５を順次形成する。
【００５１】
次に、図２(b) に示すように、例えばＩＣＰ（Ｉnductive-Ｃoupled Ｐlasma）エッチング等のドライエッチングにより、ｐ型ＡｌＧａＮ層１０５におけるゲート領域以外の領域を選択的に除去する。
【００５２】
続いて、アンドープＡｌＧａＮ層１０４上に、所定領域（即ち、後工程に形成されるソース電極、ドレイン電極及びゲート電極を含む領域）を覆うように、フォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクとして、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３に、例えばＡｒ等の非導電型不純物をイオン注入して、イオン注入領域１０６を形成する。このとき、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に注入されたイオンが存在するように、イオン注入条件における加速エネルギー及びドーズ量を制御する。このようにして、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４におけるイオンが注入された領域を高抵抗化させてなるイオン注入領域１０６を形成する。続いて、フォトレジストを除去する。
【００５３】
続いて、例えば電子線蒸着法により、ｐ型ＡｌＧａＮ層１０５上に、例えば厚さが２０ｎｍのパラジウム（Ｐｄ）からなる金属層１０７Ｘを形成する。続いて、ｐ型ＡｌＧａＮ層１０５及び金属層１０７Ｘの両側方に、アンドープＡｌＧａＮ層１０４と接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を形成する。
【００５４】
次に、図３(a) に示すように、例えばプラズマＣＶＤ法により、アンドープＡｌＧａＮ層１０４上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＡｌＧａＮ層１０５及び金属層１０７Ｘを覆うように、例えば厚さが２０ｎｍのＳｉＮからなる絶縁体層１１０を形成する。
【００５５】
次に、図３(b) に示すように、絶縁体層１１０における金属層１０７Ｘ上に形成された部分上に、例えばＮｉ／Ａｕからなるゲート電極１１１を形成する。それと共に、絶縁体層１１０上に、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２を形成する。
【００５６】
続いて、例えばプラズマＣＶＤ法により、絶縁体層１１０上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３を形成する。
【００５７】
以上のようにして、Ｐｄからなる金属層１０７Ｘを備えた半導体装置を製造することができる。
【００５８】
＜第２の方法＞
以下に、本発明の第１の実施形態に係る半導体装置の製造方法における第２の方法について、図４(a) 〜(c) 及び図５(a) 〜(c) を参照しながら説明する。図４(a) 〜図５(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第２の方法を工程順に示す断面図である。
【００５９】
まず、図４(a) に示すように、例えばＭＯＣＶＤ法により、例えばサファイアからなる基板１０１の（０００１）面上に、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２、例えば厚さが２μｍのアンドープＧａＮ層１０３、例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４、及び例えば厚さが１００ｎｍのｐ型ＡｌＧａＮ層１０５を順次形成する。
【００６０】
続いて、例えばスパッタにより、ｐ型ＡｌＧａＮ層１０５上に、例えば厚さが２０ｎｍのＷＳｉからなる金属層１０７Ｙを形成する。
【００６１】
次に、図４(b) に示すように、ドライエッチングにより、金属層１０７Ｙにおけるゲート領域以外の領域を選択的に除去し、ｐ型ＡｌＧａＮ層１０５におけるゲート領域以外の領域を露出させる。
【００６２】
次に、図４(c) に示すように、金属層１０７Ｙをマスクとして、例えばＩＣＰエッチング等のドライエッチングにより、ｐ型ＡｌＧａＮ層１０５におけるゲート領域以外の領域を選択的に除去する。
【００６３】
次に、図５(a) に示すように、アンドープＡｌＧａＮ層１０４上に、所定領域（即ち、後工程に形成されるソース電極、ドレイン電極及びゲート電極を含む領域）を覆うように、フォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクとして、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３に、例えばＡｒ等の非導電型不純物をイオン注入して、イオン注入領域１０６を形成する。このようにして、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４におけるイオンが注入された領域を高抵抗化させてなるイオン注入領域１０６を形成する。続いて、フォトレジストを除去する。
【００６４】
続いて、ｐ型ＡｌＧａＮ層１０５及び金属層１０７Ｙの両側方に、アンドープＡｌＧａＮ層１０４と接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を形成する。
【００６５】
次に、図５(b) に示すように、例えばプラズマＣＶＤ法により、アンドープＡｌＧａＮ層１０４上に、ソース電極１０７及びドレイン電極１０８の上面を露出する一方、ｐ型ＡｌＧａＮ層１０５及び金属層１０７Ｙを覆うように、例えば厚さが２０ｎｍのＳｉＮからなる絶縁体層１１０を形成する。
【００６６】
次に、図５(c) に示すように、絶縁体層１１０における金属層１０７Ｙ上に形成された部分上に、例えばＮｉ／Ａｕからなるゲート電極１１１を形成する。それと共に、絶縁体層１１０上に、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２を形成する。
【００６７】
続いて、例えばプラズマＣＶＤ法により、絶縁体層１１０上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮ膜からなる保護膜１１３を形成する。
【００６８】
以上のようにして、ＷＳｉからなる金属層１０７Ｙを備えた半導体装置を製造することができる。
【００６９】
＜第３の方法＞
本発明の第１の実施形態に係る半導体装置の製造方法における第３の方法について、図６(a) 〜(c) 及び図７(a) 〜(c) を参照しながら説明する。図６(a) 〜図７(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第３の方法を工程順に示す断面図である。
【００７０】
まず、図６(a) に示すように、例えばＭＯＣＶＤ法により、例えばサファイアからなる基板１０１の（０００１）面上に、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２、例えば厚さが２μｍのアンドープＧａＮ層１０３、例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４、及び例えば厚さが１００ｎｍのｐ型ＡｌＧａＮ層１０５を順次形成する。
【００７１】
続いて、例えばスパッタにより、ｐ型ＡｌＧａＮ層１０５上に、例えば厚さが２０ｎｍのＷＳｉからなる金属層１０７Ｙを形成する。続いて、例えばプラズマＣＶＤ法により、金属層１０７Ｙ上に、例えば厚さが２０ｎｍのＳｉＮからなる絶縁体層１１０ａを形成する。
【００７２】
次に、図６(b) に示すように、例えばＩＣＰエッチング等のドライエッチングにより、絶縁体層１１０ａ、金属層１０７Ｙ及びｐ型ＡｌＧａＮ層１０５におけるゲート領域以外の領域を選択的に除去する。
【００７３】
次に、図６(c) に示すように、アンドープＡｌＧａＮ層１０４上に、所定領域（即ち、後工程に形成されるソース電極、ドレイン電極及びゲート電極を含む領域）を覆うように、フォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクにして、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３に、例えばＡｒ等の非導電型不純物をイオン注入して、イオン注入領域１０６を形成する。このようにして、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４におけるイオンが注入された領域を高抵抗化させてなるイオン注入領域１０６を形成する。続いて、フォトレジストを除去する。
【００７４】
続いて、ｐ型ＡｌＧａＮ層１０５、金属層１０７Ｙ及び絶縁体層１１０ａの両側方に、アンドープＡｌＧａＮ層１０４と接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を形成する。
【００７５】
次に、図７(a) に示すように、例えばプラズマＣＶＤ法により、アンドープＡｌＧａＮ層１０４上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＡｌＧａＮ層１０５、金属層１０７Ｙ及び絶縁体層１１０ａを覆うように、例えば厚さが２０ｎｍのＳｉＮからなる絶縁体層１１０ｂを形成する。
【００７６】
次に、図７(b) に示すように、絶縁体層１１０ｂにおける絶縁体層１１０ａ上に形成された部分上に、例えばＮｉ／Ａｕからなるゲート電極１１１を形成する。それと共に、絶縁体層１１０ｂ上に、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２を形成する。
【００７７】
次に、図７(c) に示すように、例えばプラズマＣＶＤ法により、絶縁体層１１０ｂ上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３を形成する。
【００７８】
以上のようにして、ＷＳｉからなる金属層１０７Ｙを備えた半導体装置を製造することができる。
【００７９】
ここで、第１〜第３の方法の特徴点は、以下に示す点である。
【００８０】
第１の方法では、エッチングにより、ｐ型ＡｌＧａＮ層１０５をパターニングした後に、パターニングされたｐ型ＡｌＧａＮ層１０５上に、Ｐｄからなる金属層１０７Ｘを形成する。
【００８１】
第２の方法では、エッチングにより、ｐ型ＡｌＧａＮ層１０５をパターニングする前に、ｐ型ＡｌＧａＮ層１０５上に、ＷＳｉからなる金属層１０７Ｙを形成し、続いて、エッチングにより、金属層１０７Ｙをパターニングし、パターニングされた金属層１０７Ｙをマスクにして、エッチングにより、ｐ型ＡｌＧａＮ層１０５をパターニングする。
【００８２】
第３の方法では、エッチングにより、ｐ型ＡｌＧａＮ層１０５をパターニングする前に、ｐ型ＡｌＧａＮ層１０５上に、ＷＳｉからなる金属層１０７Ｙ、及びＳｉＮからなる絶縁体層１１０ａを順次形成し、続いて、エッチングにより、絶縁体層１１０ａ、金属層１０７Ｙ及びｐ型ＡｌＧａＮ層１０５を順次パターニングする。
【００８３】
（第１の実施形態の変形例）
本発明の第１の実施形態の変形例に係る半導体装置の構成ついて、図８を参照しながら説明する。図８は、本発明の第１の実施形態の変形例に係る半導体装置の構成を示す断面図である。図８において、第１の実施形態における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。従って、本変形例では、第１の実施形態と同様の説明を適宜省略する。
【００８４】
本変形例の特徴点は、次に示す点である。本変形例では、図８に示すように、アンドープＡｌＧａＮ層１０４のゲート領域に凹部１１４が形成され、凹部１１４を埋め込むようにｐ型ＡｌＧａＮ層２０５が形成されている。
【００８５】
本変形例によると、第１の実施形態と同様の効果を得ることができる。
【００８６】
さらに、アンドープＡｌＧａＮ層１０４のゲート領域に凹部１１４を設けることにより、アンドープＡｌＧａＮ層１０４におけるゲート領域以外の領域の厚さを大きくすることが可能となる。このため、アンドープＡｌＧａＮ層１０４におけるゲート領域以外の領域の上面と、アンドープＡｌＧａＮ層１０４の直下に位置する二次元電子ガス層（言い換えれば、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に位置する二次元電子ガス層）との距離を大きくすることができるので、電流コラプス（ここで、「電流コプラス」とは、ゲート−ソース間又はゲート−ドレイン間の表面準位に電子が捕獲されることに起因して、電流が減少する現象をいう）が起こることを抑制することが可能となる。
【００８７】
以下に、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図９(a) 〜(b) 及び図１０(a) 〜(b) を参照しながら説明する。図９(a) 〜図１０(b) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【００８８】
まず、図９(a) に示すように、例えばＭＯＣＶＤ法により、例えばサファイアからなる基板１０１の（０００１）面上に、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２、例えば厚さが２μｍのアンドープＧａＮ層１０３、及び例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４を順次形成する。
【００８９】
続いて、例えばＩＣＰエッチング等のドライエッチングにより、アンドープＡｌＧａＮ層１０４のゲート領域に、凹部１１４を形成する。
【００９０】
次に、図９(b) に示すように、例えばＭＯＣＶＤ法により、アンドープＡｌＧａＮ層１０４のゲート領域上に、凹部１１４を埋め込むように、例えば厚さが１００ｎｍのｐ型ＡｌＧａＮ層２０５を選択的に形成する。
【００９１】
続いて、アンドープＡｌＧａＮ層１０４上に、所定領域（即ち、後工程において形成されるソース電極、ドレイン電極及びゲート電極を含む領域）を覆うように、フォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクとして、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３に、例えばＡｒ等の非導電型不純物をイオン注入して、イオン注入領域１０６を形成する。このとき、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に注入されたイオンが存在するように、イオン注入条件における加速エネルギー及びドーズ量を制御する。このようにして、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４におけるイオンが注入された領域を高抵抗化させてなるイオン注入領域１０６を形成する。続いて、フォトレジストを除去する。
【００９２】
続いて、例えば電子線蒸着法により、ｐ型ＡｌＧａＮ層２０５上に、例えば厚さが２０ｎｍのＰｄからなる金属層１０７Ｘを形成する。
【００９３】
続いて、ｐ型ＡｌＧａＮ層２０５及び金属層１０７Ｘの両側方に、アンドープＡｌＧａＮ層１０４と接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を形成する。
【００９４】
次に、図１０(a) に示すように、例えばプラズマＣＶＤ法により、アンドープＡｌＧａＮ層１０４上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＡｌＧａＮ層２０５及び金属層１０７Ｘを覆うように、例えば厚さ２０ｎｍのＳｉＮからなる絶縁体層１１０を形成する。
【００９５】
次に、図１０(b) に示すように、絶縁体層１１０における金属層１０７Ｘ上に形成された部分上に、例えばＮｉ／Ａｕからなるゲート電極１１１を形成する。それと共に、絶縁体層１１０上に、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２を形成する。
【００９６】
続いて、例えばプラズマＣＶＤ法により、絶縁体層１１０上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３を形成する。
【００９７】
以上のようにして、本変形例に係る半導体装置を製造することができる。
【００９８】
なお、第１の実施形態及びその変形例では、図１及び図８に示すように、フィールドプレート電極１１２が、ゲート電極１１１に電気的に接続されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、フィールドプレート電極が、ゲート電極ではなく、ソース電極に電気的に接続されている、又は第２に例えば、フィールドプレート電極が、ゲート電極及びソース電極の双方に電気的に接続されていてもよい。即ち、フィールドプレート電極は、ゲート電極及びソース電極のうち少なくとも一方の電極に電気的に接続されていればよい。
【００９９】
また、本変形例では、図９(a) に示すように、アンドープＡｌＧａＮ層１０４に凹部１１４を形成し、図９(b) に示すように、凹部１１４を埋め込むようにｐ型ＡｌＧａＮ層２０５を形成した後、第１の方法における図２(b) 〜図３(b) に示す工程と同様の工程を順次行う場合（即ち、第１の実施形態における第１の方法を用いて、半導体装置を製造する場合）を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の実施形態における第２の方法又は第３の方法を用いて、半導体装置を製造してもよい。
【０１００】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図１１を参照しながら説明する。図１１は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。図１１において、第１の実施形態における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。従って、第２の実施形態では、第１の実施形態と同様の説明を適宜省略する。
【０１０１】
図１１に示すように、例えば主面の面方位が（０００１）面のサファイアからなる基板１０１の主面上には、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２と、例えば厚さが２μｍのアンドープＧａＮ層１０３と、例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４とが、エピタキシャル成長により順次形成されている。
【０１０２】
アンドープＧａＮ層１０３の材料として、ＡｌxＧａ1-xＮ（但し、ｘは、０≦ｘ≦１である）を用い、アンドープＡｌＧａＮ層１０４の材料として、ＡｌyＧａ1-yＮ（但し、ｙは、０＜ｙ≦１，ｙ＞ｘである）を用いればよい。本実施形態では、アンドープＧａＮ層１０３の材料として、例えばＧａＮ（即ち、ｘ＝０である）を用い、アンドープＡｌＧａＮ層１０４の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｙ＝０．２である）を用いる。
【０１０３】
アンドープＡｌＧａＮ層１０４のゲート領域上には、例えば厚さが１００ｎｍのｐ型酸化ニッケル（ＮｉＯ）層３０５が選択的に形成されている。
【０１０４】
ｐ型ＮｉＯ層３０５上には、例えば厚さが２０ｎｍのＰｄ、又は厚さが２０ｎｍのＷＳｉからなる金属層１０７が形成されている。
【０１０５】
ｐ型ＮｉＯ層３０５の両側方には、アンドープＡｌＧａＮ層１０４に接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９が形成されている。
【０１０６】
アンドープＡｌＧａＮ層１０４上には、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＮｉＯ層３０５及び金属層１０７を覆うように、例えば厚さが２０ｎｍの酸化アルミニウム（Ａｌ2Ｏ3）からなる絶縁体層３１０が形成されている。
【０１０７】
絶縁体層３１０における金属層１０７上に形成された部分上から、絶縁体層３１０におけるｐ型ＮｉＯ層３０５とドレイン電極１０９との間に形成された部分上まで延設するように（即ち、ゲート領域からドレイン領域まで延設するように）、例えばＴｉ／Ａｌからなるゲート電極３１１が形成されている。
【０１０８】
絶縁体層３１０上には、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極３１１を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３が形成されている。
【０１０９】
ソース電極１０８、ドレイン電極１０９及びゲート電極３１１を含む領域よりも外側の領域には、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に到達するように、例えばＡｒ等の非導電型不純物がイオン注入され、高抵抗化されたイオン注入領域１０６が形成されている。
【０１１０】
このように、基板１０１上には、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４が順次積層されてなる第１の窒化物半導体層１０４Ｓが形成されている。第１の窒化物半導体層１０４Ｓは、ｐ型ＮｉＯ層３０５の下に位置し、且つキャリアとして電子が使われるｎ型のチャネル領域（二次元電子ガス層）を含む。第１の窒化物半導体層１０４Ｓ上には、ｎ型のチャネル領域と逆導電型のｐ型ＮｉＯ層（第２の半導体層）３０５が形成されている。
【０１１１】
ｐ型ＮｉＯ層３０５上には、金属層１０７からなる導電層が形成され、導電層の上には、絶縁体層３１０が形成されている。絶縁体層３１０における金属層１０７上に形成された部分上から、絶縁体層３１０におけるｐ型ＮｉＯ層３０５とドレイン電極１０９との間に形成された部分上まで延設するように、ゲート電極３１１が形成されている。このように、ゲート電極３１１、絶縁体層３１０、金属層１０７、及びｐ型ＮｉＯ層３０５が順次形成され、本実施形態に係る半導体装置は、金属−絶縁体−金属−半導体の構造を含む。
【０１１２】
第１の窒化物半導体層１０４Ｓは、キャリア走行層（即ち、アンドープＧａＮ層１０３）及びキャリア供給層（即ち、アンドープＡｌＧａＮ層１０４）を含む。アンドープＧａＮ層１０３は、アンドープＡｌＧａＮ層１０４よりもバンドギャップが小さい。
【０１１３】
ソース電極１０８、ドレイン電極１０９及びゲート電極３１１は、互いに同一の材料（具体的には例えば、Ｔｉ／Ａｌ）からなる。
【０１１４】
本実施形態と第１の実施形態との相違点は、以下に示す点である。
【０１１５】
第１に、本実施形態では、第１の実施形態におけるｐ型ＡｌＧａＮ層１０５の代わりに、ｐ型ＮｉＯ層３０５を用いる。第２に、本実施形態では、第１の実施形態におけるＳｉＮからなる絶縁体層１１０の代わりに、Ａｌ2Ｏ3からなる絶縁体層３１０を用いる。第３に、本実施形態では、第１の実施形態におけるＮｉ／Ａｕからなるゲート電極１１１及びＡｕからなるフィールドプレート電極１１２の代わりに、Ｔｉ／Ａｌからなるゲート電極３１１を用いる。
【０１１６】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１１７】
加えて、ソース電極１０８、ドレイン電極１０９及びゲート電極３１１が、互いに同一の材料（具体的には例えば、Ｔｉ／Ａｌ）からなるため、半導体プロセス工程数を削減することが可能となる。詳細には、ソース電極１０８、ドレイン電極１０９及びゲート電極３１１が、互いに同一の材料からなるため、下記の通り、半導体装置を製造することができるので、半導体プロセス工程数の削減が可能となる。
【０１１８】
まず、基板１０１上に、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４を順次形成する。その後、アンドープＡｌＧａＮ層１０４のゲート領域上に、ｐ型ＮｉＯ層３０５を形成する。その後、ｐ型ＮｉＯ層３０５上に、金属層１０７を形成する。
【０１１９】
次に、アンドープＡｌＧａＮ層１０４上に、ｐ型ＮｉＯ層３０５及び金属層１０７を覆うように、絶縁体層３１０を形成する。その後、例えばミリング等により、絶縁体層３１０におけるソース部（後工程にてソース電極が形成される部分）及びドレイン部（後工程にてドレイン電極が形成される部分）に形成された部分を除去する。これにより、アンドープＡｌＧａＮ層１０４のソース部及びドレイン部を露出する。
【０１２０】
次に、アンドープＡｌＧａＮ層１０４のソース部上に、ソース電極１０８を形成すると共に、アンドープＡｌＧａＮ層１０４のドレイン部上に、ドレイン電極１０９を形成する。それと共に、絶縁体層３１０における金属層１０７上に形成された部分上から、絶縁体層３１０におけるｐ型ＮｉＯ層３０５とドレイン電極１０９との間に形成された部分上まで延設するように、ゲート電極３１１を形成する。このように、ソース電極１０８、ドレイン電極１０９及びゲート電極３１１が、互いに同一の材料からなる場合、ソース電極１０８、ドレイン電極１０９及びゲート電極３１１を、互いに同一の工程で形成することができるため、半導体プロセス工程数の削減が可能となる。
【０１２１】
さらに、ゲート電極３１１が、ゲート領域からドレイン領域まで延設するように形成されているため、ゲート電極３１１が、ゲート電極の役割だけでなく、フィールドプレート電極の役割も担うことが可能となり、フィールドプレート電極の形成工程を削減することが可能となる。
【０１２２】
なお、本実施形態では、半導体装置の製造方法の説明を省略するが、本実施形態に係る半導体装置は、第１の実施形態における第１〜第３の方法と同様の方法により、製造することができる。即ち、本実施形態では、第１の実施形態におけるゲート電極及びフィールドプレート電極の形成工程において、フィールドプレート電極を形成せずに、ゲート領域からドレイン領域まで延設するゲート電極を形成すればよい。
【０１２３】
また、本実施形態では、図１１に示すように、アンドープＡｌＧａＮ層１０４に凹部を設けない場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の実施形態の変形例のように、アンドープＡｌＧａＮ層に凹部を形成し、凹部を埋め込むようにｐ型ＮｉＯ層を形成してもよい。このようにすると、第１の実施形態の変形例と同様の効果を得ることができる。
【０１２４】
なお、第１の実施形態及びその変形例、並びに第２の実施形態において、サファイア基板１０１の代わりに、例えば、Ｓｉ基板、ＳｉＣ基板又はＧａＮ基板等を用いてもよい。
【０１２５】
また、第１の実施形態及びその変形例、並びに第２の実施形態では、金属層１０７を、ｐ型半導体層（具体的には、第１の実施形態及びその変形例：ｐ型ＡｌＧａＮ層１０５，２０５，第２の実施形態：ｐ型ＮｉＯ層３０５）の上面にのみ接するように形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、金属層を、ｐ型半導体層の上面からｐ型半導体層の側面まで延設するように形成する、又は金属層を、ｐ型半導体層の上面からアンドープＡｌＧａＮ層の上面まで延設するように形成してもよい。
【０１２６】
また、第１の実施形態及びその変形例、並びに第２の実施形態では、導電層として、金属層からなる導電層を用い、金属層を構成する金属として、Ｐｄ又はＷＳｉを用いた場合を具体例に挙げて説明したが、Ｐｄ又はＷＳｉの代わりに、例えば、Ｎｉ、Ｔｉ又はＡｌ等の金属を用いてもよい。また、金属層からなる導電層の代わりに、高キャリア濃度半導体層からなる導電層を用いてもよい。高キャリア濃度半導体層を構成する半導体としては、例えば、ｎ型ＧａＮ、ｎ型ＺｎＯ、ｎ型Ｓｉ、ｐ型ＧａＮ、ｐ型ＮｉＯ又はｐ型Ｓｉ等が挙げられる。高キャリア濃度半導体層のキャリア濃度は、１×１０18ｃｍ-3以上であることが好ましい。
【０１２７】
また、第１の実施形態及びその変形例、並びに第２の実施形態では、第２の半導体層として、チャネル領域と逆導電型の第２の半導体層（具体的には、ｐ型半導体層）を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の窒化物半導体層の最表層（言い換えれば、第１の窒化物半導体層のうち第２の半導体層と接する層）よりもバンドギャップが小さいアンドープの第２の半導体層を用いてもよい。
【産業上の利用可能性】
【０１２８】
本発明は、窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、ゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることが可能となるので、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能なトランジスタを備えた半導体装置に有用である。
【符号の説明】
【０１２９】
１０１ 基板
１０２ ＡｌＮバッファ層
１０３ アンドープＧａＮ層
１０４ アンドープＡｌＧａＮ層
１０４Ｓ 第１の窒化物半導体層
１０５，２０５ ｐ型ＡｌＧａＮ層（第２の半導体層）
３０５ ｐ型ＮｉＯ層（第２の半導体層）
１０６ イオン注入領域
１０７，１０７Ｘ，１０７Ｙ 金属層（導電層）
１０８ ソース電極
１０９ ドレイン電極
１１０，１１０ａ，１１０ｂ，３１０ 絶縁体層
１１１，３１１ ゲート電極
１１２ フィールドプレート電極
１１３ 保護膜
１１４ 凹部
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能な窒化物半導体を用いたトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
III族窒化物半導体は、例えば、窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）の室温での禁止帯幅がそれぞれ、３．４ｅＶ及び６．２ｅＶと大きいワイドギャップ半導体である。III族窒化物半導体は、絶縁破壊電界が大きく、且つ電子飽和速度が砒化ガリウム（ＧａＡｓ）等の砒素系半導体及びシリコン（Ｓｉ）等の半導体に比べて大きいという特徴を有している。そこで、高周波用電子デバイス又は高出力電子デバイスとして、ＧａＮ系の窒化物半導体を用いた電界効果トランジスタ（Ｆield Ｅffect Ｔransistor：ＦＥＴ）の研究開発が活発に行われている。
【０００３】
ＧａＮ系の窒化物半導体は、ＡｌＮ又は窒化インジウム（ＩｎＮ）と種々の混晶が得られるため、従来のＧａＡｓ等の砒素系半導体と同様に、ヘテロ接合を形成することが可能である。ＧａＮ系の窒化物半導体を用いたヘテロ構造、例えばＡｌＧａＮ／ＧａＮヘテロ構造では、不純物がドーピングされていない状態でも、自発分極及びピエゾ分極によって、ヘテロ界面に高濃度のキャリアが発生するという特徴がある。このため、ＧａＮ系の窒化物半導体を用いたＦＥＴの場合、デプレッション型（ノーマリオン型）のＦＥＴになり易く、エンハンスメント型（ノーマリオフ型）のＦＥＴにはなり難い。しかしながら、現在のパワーエレクトロニクス分野で使用されているデバイスの多くは、ノーマリオフ型のデバイスであり、ＧａＮ系の窒化物半導体を用いたデバイスにおいても、ノーマリオフ型のデバイスが強く求められている。
【０００４】
ノーマリオフ型のトランジスタを実現する構造として、次に示す構造が報告されている。第１に例えば、ＡｌＧａＮ／ＧａＮヘテロ構造において、ＡｌＧａＮ層におけるゲート電極の下に位置する部分のみを薄膜化する、所謂、リセス構造とし、２次元電子ガス（２ＤＥＧ）の濃度を減少させて、トランジスタの閾値電圧を正の値にシフトさせる。これにより、ノーマリオフ型のトランジスタの実現を図る。第２に例えば、主面の面方位が｛１０−１２｝面のサファイア基板の主面上に、面方位が｛１１−２０｝面のＧａＮ層を成長し、サファイア基板の主面に対して垂直な方向に分極電界が生じないようにする。これにより、ノーマリオフ型のトランジスタの実現を図る。ここで、面方位のミラー指数に付した負符号は、該負符号に続く一の指数の反転を便宜的に表している。
【０００５】
ノーマリオフ型のＦＥＴを実現する有望な構造として、ゲート電極形成部にｐ型ＡｌＧａＮ層を設けた接合型電界効果トランジスタ（Ｊunction Ｆield Ｅffect Ｔransistor：ＪＦＥＴ）が提案されている。このＪＦＥＴでは、ｐ型ＡｌＧａＮ層を、ＡｌＧａＮからなるバリア層と接続することにより、ＡｌＧａＮバリア層及びＧａＮチャネル層のポテンシャルエネルギーが引き上げられる。これにより、ゲート電極形成部の下に形成される２次元電子ガスの濃度を減少させることができるため、ＪＦＥＴはノーマリオフ動作が可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３９５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の窒化物半導体を用いたＪＦＥＴでは、ゲート領域のｐｎ接合に大きな電圧を印加すると、ゲート電流が大きくなるという問題がある。一方、ゲート電流を低減するために、ゲート領域の半導体層上に絶縁膜を形成し、金属―絶縁体―半導体（Ｍetal-Ｉnsulator-Ｓemiconductor：ＭＩＳ）構造を設けた場合、絶縁体と半導体との界面に存在する界面準位により、キャリアの捕獲・放出が生じ、トランジスタの過渡応答特性が不安定になるという問題がある。
【０００８】
前記従来の問題に鑑み、本発明の目的は、窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、駆動時のゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は、半導体装置に、金属−絶縁体−金属−半導体、又は金属−絶縁体−高キャリア濃度半導体−半導体の構造を設ける構成とする。
【００１０】
具体的には、前記の目的を達成するため、本発明に係る第１の半導体装置は、基板と、基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、チャネル領域と逆導電型の第２の半導体層と、第２の半導体層に接するように形成され、金属層又はキャリア濃度が１×１０18ｃｍ-3以上の高キャリア濃度半導体層からなる導電層と、導電層の上に形成された絶縁体層と、絶縁体層の上に形成されたゲート電極と、第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする。
【００１１】
本発明に係る第１の半導体装置によると、第２の半導体層上に、導電層、絶縁体層及びゲート電極が順次形成され、本発明に係る第１の半導体装置は、金属−絶縁体−金属（導電層が金属層からなる場合）−半導体の構造、又は金属−絶縁体−高キャリア濃度半導体（導電層が高キャリア濃度半導体層からなる場合）−半導体の構造を含む。第２の半導体層と絶縁体層との間に設けた導電層により、半導体と絶縁体との界面に存在する界面準位によるキャリアの捕獲・放出が生じることを低減することが可能であり、ゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることが可能となる。
【００１２】
加えて、第２の半導体層が、チャネル領域と逆導電型であるため、トランジスタのノーマリオフ動作が可能となる。さらに、第１の窒化物半導体層に含まれるキャリア走行層とキャリア供給層との界面に、高濃度の２次元キャリアガスを発生させることが可能であり、トランジスタの大電流駆動化が可能となる。
【００１３】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００１４】
具体的には、前記の目的を達成するため、本発明に係る第２の半導体装置は、基板と、基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層の最表層よりもバンドギャップが小さい第２の半導体層と、第２の半導体層に接するように形成され、金属層又はキャリア濃度が１×１０18ｃｍ-3以上の高キャリア濃度半導体層からなる導電層と、導電層の上に形成された絶縁体層と、絶縁体層の上に形成されたゲート電極と、第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする。
【００１５】
本発明に係る第２の半導体装置によると、第２の半導体層上に、導電層、絶縁体層及びゲート電極が順次形成され、本発明に係る第２の半導体装置は、金属−絶縁体−金属（導電層が金属層からなる場合）−半導体の構造、又は金属−絶縁体−高キャリア濃度半導体（導電層が高キャリア濃度半導体層からなる場合）−半導体の構造を含む。第２の半導体層と絶縁体層との間に設けた導電層により、半導体と絶縁体との界面に存在する界面準位によるキャリアの捕獲・放出が生じることを低減することが可能であり、ゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることが可能となる。
【００１６】
加えて、トランジスタのノーマリオフ動作が可能となる。さらに、第１の窒化物半導体層に含まれるキャリア走行層とキャリア供給層との界面に、高濃度の２次元キャリアガスを発生させることが可能であり、トランジスタの大電流駆動化が可能となる。
【００１７】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００１８】
本発明に係る第１又は第２の半導体装置において、絶縁体層の上に形成されたフィールドプレート電極をさらに備えていることが好ましい。
【００１９】
このようにすると、ゲート電極端に集中する電界の強度を低減し、耐圧を向上させることが可能となる。
【００２０】
本発明に係る第１又は第２の半導体装置において、フィールドプレート電極は、ゲート電極及びソース電極のうち少なくとも一方の電極に電気的に接続されていることが好ましい。
【００２１】
このようにすると、フィールドプレート電極の電位を、ゲート電極又はソース電極の電位に一致させることが可能となる。
【００２２】
本発明に係る第１又は第２の半導体装置において、ゲート電極は、絶縁体層における導電層の上に形成された部分の上に形成されており、フィールドプレート電極は、ゲート電極におけるドレイン電極側の側面に接するように形成されていることが好ましい。
【００２３】
本発明に係る第１又は第２の半導体装置において、ゲート電極は、絶縁体層における導電層の上に形成された部分の上から、絶縁体層における第２の半導体層とドレイン電極との間に形成された部分の上まで延設するように形成されていることが好ましい。
【００２４】
このようにすると、ゲート電極は、ゲート領域からドレイン領域まで延設するように形成されているため、ゲート電極は、ゲート電極の役割だけでなく、フィールドプレート電極の役割も担うことが可能となる。このため、フィールドプレート電極の形成工程を削減することが可能となる。
【００２５】
本発明に係る第１又は第２の半導体装置において、ソース電極、ドレイン電極及びゲート電極は、互いに同一の材料により形成されていることが好ましい。
【００２６】
本発明に係る第１の半導体装置において、チャネル領域におけるキャリアは、電子であり、第２の半導体層は、ｐ型半導体により形成されていることが好ましい。
【００２７】
このようにすると、第２の半導体層の導電型が、キャリアとして電子が使われるｎ型のチャネル領域と逆導電型（即ち、ｐ型）であるため、トランジスタのノーマリオフ動作が可能となる。
【００２８】
本発明に係る第１又は第２の半導体装置において、キャリア走行層は、キャリア供給層よりもバンドギャップが小さいことが好ましい。
【００２９】
このようにすると、キャリア走行層とキャリア供給層との界面に高濃度の２次元キャリアガスを発生させることが可能であり、トランジスタの大電流駆動化が可能となる。
【発明の効果】
【００３０】
本発明に係る半導体装置によると、第２の半導体層上に、導電層、絶縁体層及びゲート電極が順次形成されている。これにより、ゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることが可能となる。さらに、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法における第１の方法を工程順に示す断面図である。
【図３】(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置の製造方法における第１の方法を工程順に示す断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第２の方法を工程順に示す断面図である。
【図５】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第２の方法を工程順に示す断面図である。
【図６】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第３の方法を工程順に示す断面図である。
【図７】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第３の方法を工程順に示す断面図である。
【図８】本発明の第１の実施形態の変形例に係る半導体装置の構成を示す断面図である。
【図９】(a) 〜(b) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】(a) 〜(b) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００３２】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００３３】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【００３４】
図１に示すように、例えば主面の面方位が（０００１）面のサファイアからなる基板１０１の主面上には、例えば厚さが１００ｎｍの窒化アルミニウム（ＡｌＮ）層からなるバッファ層１０２と、例えば厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）層１０３と、例えば厚さが２５ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）層１０４と、例えば厚さが１５０ｎｍのｐ型ＡｌＧａＮ層１０５とが、エピタキシャル成長により順次形成されている。ここで、本明細書における「アンドープ」とは、不純物が意図的に導入されていないことを意味する。
【００３５】
アンドープＧａＮ層１０３の材料として、ＡｌxＧａ1-xＮ（但し、ｘは、０≦ｘ≦１である）を用い、アンドープＡｌＧａＮ層１０４の材料として、ＡｌyＧａ1-yＮ（但し、ｙは、０＜ｙ≦１，ｙ＞ｘである）を用い、ｐ型ＡｌＧａＮ層１０５の材料として、ＡｌzＧａ1-zＮ（但し、ｚは、０≦ｚ≦１である）を用いればよい。本実施形態では、アンドープＧａＮ層１０３の材料として、例えばＧａＮ（即ち、ｘ＝０である）を用い、アンドープＡｌＧａＮ層１０４の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｙ＝０．２である）を用い、ｐ型ＡｌＧａＮ層１０５の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｚ＝０．２である）を用いる。
【００３６】
ｐ型ＡｌＧａＮ層１０５上には、例えば厚さが２０ｎｍのパラジウム（Ｐｄ）、又は例えば厚さが２０ｎｍのタングステンシリサイド（ＷＳｉ）からなる金属層１０７が形成されている。
【００３７】
ｐ型ＡｌＧａＮ層１０５の両側方には、アンドープＡｌＧａＮ層１０４に接するように、例えばチタン(Ｔｉ)／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
【００３８】
アンドープＡｌＧａＮ層１０４上には、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＡｌＧａＮ層１０５及び金属層１０７を覆うように、例えば厚さが２０ｎｍの窒化シリコン（ＳｉＮ）からなる絶縁体層１１０が形成されている。
【００３９】
絶縁体層１１０における金属層１０７上に形成された部分上には、例えばニッケル(Ｎｉ)／金（Ａｕ）からなるゲート電極１１１が形成されている。絶縁体層１１０上には、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２が形成されている。フィールドプレート電極１１２は、ゲート電極１１１に電気的に接続されている。
【００４０】
絶縁体層１１０上には、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３が形成されている。
【００４１】
ソース電極１０８、ドレイン電極１０９及びゲート電極１１１を含む領域よりも外側の領域には、例えばアルゴン（Ａｒ）等の非導電型不純物が、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に到達するようにイオン注入され、高抵抗化（つまり、絶縁体化又は非導電化）されたイオン注入領域１０６、言い換えれば、非導電型不純物を含有する非導電型不純物含有領域が形成されている。
【００４２】
このように、基板１０１上には、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４が順次積層されてなる第１の窒化物半導体層１０４Ｓが形成されている。第１の窒化物半導体層１０４Ｓは、ｐ型ＡｌＧａＮ層１０５の下に位置し、且つキャリアとして電子が使われるｎ型のチャネル領域（二次元電子ガス層）を含む。第１の窒化物半導体層１０４Ｓ上には、ｎ型のチャネル領域と逆導電型のｐ型ＡｌＧａＮ層（第２の半導体層）１０５が形成されている。
【００４３】
ｐ型ＡｌＧａＮ層１０５上には、金属層１０７からなる導電層が形成され、導電層の上には、絶縁体層１１０が形成されている。絶縁体層１１０における金属層１０７上に形成された部分上には、ゲート電極１１１が形成されている。このように、ゲート電極１１１、絶縁体層１１０、金属層１０７、及びｐ型ＡｌＧａＮ層１０５が順次形成され、本実施形態に係る半導体装置は、金属−絶縁体−金属−半導体の構造を含む。
【００４４】
第１の窒化物半導体層１０４Ｓは、キャリア走行層（即ち、アンドープＧａＮ層１０３）及びキャリア供給層（即ち、アンドープＡｌＧａＮ層１０４）を含む。アンドープＧａＮ層１０３は、アンドープＡｌＧａＮ層１０４よりもバンドギャップが小さい。
【００４５】
本実施形態によると、ｐ型ＡｌＧａＮ層１０５と絶縁体層１１０との間に設けた金属層１０７により、半導体と絶縁体との界面に存在する界面準位によるキャリアの捕獲・放出が生じることを低減することが可能であり、トランジスタの過渡応答特性を安定させることが可能となる。
【００４６】
加えて、ｐ型ＡｌＧａＮ層１０５が、チャネル領域と逆導電型であるため、トランジスタのノーマリオフ動作が可能となる。さらに、第１の窒化物半導体層１０４Ｓに含まれるアンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に、高濃度の２次元電子ガスを発生させることが可能であり、トランジスタの大電流駆動化が可能となる。
【００４７】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００４８】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。本実施形態に係る半導体装置の製造方法として、第１〜第３の方法を具体例に挙げて順次説明する。なお、後述の通り、第１の方法は、例えばＰｄからなる金属層１０７Ｘを備えた半導体装置の製造方法であり、第２，第３の方法は、例えばＷＳｉからなる金属層１０７Ｙを備えた半導体装置の製造方法である。
【００４９】
＜第１の方法＞
本発明の第１の実施形態に係る半導体装置の製造方法における第１の方法について、図２(a) 〜(b) 及び図３(a) 〜(b) を参照しながら説明する。図２(a) 〜図３(b) は、本発明の第１の実施形態に係る半導体装置の製造方法における第１の方法を工程順に示す断面図である。
【００５０】
まず、図２(a) に示すように、例えば有機金属気相成長（Ｍetal Ｏrganic Ｃhemical Ｖapor Ｄeposition：ＭＯＣＶＤ）法により、例えばサファイアからなる基板１０１の（０００１）面上に、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２、例えば厚さが２μｍのアンドープＧａＮ層１０３、例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４、及び例えば厚さが１００ｎｍのｐ型ＡｌＧａＮ層１０５を順次形成する。
【００５１】
次に、図２(b) に示すように、例えばＩＣＰ（Ｉnductive-Ｃoupled Ｐlasma）エッチング等のドライエッチングにより、ｐ型ＡｌＧａＮ層１０５におけるゲート領域以外の領域を選択的に除去する。
【００５２】
続いて、アンドープＡｌＧａＮ層１０４上に、所定領域（即ち、後工程に形成されるソース電極、ドレイン電極及びゲート電極を含む領域）を覆うように、フォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクとして、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３に、例えばＡｒ等の非導電型不純物をイオン注入して、イオン注入領域１０６を形成する。このとき、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に注入されたイオンが存在するように、イオン注入条件における加速エネルギー及びドーズ量を制御する。このようにして、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４におけるイオンが注入された領域を高抵抗化させてなるイオン注入領域１０６を形成する。続いて、フォトレジストを除去する。
【００５３】
続いて、例えば電子線蒸着法により、ｐ型ＡｌＧａＮ層１０５上に、例えば厚さが２０ｎｍのパラジウム（Ｐｄ）からなる金属層１０７Ｘを形成する。続いて、ｐ型ＡｌＧａＮ層１０５及び金属層１０７Ｘの両側方に、アンドープＡｌＧａＮ層１０４と接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を形成する。
【００５４】
次に、図３(a) に示すように、例えばプラズマＣＶＤ法により、アンドープＡｌＧａＮ層１０４上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＡｌＧａＮ層１０５及び金属層１０７Ｘを覆うように、例えば厚さが２０ｎｍのＳｉＮからなる絶縁体層１１０を形成する。
【００５５】
次に、図３(b) に示すように、絶縁体層１１０における金属層１０７Ｘ上に形成された部分上に、例えばＮｉ／Ａｕからなるゲート電極１１１を形成する。それと共に、絶縁体層１１０上に、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２を形成する。
【００５６】
続いて、例えばプラズマＣＶＤ法により、絶縁体層１１０上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３を形成する。
【００５７】
以上のようにして、Ｐｄからなる金属層１０７Ｘを備えた半導体装置を製造することができる。
【００５８】
＜第２の方法＞
以下に、本発明の第１の実施形態に係る半導体装置の製造方法における第２の方法について、図４(a) 〜(c) 及び図５(a) 〜(c) を参照しながら説明する。図４(a) 〜図５(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第２の方法を工程順に示す断面図である。
【００５９】
まず、図４(a) に示すように、例えばＭＯＣＶＤ法により、例えばサファイアからなる基板１０１の（０００１）面上に、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２、例えば厚さが２μｍのアンドープＧａＮ層１０３、例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４、及び例えば厚さが１００ｎｍのｐ型ＡｌＧａＮ層１０５を順次形成する。
【００６０】
続いて、例えばスパッタにより、ｐ型ＡｌＧａＮ層１０５上に、例えば厚さが２０ｎｍのＷＳｉからなる金属層１０７Ｙを形成する。
【００６１】
次に、図４(b) に示すように、ドライエッチングにより、金属層１０７Ｙにおけるゲート領域以外の領域を選択的に除去し、ｐ型ＡｌＧａＮ層１０５におけるゲート領域以外の領域を露出させる。
【００６２】
次に、図４(c) に示すように、金属層１０７Ｙをマスクとして、例えばＩＣＰエッチング等のドライエッチングにより、ｐ型ＡｌＧａＮ層１０５におけるゲート領域以外の領域を選択的に除去する。
【００６３】
次に、図５(a) に示すように、アンドープＡｌＧａＮ層１０４上に、所定領域（即ち、後工程に形成されるソース電極、ドレイン電極及びゲート電極を含む領域）を覆うように、フォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクとして、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３に、例えばＡｒ等の非導電型不純物をイオン注入して、イオン注入領域１０６を形成する。このようにして、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４におけるイオンが注入された領域を高抵抗化させてなるイオン注入領域１０６を形成する。続いて、フォトレジストを除去する。
【００６４】
続いて、ｐ型ＡｌＧａＮ層１０５及び金属層１０７Ｙの両側方に、アンドープＡｌＧａＮ層１０４と接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を形成する。
【００６５】
次に、図５(b) に示すように、例えばプラズマＣＶＤ法により、アンドープＡｌＧａＮ層１０４上に、ソース電極１０７及びドレイン電極１０８の上面を露出する一方、ｐ型ＡｌＧａＮ層１０５及び金属層１０７Ｙを覆うように、例えば厚さが２０ｎｍのＳｉＮからなる絶縁体層１１０を形成する。
【００６６】
次に、図５(c) に示すように、絶縁体層１１０における金属層１０７Ｙ上に形成された部分上に、例えばＮｉ／Ａｕからなるゲート電極１１１を形成する。それと共に、絶縁体層１１０上に、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２を形成する。
【００６７】
続いて、例えばプラズマＣＶＤ法により、絶縁体層１１０上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮ膜からなる保護膜１１３を形成する。
【００６８】
以上のようにして、ＷＳｉからなる金属層１０７Ｙを備えた半導体装置を製造することができる。
【００６９】
＜第３の方法＞
本発明の第１の実施形態に係る半導体装置の製造方法における第３の方法について、図６(a) 〜(c) 及び図７(a) 〜(c) を参照しながら説明する。図６(a) 〜図７(c) は、本発明の第１の実施形態に係る半導体装置の製造方法における第３の方法を工程順に示す断面図である。
【００７０】
まず、図６(a) に示すように、例えばＭＯＣＶＤ法により、例えばサファイアからなる基板１０１の（０００１）面上に、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２、例えば厚さが２μｍのアンドープＧａＮ層１０３、例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４、及び例えば厚さが１００ｎｍのｐ型ＡｌＧａＮ層１０５を順次形成する。
【００７１】
続いて、例えばスパッタにより、ｐ型ＡｌＧａＮ層１０５上に、例えば厚さが２０ｎｍのＷＳｉからなる金属層１０７Ｙを形成する。続いて、例えばプラズマＣＶＤ法により、金属層１０７Ｙ上に、例えば厚さが２０ｎｍのＳｉＮからなる絶縁体層１１０ａを形成する。
【００７２】
次に、図６(b) に示すように、例えばＩＣＰエッチング等のドライエッチングにより、絶縁体層１１０ａ、金属層１０７Ｙ及びｐ型ＡｌＧａＮ層１０５におけるゲート領域以外の領域を選択的に除去する。
【００７３】
次に、図６(c) に示すように、アンドープＡｌＧａＮ層１０４上に、所定領域（即ち、後工程に形成されるソース電極、ドレイン電極及びゲート電極を含む領域）を覆うように、フォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクにして、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３に、例えばＡｒ等の非導電型不純物をイオン注入して、イオン注入領域１０６を形成する。このようにして、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４におけるイオンが注入された領域を高抵抗化させてなるイオン注入領域１０６を形成する。続いて、フォトレジストを除去する。
【００７４】
続いて、ｐ型ＡｌＧａＮ層１０５、金属層１０７Ｙ及び絶縁体層１１０ａの両側方に、アンドープＡｌＧａＮ層１０４と接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を形成する。
【００７５】
次に、図７(a) に示すように、例えばプラズマＣＶＤ法により、アンドープＡｌＧａＮ層１０４上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＡｌＧａＮ層１０５、金属層１０７Ｙ及び絶縁体層１１０ａを覆うように、例えば厚さが２０ｎｍのＳｉＮからなる絶縁体層１１０ｂを形成する。
【００７６】
次に、図７(b) に示すように、絶縁体層１１０ｂにおける絶縁体層１１０ａ上に形成された部分上に、例えばＮｉ／Ａｕからなるゲート電極１１１を形成する。それと共に、絶縁体層１１０ｂ上に、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２を形成する。
【００７７】
次に、図７(c) に示すように、例えばプラズマＣＶＤ法により、絶縁体層１１０ｂ上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３を形成する。
【００７８】
以上のようにして、ＷＳｉからなる金属層１０７Ｙを備えた半導体装置を製造することができる。
【００７９】
ここで、第１〜第３の方法の特徴点は、以下に示す点である。
【００８０】
第１の方法では、エッチングにより、ｐ型ＡｌＧａＮ層１０５をパターニングした後に、パターニングされたｐ型ＡｌＧａＮ層１０５上に、Ｐｄからなる金属層１０７Ｘを形成する。
【００８１】
第２の方法では、エッチングにより、ｐ型ＡｌＧａＮ層１０５をパターニングする前に、ｐ型ＡｌＧａＮ層１０５上に、ＷＳｉからなる金属層１０７Ｙを形成し、続いて、エッチングにより、金属層１０７Ｙをパターニングし、パターニングされた金属層１０７Ｙをマスクにして、エッチングにより、ｐ型ＡｌＧａＮ層１０５をパターニングする。
【００８２】
第３の方法では、エッチングにより、ｐ型ＡｌＧａＮ層１０５をパターニングする前に、ｐ型ＡｌＧａＮ層１０５上に、ＷＳｉからなる金属層１０７Ｙ、及びＳｉＮからなる絶縁体層１１０ａを順次形成し、続いて、エッチングにより、絶縁体層１１０ａ、金属層１０７Ｙ及びｐ型ＡｌＧａＮ層１０５を順次パターニングする。
【００８３】
（第１の実施形態の変形例）
本発明の第１の実施形態の変形例に係る半導体装置の構成ついて、図８を参照しながら説明する。図８は、本発明の第１の実施形態の変形例に係る半導体装置の構成を示す断面図である。図８において、第１の実施形態における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。従って、本変形例では、第１の実施形態と同様の説明を適宜省略する。
【００８４】
本変形例の特徴点は、次に示す点である。本変形例では、図８に示すように、アンドープＡｌＧａＮ層１０４のゲート領域に凹部１１４が形成され、凹部１１４を埋め込むようにｐ型ＡｌＧａＮ層２０５が形成されている。
【００８５】
本変形例によると、第１の実施形態と同様の効果を得ることができる。
【００８６】
さらに、アンドープＡｌＧａＮ層１０４のゲート領域に凹部１１４を設けることにより、アンドープＡｌＧａＮ層１０４におけるゲート領域以外の領域の厚さを大きくすることが可能となる。このため、アンドープＡｌＧａＮ層１０４におけるゲート領域以外の領域の上面と、アンドープＡｌＧａＮ層１０４の直下に位置する二次元電子ガス層（言い換えれば、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に位置する二次元電子ガス層）との距離を大きくすることができるので、電流コラプス（ここで、「電流コプラス」とは、ゲート−ソース間又はゲート−ドレイン間の表面準位に電子が捕獲されることに起因して、電流が減少する現象をいう）が起こることを抑制することが可能となる。
【００８７】
以下に、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図９(a) 〜(b) 及び図１０(a) 〜(b) を参照しながら説明する。図９(a) 〜図１０(b) は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【００８８】
まず、図９(a) に示すように、例えばＭＯＣＶＤ法により、例えばサファイアからなる基板１０１の（０００１）面上に、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２、例えば厚さが２μｍのアンドープＧａＮ層１０３、及び例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４を順次形成する。
【００８９】
続いて、例えばＩＣＰエッチング等のドライエッチングにより、アンドープＡｌＧａＮ層１０４のゲート領域に、凹部１１４を形成する。
【００９０】
次に、図９(b) に示すように、例えばＭＯＣＶＤ法により、アンドープＡｌＧａＮ層１０４のゲート領域上に、凹部１１４を埋め込むように、例えば厚さが１００ｎｍのｐ型ＡｌＧａＮ層２０５を選択的に形成する。
【００９１】
続いて、アンドープＡｌＧａＮ層１０４上に、所定領域（即ち、後工程において形成されるソース電極、ドレイン電極及びゲート電極を含む領域）を覆うように、フォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクとして、アンドープＡｌＧａＮ層１０４及びアンドープＧａＮ層１０３に、例えばＡｒ等の非導電型不純物をイオン注入して、イオン注入領域１０６を形成する。このとき、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に注入されたイオンが存在するように、イオン注入条件における加速エネルギー及びドーズ量を制御する。このようにして、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４におけるイオンが注入された領域を高抵抗化させてなるイオン注入領域１０６を形成する。続いて、フォトレジストを除去する。
【００９２】
続いて、例えば電子線蒸着法により、ｐ型ＡｌＧａＮ層２０５上に、例えば厚さが２０ｎｍのＰｄからなる金属層１０７Ｘを形成する。
【００９３】
続いて、ｐ型ＡｌＧａＮ層２０５及び金属層１０７Ｘの両側方に、アンドープＡｌＧａＮ層１０４と接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を形成する。
【００９４】
次に、図１０(a) に示すように、例えばプラズマＣＶＤ法により、アンドープＡｌＧａＮ層１０４上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＡｌＧａＮ層２０５及び金属層１０７Ｘを覆うように、例えば厚さ２０ｎｍのＳｉＮからなる絶縁体層１１０を形成する。
【００９５】
次に、図１０(b) に示すように、絶縁体層１１０における金属層１０７Ｘ上に形成された部分上に、例えばＮｉ／Ａｕからなるゲート電極１１１を形成する。それと共に、絶縁体層１１０上に、ゲート電極１１１におけるドレイン電極側の側面に接するように、例えばＡｕからなるフィールドプレート電極１１２を形成する。
【００９６】
続いて、例えばプラズマＣＶＤ法により、絶縁体層１１０上に、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極１１１及びフィールドプレート電極１１２を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３を形成する。
【００９７】
以上のようにして、本変形例に係る半導体装置を製造することができる。
【００９８】
なお、第１の実施形態及びその変形例では、図１及び図８に示すように、フィールドプレート電極１１２が、ゲート電極１１１に電気的に接続されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。第１に例えば、フィールドプレート電極が、ゲート電極ではなく、ソース電極に電気的に接続されている、又は第２に例えば、フィールドプレート電極が、ゲート電極及びソース電極の双方に電気的に接続されていてもよい。即ち、フィールドプレート電極は、ゲート電極及びソース電極のうち少なくとも一方の電極に電気的に接続されていればよい。
【００９９】
また、本変形例では、図９(a) に示すように、アンドープＡｌＧａＮ層１０４に凹部１１４を形成し、図９(b) に示すように、凹部１１４を埋め込むようにｐ型ＡｌＧａＮ層２０５を形成した後、第１の方法における図２(b) 〜図３(b) に示す工程と同様の工程を順次行う場合（即ち、第１の実施形態における第１の方法を用いて、半導体装置を製造する場合）を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の実施形態における第２の方法又は第３の方法を用いて、半導体装置を製造してもよい。
【０１００】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図１１を参照しながら説明する。図１１は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。図１１において、第１の実施形態における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。従って、第２の実施形態では、第１の実施形態と同様の説明を適宜省略する。
【０１０１】
図１１に示すように、例えば主面の面方位が（０００１）面のサファイアからなる基板１０１の主面上には、例えば厚さが１００ｎｍのＡｌＮバッファ層１０２と、例えば厚さが２μｍのアンドープＧａＮ層１０３と、例えば厚さが２５ｎｍのアンドープＡｌＧａＮ層１０４とが、エピタキシャル成長により順次形成されている。
【０１０２】
アンドープＧａＮ層１０３の材料として、ＡｌxＧａ1-xＮ（但し、ｘは、０≦ｘ≦１である）を用い、アンドープＡｌＧａＮ層１０４の材料として、ＡｌyＧａ1-yＮ（但し、ｙは、０＜ｙ≦１，ｙ＞ｘである）を用いればよい。本実施形態では、アンドープＧａＮ層１０３の材料として、例えばＧａＮ（即ち、ｘ＝０である）を用い、アンドープＡｌＧａＮ層１０４の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｙ＝０．２である）を用いる。
【０１０３】
アンドープＡｌＧａＮ層１０４のゲート領域上には、例えば厚さが１００ｎｍのｐ型酸化ニッケル（ＮｉＯ）層３０５が選択的に形成されている。
【０１０４】
ｐ型ＮｉＯ層３０５上には、例えば厚さが２０ｎｍのＰｄ、又は厚さが２０ｎｍのＷＳｉからなる金属層１０７が形成されている。
【０１０５】
ｐ型ＮｉＯ層３０５の両側方には、アンドープＡｌＧａＮ層１０４に接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９が形成されている。
【０１０６】
アンドープＡｌＧａＮ層１０４上には、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＮｉＯ層３０５及び金属層１０７を覆うように、例えば厚さが２０ｎｍの酸化アルミニウム（Ａｌ2Ｏ3）からなる絶縁体層３１０が形成されている。
【０１０７】
絶縁体層３１０における金属層１０７上に形成された部分上から、絶縁体層３１０におけるｐ型ＮｉＯ層３０５とドレイン電極１０９との間に形成された部分上まで延設するように（即ち、ゲート領域からドレイン領域まで延設するように）、例えばＴｉ／Ａｌからなるゲート電極３１１が形成されている。
【０１０８】
絶縁体層３１０上には、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ゲート電極３１１を覆うように、例えば厚さが２００ｎｍのＳｉＮからなる保護膜１１３が形成されている。
【０１０９】
ソース電極１０８、ドレイン電極１０９及びゲート電極３１１を含む領域よりも外側の領域には、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に到達するように、例えばＡｒ等の非導電型不純物がイオン注入され、高抵抗化されたイオン注入領域１０６が形成されている。
【０１１０】
このように、基板１０１上には、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４が順次積層されてなる第１の窒化物半導体層１０４Ｓが形成されている。第１の窒化物半導体層１０４Ｓは、ｐ型ＮｉＯ層３０５の下に位置し、且つキャリアとして電子が使われるｎ型のチャネル領域（二次元電子ガス層）を含む。第１の窒化物半導体層１０４Ｓ上には、ｎ型のチャネル領域と逆導電型のｐ型ＮｉＯ層（第２の半導体層）３０５が形成されている。
【０１１１】
ｐ型ＮｉＯ層３０５上には、金属層１０７からなる導電層が形成され、導電層の上には、絶縁体層３１０が形成されている。絶縁体層３１０における金属層１０７上に形成された部分上から、絶縁体層３１０におけるｐ型ＮｉＯ層３０５とドレイン電極１０９との間に形成された部分上まで延設するように、ゲート電極３１１が形成されている。このように、ゲート電極３１１、絶縁体層３１０、金属層１０７、及びｐ型ＮｉＯ層３０５が順次形成され、本実施形態に係る半導体装置は、金属−絶縁体−金属−半導体の構造を含む。
【０１１２】
第１の窒化物半導体層１０４Ｓは、キャリア走行層（即ち、アンドープＧａＮ層１０３）及びキャリア供給層（即ち、アンドープＡｌＧａＮ層１０４）を含む。アンドープＧａＮ層１０３は、アンドープＡｌＧａＮ層１０４よりもバンドギャップが小さい。
【０１１３】
ソース電極１０８、ドレイン電極１０９及びゲート電極３１１は、互いに同一の材料（具体的には例えば、Ｔｉ／Ａｌ）からなる。
【０１１４】
本実施形態と第１の実施形態との相違点は、以下に示す点である。
【０１１５】
第１に、本実施形態では、第１の実施形態におけるｐ型ＡｌＧａＮ層１０５の代わりに、ｐ型ＮｉＯ層３０５を用いる。第２に、本実施形態では、第１の実施形態におけるＳｉＮからなる絶縁体層１１０の代わりに、Ａｌ2Ｏ3からなる絶縁体層３１０を用いる。第３に、本実施形態では、第１の実施形態におけるＮｉ／Ａｕからなるゲート電極１１１及びＡｕからなるフィールドプレート電極１１２の代わりに、Ｔｉ／Ａｌからなるゲート電極３１１を用いる。
【０１１６】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１１７】
加えて、ソース電極１０８、ドレイン電極１０９及びゲート電極３１１が、互いに同一の材料（具体的には例えば、Ｔｉ／Ａｌ）からなるため、半導体プロセス工程数を削減することが可能となる。詳細には、ソース電極１０８、ドレイン電極１０９及びゲート電極３１１が、互いに同一の材料からなるため、下記の通り、半導体装置を製造することができるので、半導体プロセス工程数の削減が可能となる。
【０１１８】
まず、基板１０１上に、ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３及びアンドープＡｌＧａＮ層１０４を順次形成する。その後、アンドープＡｌＧａＮ層１０４のゲート領域上に、ｐ型ＮｉＯ層３０５を形成する。その後、ｐ型ＮｉＯ層３０５上に、金属層１０７を形成する。
【０１１９】
次に、アンドープＡｌＧａＮ層１０４上に、ｐ型ＮｉＯ層３０５及び金属層１０７を覆うように、絶縁体層３１０を形成する。その後、例えばミリング等により、絶縁体層３１０におけるソース部（後工程にてソース電極が形成される部分）及びドレイン部（後工程にてドレイン電極が形成される部分）に形成された部分を除去する。これにより、アンドープＡｌＧａＮ層１０４のソース部及びドレイン部を露出する。
【０１２０】
次に、アンドープＡｌＧａＮ層１０４のソース部上に、ソース電極１０８を形成すると共に、アンドープＡｌＧａＮ層１０４のドレイン部上に、ドレイン電極１０９を形成する。それと共に、絶縁体層３１０における金属層１０７上に形成された部分上から、絶縁体層３１０におけるｐ型ＮｉＯ層３０５とドレイン電極１０９との間に形成された部分上まで延設するように、ゲート電極３１１を形成する。このように、ソース電極１０８、ドレイン電極１０９及びゲート電極３１１が、互いに同一の材料からなる場合、ソース電極１０８、ドレイン電極１０９及びゲート電極３１１を、互いに同一の工程で形成することができるため、半導体プロセス工程数の削減が可能となる。
【０１２１】
さらに、ゲート電極３１１が、ゲート領域からドレイン領域まで延設するように形成されているため、ゲート電極３１１が、ゲート電極の役割だけでなく、フィールドプレート電極の役割も担うことが可能となり、フィールドプレート電極の形成工程を削減することが可能となる。
【０１２２】
なお、本実施形態では、半導体装置の製造方法の説明を省略するが、本実施形態に係る半導体装置は、第１の実施形態における第１〜第３の方法と同様の方法により、製造することができる。即ち、本実施形態では、第１の実施形態におけるゲート電極及びフィールドプレート電極の形成工程において、フィールドプレート電極を形成せずに、ゲート領域からドレイン領域まで延設するゲート電極を形成すればよい。
【０１２３】
また、本実施形態では、図１１に示すように、アンドープＡｌＧａＮ層１０４に凹部を設けない場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の実施形態の変形例のように、アンドープＡｌＧａＮ層に凹部を形成し、凹部を埋め込むようにｐ型ＮｉＯ層を形成してもよい。このようにすると、第１の実施形態の変形例と同様の効果を得ることができる。
【０１２４】
なお、第１の実施形態及びその変形例、並びに第２の実施形態において、サファイア基板１０１の代わりに、例えば、Ｓｉ基板、ＳｉＣ基板又はＧａＮ基板等を用いてもよい。
【０１２５】
また、第１の実施形態及びその変形例、並びに第２の実施形態では、金属層１０７を、ｐ型半導体層（具体的には、第１の実施形態及びその変形例：ｐ型ＡｌＧａＮ層１０５，２０５，第２の実施形態：ｐ型ＮｉＯ層３０５）の上面にのみ接するように形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、金属層を、ｐ型半導体層の上面からｐ型半導体層の側面まで延設するように形成する、又は金属層を、ｐ型半導体層の上面からアンドープＡｌＧａＮ層の上面まで延設するように形成してもよい。
【０１２６】
また、第１の実施形態及びその変形例、並びに第２の実施形態では、導電層として、金属層からなる導電層を用い、金属層を構成する金属として、Ｐｄ又はＷＳｉを用いた場合を具体例に挙げて説明したが、Ｐｄ又はＷＳｉの代わりに、例えば、Ｎｉ、Ｔｉ又はＡｌ等の金属を用いてもよい。また、金属層からなる導電層の代わりに、高キャリア濃度半導体層からなる導電層を用いてもよい。高キャリア濃度半導体層を構成する半導体としては、例えば、ｎ型ＧａＮ、ｎ型ＺｎＯ、ｎ型Ｓｉ、ｐ型ＧａＮ、ｐ型ＮｉＯ又はｐ型Ｓｉ等が挙げられる。高キャリア濃度半導体層のキャリア濃度は、１×１０18ｃｍ-3以上であることが好ましい。
【０１２７】
また、第１の実施形態及びその変形例、並びに第２の実施形態では、第２の半導体層として、チャネル領域と逆導電型の第２の半導体層（具体的には、ｐ型半導体層）を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の窒化物半導体層の最表層（言い換えれば、第１の窒化物半導体層のうち第２の半導体層と接する層）よりもバンドギャップが小さいアンドープの第２の半導体層を用いてもよい。
【産業上の利用可能性】
【０１２８】
本発明は、窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、ゲート電流を低減しつつ、トランジスタの過渡応答特性を安定させることが可能となるので、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能なトランジスタを備えた半導体装置に有用である。
【符号の説明】
【０１２９】
１０１ 基板
１０２ ＡｌＮバッファ層
１０３ アンドープＧａＮ層
１０４ アンドープＡｌＧａＮ層
１０４Ｓ 第１の窒化物半導体層
１０５，２０５ ｐ型ＡｌＧａＮ層（第２の半導体層）
３０５ ｐ型ＮｉＯ層（第２の半導体層）
１０６ イオン注入領域
１０７，１０７Ｘ，１０７Ｙ 金属層（導電層）
１０８ ソース電極
１０９ ドレイン電極
１１０，１１０ａ，１１０ｂ，３１０ 絶縁体層
１１１，３１１ ゲート電極
１１２ フィールドプレート電極
１１３ 保護膜
１１４ 凹部
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記チャネル領域と逆導電型の第２の半導体層と、
前記第２の半導体層に接するように形成され、金属層又はキャリア濃度が１×１０18ｃｍ-3以上の高キャリア濃度半導体層からなる導電層と、
前記導電層の上に形成された絶縁体層と、
前記絶縁体層の上に形成されたゲート電極と、
前記第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層の最表層よりもバンドギャップが小さい第２の半導体層と、
前記第２の半導体層に接するように形成され、金属層又はキャリア濃度が１×１０18ｃｍ-3以上の高キャリア濃度半導体層からなる導電層と、
前記導電層の上に形成された絶縁体層と、
前記絶縁体層の上に形成されたゲート電極と、
前記第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする半導体装置。
【請求項３】
前記絶縁体層の上に形成されたフィールドプレート電極をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記フィールドプレート電極は、前記ゲート電極及び前記ソース電極のうち少なくとも一方の電極に電気的に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極は、前記絶縁体層における前記導電層の上に形成された部分の上に形成されており、
前記フィールドプレート電極は、前記ゲート電極における前記ドレイン電極側の側面に接するように形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記絶縁体層における前記導電層の上に形成された部分の上から、前記絶縁体層における前記第２の半導体層と前記ドレイン電極との間に形成された部分の上まで延設するように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記ソース電極、前記ドレイン電極及び前記ゲート電極は、互いに同一の材料により形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記チャネル領域におけるキャリアは、電子であり、
前記第２の半導体層は、ｐ型半導体により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１の窒化物半導体層は、キャリア走行層及びキャリア供給層を含み、
前記キャリア走行層は、前記キャリア供給層よりもバンドギャップが小さいことを特徴とする請求項１〜８のうちいずれか１項に記載の半導体装置。
【請求項１】
基板と、
前記基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記チャネル領域と逆導電型の第２の半導体層と、
前記第２の半導体層に接するように形成され、金属層又はキャリア濃度が１×１０18ｃｍ-3以上の高キャリア濃度半導体層からなる導電層と、
前記導電層の上に形成された絶縁体層と、
前記絶縁体層の上に形成されたゲート電極と、
前記第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層の最表層よりもバンドギャップが小さい第２の半導体層と、
前記第２の半導体層に接するように形成され、金属層又はキャリア濃度が１×１０18ｃｍ-3以上の高キャリア濃度半導体層からなる導電層と、
前記導電層の上に形成された絶縁体層と、
前記絶縁体層の上に形成されたゲート電極と、
前記第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする半導体装置。
【請求項３】
前記絶縁体層の上に形成されたフィールドプレート電極をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記フィールドプレート電極は、前記ゲート電極及び前記ソース電極のうち少なくとも一方の電極に電気的に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極は、前記絶縁体層における前記導電層の上に形成された部分の上に形成されており、
前記フィールドプレート電極は、前記ゲート電極における前記ドレイン電極側の側面に接するように形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は、前記絶縁体層における前記導電層の上に形成された部分の上から、前記絶縁体層における前記第２の半導体層と前記ドレイン電極との間に形成された部分の上まで延設するように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記ソース電極、前記ドレイン電極及び前記ゲート電極は、互いに同一の材料により形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記チャネル領域におけるキャリアは、電子であり、
前記第２の半導体層は、ｐ型半導体により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１の窒化物半導体層は、キャリア走行層及びキャリア供給層を含み、
前記キャリア走行層は、前記キャリア供給層よりもバンドギャップが小さいことを特徴とする請求項１〜８のうちいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２９５０６（Ｐ２０１１−２９５０６Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７５６２１（Ｐ２００９−１７５６２１）
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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