チャネルを空乏化する界面電荷を有するゲート絶縁層を備えたトランジスタ及び関連した製造方法
金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）は、第１の導電型の離間されたソース領域とドレイン領域とをその中に有するＳｉＣ層を含む。第１のゲート絶縁層は、ＳｉＣ層上にあり、ＳｉＣ層との界面に沿って、ソース領域の多数キャリアと同じ極性の正味の電荷を有する。ゲートコンタクトは、ソース領域とドレイン領域との間のＳｉＣ層のチャネル領域の上方の、第１のゲート絶縁層上にある。第１のゲート絶縁層とＳｉＣ層との間の界面に沿った正味の電荷は、ＳｉＣ層内のソース領域とドレイン領域との間のチャネル領域の隣接部分の多数キャリアを空乏化することができ、そのことにより、ＭＩＳＦＥＴの閾値電圧を上昇させ、及び／又は内部の電子移動度を高めることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電子デバイスに関し、より具体的には、例えば金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）などのトランジスタ、及び関連した製造プロセスに関する。
（政府の権益の声明）
本発明は、陸軍省の支援により契約番号第Ｗ９１１ＮＦ−０４−２−００２１号の下で為されたものである。米国政府は本発明における一定の権利を有する。
【背景技術】
【０００２】
パワー半導体デバイスは、大電流、高電圧、及び／又は高周波数信号を調整するために広く用いられている。現代のパワーデバイスは、一般に、単結晶シリコン半導体材料から製造される。広く用いられている１つのパワーデバイスは、パワー金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。パワーＭＯＳＦＥＴにおいて、制御信号は、介在する二酸化シリコン絶縁体で半導体表面から隔てられたゲート電極に供給される。電流の伝導は、バイポーラトランジスタの動作において用いられる少数キャリア注入の存在なしに、多数キャリアの輸送により生じる。
【０００３】
ＭＯＳＦＥＴは、炭化シリコン（ＳｉＣ）層上に形成することができる。炭化シリコン（ＳｉＣ）は、高温、高電圧、高周波数、及び／又は高出力用の電子回路のための半導体材料として魅力的なものとなる電気的特性と物理的特性との組み合わせを有する。これらの特性は、３．２ｅＶのバンドギャップ、４ＭＶ／ｃｍの電界破壊、４．９Ｗ／ｃｍ−Ｋの熱伝導率、及び２．０×１０7ｃｍ／秒の電子ドリフト速度を含む。
【０００４】
その結果として、これらの特性により、炭化シリコンベースのＭＯＳＦＥＴパワーデバイスは、シリコンベースのＭＯＳＦＥＴパワーデバイスよりも高い温度、高い出力レベル、高い周波数（例えば、無線帯域、Ｓ帯域、Ｘ帯域）、及び／又は、より低い固有オン抵抗で動作することが可能になり得る。炭化シリコン内に作られたパワーＭＯＳＦＥＴは、Ｐａｌｍｏｕｒに付与され、かつ本発明の譲受人に譲渡された「Ｐｏｗｅｒ ＭＯＳＦＥＴ ｉｎ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ」と題する特許文献１に記載されている。
【０００５】
炭化シリコンベースのＭＯＳＦＥＴの電子移動度を高めることにより、その出力及び周波数動作特性を改善することができる。電子移動度は、電界の存在下で電子がどれだけすばやくその飽和速度まで加速されるかの基準である。高い電子移動度を有する半導体材料は、より低い電界でより多くの電流を駆動することができるので、電界が印加されたときにより速い応答時間が得られるため、典型的には好ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，５０６，４２１号明細書
【発明の概要】
【０００７】
幾つかの実施形態によると、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）は、第１の導電型の離間されたソース領域とドレイン領域とをその中に有するＳｉＣ層を含む。第１のゲート絶縁層は、ＳｉＣ層上にあり、ＳｉＣ層との界面に沿って、ソース領域の多数キャリアと同じ極性の正味の電荷を有する。ゲートコンタクトは、ソース領域とドレイン領域との間のＳｉＣ層のチャネル領域の上方の、第１のゲート絶縁層上にある。
【０００８】
第１のゲート絶縁層とＳｉＣ層との間の界面に沿った正味の電荷は、ＳｉＣ層内のソース領域とドレイン領域との間のチャネル領域の隣接部分の多数キャリアを空乏化し、これによりＭＩＳＦＥＴの閾値電圧を上昇させることができる。
【０００９】
金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の製造は、第１の導電型の離間されたソース領域とドレイン領域とを有する、ＳｉＣ層を設けるステップを含むことができる。ＳｉＣ層上に、ソース領域の多数キャリアと同じ極性の正味の電荷をＳｉＣ層との界面に沿って有する、第１のゲート絶縁層が形成される。ソース領域とドレイン領域との間のＳｉＣ層のチャネル領域の上方に、第１のゲート絶縁層上のゲートコンタクトが設けられる。
【００１０】
添付図面は、本発明のさらなる理解を提供するために含まれ、本出願に組み入れられ、かつその一部を構成するものであり、本発明の特定の実施形態を例証する。
【図面の簡単な説明】
【００１１】
【図１】本発明の幾つかの実施形態による、ソース及びドレイン領域を備えたＳｉＣ層と、ＳｉＣ層上にある、負の界面電荷を含むＳｉＯ2ゲート絶縁層とを有するＭＩＳＦＥＴの断面図である。
【図２】本発明の幾つかの実施形態による、ＳｉＣ層のドープされたチャネル領域の上に、負の界面電荷を含むＳｉＯ2を備えたＭＩＳＦＥＴの断面図である。
【図３】本発明の幾つかの実施形態による、ゲートコンタクトとソース領域との間にゼロ電圧が存在するときに、ドープされたチャネル領域を空乏化し、かつピンチオフする、負の界面電荷を含むＳｉＯ2層を備えた図２のＭＩＳＦＥＴの断面図である。
【図４】本発明の幾つかの実施形態による、チャネル領域の空乏化されていない部分を通る伝導を誘起する閾値電圧がゲートコンタクトとソース領域との間に印加され、それによってドレインコンタクトを通って低電流が流れるようになった、図２のＭＩＳＦＥＴの断面図である。
【図５】本発明の幾つかの実施形態による、閾値電圧よりも実質的に高い電圧がゲートコンタクトとソース領域との間に印加されて、チャネル領域の少なくとも大部分を通る伝導が誘起され、ドレインコンタクトを高電流が通るようになった、図１のＭＩＳＦＥＴの断面図である。
【図６】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図７】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図８】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図９】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図１０】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図１１】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図１２】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図１３】種々のＣ面ＭＩＳＦＥＴデバイスについてのドレイン電流対ゲート電圧を、Ｓｉ面ＭＩＳＦＥＴデバイスに対して比較するグラフである。
【図１４】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１５】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１６】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１７】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１８】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１９】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【発明を実施するための形態】
【００１２】
本発明は、本発明の実施形態が示された添付の図面を参照して、以下、より詳細に説明される。しかしながら、本発明は、多くの異なる形態で具体化することができ、ここに述べられた実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が十分かつ完全なものとなるように、そして当業者に本発明の範囲を十分に伝えられるように提供される。図面において、層及び領域の大きさ及び相対的な大きさは、分かり易くするために誇張されている場合がある。ある要素又は層が別の要素又は層「の上にある」、「に接続される」又は「に結合される」ものとして言及されている場合、これは、直接、他の要素又は層の上にあり、接続され、若しくは結合されていることもあり、又は、介在する要素又は層が存在することもあることが理解されるであろう。対照的に、ある要素が別の要素又は層「の直接上にある」、「に直接接続される」又は「に直接結合される」ものとして言及されている場合、介在する要素又は層は存在しない。ここで用いられる場合、用語「及び／又は」は、関連付けられた列挙された項目のうちの１つ又はそれ以上のいずれか及びすべての組み合わせを含む。全体を通して、同様の番号は、同様の要素を指す。
【００１３】
第１及び第２のという用語が、ここでは、種々の領域、層及び／又は区域を説明するために用いられているが、これらの領域、層及び／又は区域は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの領域、層又は区域を別の領域、層又は区域と区別するために用いられているに過ぎない。したがって、本発明の教示から逸脱することなく、以下で論じられる第１の領域、層又は区域を、第２の領域、層又は区域と称することもでき、同様に、第２の領域、層又は区域を、第１の領域、層又は区域と称することもできる。
【００１４】
さらに、「下」又は「下部」又は「上」又は「上部」又は「横方向」又は「垂直方向」のような相対語は、ここでは、図に示されているときの１つの要素の別の要素に対する関係を説明するために用いることができる。相対語は、図に描かれた向きに加えて、異なる向きのデバイスを包含するように意図されることが理解されるであろう。例えば、図中のデバイスが回転された場合、他の要素の「下」側にあるものとして記述された要素は、他の要素の「上」側の向きになる。したがって、例示的な用語「下」は、図の具体的な向きに応じて、「下」及び「上」の両方の向きを含むことができる。同様に、図のうちの１つにおけるデバイスが回転された場合、他の要素の「下方」又は「真下」にあるものとして記述された要素は、他の要素の「上方」の向きになる。したがって、例示的な用語「下方」又は「真下」は、上方及び下方の両方の向きを含むことができる。
【００１５】
本発明の実施形態は、ここでは本発明の理想化された実施形態の概略図である断面図を参照して説明される。そのため、例えば、製造技術及び／又は公差の結果として、図の形状からの変形が予期される。したがって、本発明の実施形態は、ここで示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造加工の結果である、形状における偏差を含むものと解釈されるべきである。例えば、矩形として示された注入領域は、典型的には、丸みを帯びた又は湾曲した特徴を有しており、及び／又は、注入領域から非注入領域へと２成分で変化するのではなく、その縁部において注入濃度勾配を有する。同様に、注入により形成される埋め込み領域は、その埋め込み領域と、注入が行われる表面との間の領域内にある程度の注入をもたらすことがある。したがって、図中で示される領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の正確な形状を示すことを意図するものではなく、本発明の範囲を限定することを意図するものでもない。
【００１６】
ここで用いられる用語は、特定の実施形態を説明するためのものであり、本発明を限定することを意図するものではない。ここで用いられる場合、単数形の不定冠詞及び定冠詞は、文脈から明らかにそうではないことが示されていない限り、複数形も含むことが意図される。「含む」及び／又は「含んでいる」という用語は、本明細書において用いられる場合、言及した特徴、整数、ステップ、動作、要素、及び／又は成分の存在を指定するが、１つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素、成分、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
【００１７】
特段の断りのない限り、ここで用いられるすべての用語（技術用語及び科学用語を含む）は、本発明が属する技術分野の当業者によって一般的に理解される意味と同じ意味を有する。通常用いられる辞書で定義されているような用語は、関連のある技術分野の文脈内でのその用語の意味と矛盾しない意味を有するものと解釈されるべきであり、ここで明白にそのように定義されない限り、理想化された又は過度に形式的な意味合いで解釈されるものではないことが、さらに理解されるであろう。
【００１８】
本発明の幾つかの実施形態は、ＭＩＳＦＥＴデバイス、及びＭＩＳＦＥＴデバイスを製造するための関連プロセスに向けられており、その結果、ＭＩＳＦＥＴデバイスがオンになる閾値電圧の上昇、及び／又はＭＩＳＦＥＴデバイスの電子移動度の増大をもたらすことができる。
【００１９】
図１は、本発明の幾つかの実施形態により構成されたＭＩＳＦＥＴ１００の断面図である。図１を参照すると、ＭＩＳＦＥＴ１００は、ＳｉＣ層１１０を含む。ＳｉＣ層１１０は、例えば、５×１０15ｃｍ-3のＰ型Ｃ面（炭素面）４Ｈ−ＳｉＣ基板とすることができる。ＳｉＣ基板は、ノースカロライナ州ダラム所在のＣｒｅｅ Ｉｎｃから入手可能である。ｎ＋ソース領域１１２及びｎ＋ドレイン領域１１４が、ＳｉＣ層１１０のＣ面上に、離間して形成される。ソース領域１１２とドレイン領域１１４との間に、チャネル領域が延びる。ゲートコンタクト１３０は、チャネル領域の上方に位置合わせされ、部分的にソース領域１１２及びドレイン領域１１４の上に重なってもよい。ゲート絶縁層１２０は、ゲートコンタクト１３０をＳｉＣ層１１０から分離する。ソースコンタクト１３２は、ソース領域１１２に接触し、ドレインコンタクト１３４は、ドレイン領域１１４に接触する。本体コンタクト１３６は、ＳｉＣ層１１０のゲートコンタクト１３０とは反対側の表面上にある。ソースコンタクト１３２、ドレインコンタクト１３４、及び／又は本体コンタクト１３６は、ニッケル又はその他の適切な金属を含むことができる。ＭＩＳＥＴ１００は、分離領域１４０ａ、ｂ（例えば、浅いトレンチ分離領域）により、ＳｉＣ層１１０上の隣接するデバイスから隔てられていてもよい。
【００２０】
ＭＩＳＥＴ１００がオンになる閾値電圧は、ソース領域１１２の多数キャリアと同じ極性である正味の電荷（例えば、図１における負電荷記号）をＳｉＣ層１１０との界面に沿って有するゲート絶縁層１２０をＳｉＣ層１１０上に設けることにより、上昇させることができる。正味の界面電荷は、これにより隣接するチャネル領域の電荷キャリアを空乏化し、ＭＩＳＥＴ１００の閾値電圧を上昇させることができる。
【００２１】
正味の電荷は、ゲート絶縁層１２０とＳｉＣ層１１０の炭素面との間の界面に沿って生成され得る。本発明の幾つかの実施形態は、ＳｉＣ層上に二酸化シリコン層を形成することによって負電荷が生成され得ること、及び、二酸化シリコン層に接触するＳｉＣ層の結晶面に沿って存在する炭素原子の量を増加させることによって正味の電荷を増加させることができることという目下の認識から生じ得る。特に、二酸化シリコン層を炭素面（例えば、面に沿って実質的にＳｉ原子が存在しない）ＳｉＣ層上に形成して、ＳｉＣ層の隣接するチャネル領域の多数電荷キャリアを空乏化するのに十分なほど強い正味の電荷を与えることができる。
【００２２】
二酸化シリコン・ゲート絶縁層１２０は、ＳｉＣ層１１０の表面を熱的に酸化させることにより、及び／又は、チャネル領域上に二酸化シリコン層を堆積又は別の方法により設け、その構造体を加熱してそれらの間に界面電荷を形成することにより形成することができる。例えば、ゲート絶縁層１２０は、ＳｉＣ層と反応してそれらの間に界面電荷を形成するように加熱された二酸化シリコンから形成することができる。対照的に、二酸化シリコン・ゲート絶縁層１２０がＳｉＣ層１１０を酸化させることにより形成される場合は、ゲートコンタクト１３０とＳｉＣ層１１０との間の絶縁性を高めるために、第２のゲート絶縁層１２０を、二酸化シリコン・ゲート絶縁層１２０上に、例えば、窒化シリコン及び／又は酸窒化シリコンから形成することができる。幾つかの例示的な実施形態において、ゲート絶縁層とＳｉＣ層との間の界面に沿った正味の電荷を与える領域は、５０Åを超えない厚さを有する。ＳｉＣ層１１０に沿って正味の負の界面電荷を有するゲート絶縁層を形成するために用いることができるこれら及びその他のプロセスは、後で、図６から図１７に関してさらに説明される。
【００２３】
図２は、本発明の幾つかの実施形態により構成された別のＭＩＳＦＥＴ２００の断面図である。図２のＭＩＳＦＥＴ２００は、ソース領域１１２とドレイン領域１１４との間に延びるドープされたチャネル領域１１６が追加されたたこと以外は、図１のＭＩＳＦＥＴと実質的に同じであり得る。図２を参照すると、ソース領域１１２及びドレイン領域１１４がｎ＋領域である場合、ドープされたチャネル領域１１６は、ｎ型とすることができる。
【００２４】
チャネル領域１１６の電子移動度は、そのドーパント濃度を高めることにより、及び／又はチャネル厚（図２における垂直方向）を厚くすることにより増大させることが可能であり、これにより、その電気抵抗を低下させ、それに対応して電流容量を増大させることができる。しかしながら、チャネルのドーピング及び／又はチャネル領域１１６の厚さを厚くすることにより達成することが可能な電気移動度の増大レベルは、ＭＩＳＦＥＴ２００が、ゲートコンタクト１３０とソース領域１１２との間の電位（ＶGS）が定められた閾値電圧を下回るときには非常に低い（好ましくはゼロ）ドレイン漏れ電流でオフにされなければならないという要件による制約を受けることがある。
【００２５】
ゲート絶縁層１２０とＳｉＣ層１１０との間の界面は、ドープされたチャネル領域１１６の多数キャリアと同じ極性の正味の電荷を有しており、ドープされたチャネル領域１１６の隣接部分から離れるように電荷キャリアにバイアスをかける。したがって、図２において、正味の負電荷（例えば、図２における負電荷記号）は、ドープされたチャネル領域１１６における多数電荷キャリア（例えば、電子）と同じ極性を有し、それにより、ゲート・ソース間電圧（ＶGS）がゼロであるときには、ドープされたチャネル領域１１６の少なくとも隣接部分の多数電荷キャリア（例えば、電子）を空乏化する。したがって、ドープされたチャネル領域１１６を、ＶGSが閾値電圧を下回るときにはＭＩＳＦＥＴ２００がオフになることを可能にする一方で、ドープされたチャネル領域１１６における移動度がより高くなるように及び／又はチャネル電流容量が増大するようにするために、より高いｎ型ドーパント濃度を有し及び／又はより厚い厚さを有するように作ることができる。ＭＩＳＦＥＴ２００の閾値電圧を上昇させるために、ＳｉＯ2ゲート絶縁層１２０によって与えられる正味の固定電荷を代替的に又は付加的に用いることができる。
【００２６】
単位面積当たりの正味の負電荷は、ドープされたチャネル領域１１６の隣接する単位面積内のドーパントにより生成される正味の電荷と少なくとも等しい高さの値を与えるように、製造プロセスを通じて調整することができる。したがって、例えば、以下の式１
Ｎ＿チャネル Ｘ ｎ＿チャネル≦Ｎｇ （式１）
により定義されるように、ドープされたチャネル領域１１６のドーピング濃度と厚さとの積は、ＳｉＯ2ゲート絶縁層１２０により与えられる単位面積当たりの負の固定電荷の量と等しいか又はそれより小さくなるべきである。
【００２７】
式１において、項「Ｎ＿チャネル」は、ドープされたチャネル領域１１６のｎ型ドーパント濃度（例えば、ｃｍ-3）を表わし、項「ｎ＿チャネル」は、ドープされたチャネル領域１１６の厚さ（例えば、ｃｍ）を表わし、項「Ｎｇ」は、ＳｉＯ2ゲート絶縁層１２０により与えられる負の固定電荷密度（ｃｍ-2）を表わす。
【００２８】
幾つかの実施形態において、ドープされたチャネル領域１１６は、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までのｎ型ドーパント濃度と、約０．１μｍから約０．５×１０-5μｍまでの厚さを有するものとすることができる。したがって、式１に従うと、ＳｉＯ2ゲート絶縁層１２０により与えられる負の固定電荷は、約−３×１０11ｃｍ-2から約−６×１０13ｃｍ-2までの範囲の正味の電荷密度を生成するように構成することができる。ソース及びドレイン領域１１２及び１１４は各々、ドープされたチャネル領域１１６のｎ型ドーパント濃度より高いｎ型ドーパント濃度を有し、例えば、約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度を有することができる。
【００２９】
本明細書において用いられる「ｐ型」、「ｐ＋」、「ｎ型」及び「ｎ＋」は、同じ又は別の層又は基板の隣接する領域又は他の領域内に存在するよりキャリア濃度よりも高いキャリア濃度によって定められる領域である。本明細書においては、種々の実施形態は、ＳｉＣ層上にｎ型チャネルとｎ＋ソース領域とｎ＋ドレイン領域とを含む、ｎ型ＭＩＳＦＥＴを背景として説明されているが、その他の幾つかの実施形態によれば、ＳｉＣ層上にｐ型チャネルとｐ＋ソース領域とＰ＋ドレイン領域とを含む、ｐ型ＭＩＳＦＥＴ構造体が提供される。ｐ型ＭＩＳＦＥＴの場合、ゲート絶縁層は、ゲートコンタクト１３０とソース領域１１２との間にゼロ電位が存在するときには、チャネル領域の少なくとも隣接部分の電荷キャリア（例えば、正孔）を空乏化する正の固定電荷を、チャネル領域に面する表面に沿って与えるように構成することができる。
【００３０】
ここで、図２に示されるＭＩＳＦＥＴ２００がオフ状態にあるとき、部分的にオン状態であるとき、及び完全にオン状態であるときに提供され得る種々の例示的な動作特性が、図３から図５を参照して説明される。
【００３１】
図３は、ゲートコンタクト１３０とソースコンタクト１３２との間にゼロ電圧が存在し、かつゲートコンタクト１３０とドレインコンタクト１３４と本体コンタクト１３６とが電気的に接続されているときの図２のＭＩＳＦＥＴ２００の断面図である。ゲート絶縁層１２０とＳｉＣ層１１０との間の界面に沿った負の固定電荷は、チャネル領域１１６’の電荷キャリアを効果的に空乏化し、したがって、ピンチオフする。結果的に、（存在するとしても）非常にわずかの電流しか、ドレインコンタクト１３４を通って流れないことになる。
【００３２】
図４は、ゲートコンタクト１３０とソースコンタクト１３２との間に１２Ｖ（ＭＩＳＦＥＴ２００に対する閾値電圧）が印加され（「ＶGS」）、かつソースコンタクト１３２と本体コンタクト１３６とが電気的に接続されているときのＭＩＳＦＥＴ２００の断面図である。１２ＶGSを印加すると、ＣＳｉＯ2空乏層１５０によりもたらされる負電荷の多くが本体コンタクト１３６に反映されるので、空乏領域１１６’がチャネル領域１１６の中央領域から退き、それにより、中央に位置する空乏化されていない電荷キャリア領域１１６’’が形成される。結果的に、電流は、中央に位置する空乏化されていない電荷キャリア領域１１６’’を通ってドレインコンタクト１３４に流れることができる。
【００３３】
図５は、ゲートコンタクト１３０とソースコンタクト１３２との間に２５Ｖが印加され、かつソースコンタクト１３２と本体コンタクト１３５とが電気的に接続されているときのＭＩＳＦＥＴ２００の断面図である。２５ＶGSの電位は、空乏化されていない電荷キャリア領域１１６’’’をチャネル領域１１６の表面まで上方に延ばす。結果的に、はるかに高い電流が、空乏化されていない電荷キャリア領域１１６’’’を通ってドレインコンタクト１３４に流れることができる。
【００３４】
図６から図１２は、本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴ２００を製造するために実行することができるプロセスの一連の断面図である。図６を参照すると、ＳｉＣ層１１０が設けられる。ｎ型ドーパント（例えば、窒素及び／又はリン原子）が約１×１０16ｃｍ-3から約1×１０18ｃｍ-3までの濃度で、約０．１μｍから約０．５×１０-5μｍまでの深さまでＳｉＣ層１１０に注入されることにより、ｎ型層６１０がＳｉＣ層１１０内に形成される。
【００３５】
図７を参照すると、ｎ型層６１０の、ドープされたチャネル領域１１６になる部分の上に、マスクパターン７００が形成される。さらにｎ型ドーパントが約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度でＳｉＣ層１１０の中に注入され、ｎ＋ソース領域１１２及びｎ＋でドレイン領域１１４が形成される。注入されたドーパントは、約１３００℃から約２０００℃までの温度でアニールされ、チャネル領域１１６、ソース領域１１２、及びドレイン領域１１４を形成することができる。マスクパターン７００は、アニール前又はアニール後に除去することができる。
【００３６】
チャネル領域１１６の中に注入されるドーパントの深さ及び濃度は、後で形成されるＳｉＯ2層１２０により与えられる負の固定電荷の量に依存する。上で説明されたように、幾つかの実施形態によれば、チャネル領域１１６のドーピング濃度と厚さとの積は、ゲート絶縁層１２０とＳｉＣ層１１０との間の界面に沿って与えられる負の固定電荷量と等しいか又はそれより小さいものとすべきである。
【００３７】
図８を参照すると、シリコン層８００が、例えば非晶質シリコンの３００Å厚の層を堆積することにより、チャネル領域６１０を含むＳｉＣ層１１０の全体にわたって形成される。図９を参照すると、シリコン層８００が酸化されて予備的な二酸化シリコン層９０２を形成し、さらにまた、Ｃ終端のＳｉＣ層１１０にも、すなわちＳｉＣ層１１０内に埋め込まれたチャネル層６１０の表面沿いにも、少量の酸化が生じることがある。シリコン層８００を、例えば、９５０℃の乾燥酸素環境中で４．５時間の酸化熱処理に供して、予備的な二酸化シリコン層９０２を形成することができる。
【００３８】
図１０を参照すると、予備的な二酸化シリコン層９０２は、予備的な二酸化シリコン層９０２をアニールしてアニール処理された二酸化シリコン層１００２を形成し、かつアニール処理されたＳｉＯ2ゲート絶縁層１００４によってＳｉＣ層１１０との界面に沿って与えられる負電荷の量を制御する、アニール加熱処理に供される。アニール加熱処理は、例えば、酸化窒素環境中で、温度１１００℃で２時間にわたって行うことができる。アニール加熱処理の周囲雰囲気の組成、温度、及び持続時間は、アニール処理されたＳｉＯ2ゲート絶縁層１００２によって与えられる負電荷の量を制御するように調整することができる。
【００３９】
図１１を参照すると、アニール処理された二酸化シリコン層１００２は、湿式又は乾式エッチングプロセスなどによってパターン形成され、二酸化シリコン・ゲート絶縁層１２０を形成する。
【００４０】
図１２を参照すると、ゲートコンタクト１３０、ソースコンタクト１３２、及びドレインコンタクト１３４が、例えば、ニッケル又はその他の適切な金属の１つ又はそれ以上の層を堆積し、その後パターン形成することにより形成される。本体コンタクト１３６は、例えば、ニッケル又はその他の適切な金属の層を堆積することにより、ＳｉＣ層１１０の反対側の表面上に形成される。
【００４１】
得られた構造体を、例えば８５０℃でさらにアニールし、コンタクト構造体１３０、１３２、１３４及び１３６の各々と、ＳｉＣ層１１０の対応する領域との間のオーム性接触を改善することができる。アニールプロセスの温度及び持続時間は、ＳｉＯ2ゲート絶縁層１２０とＳｉＣ層１１０との間の界面に沿って生成される、所望の正味の負電荷が与えられるように調整することができる。正味の負電荷は、ドープされたチャネル領域１１６の隣接する単位面積内のドーパントによって生成される正味の電荷の高さと少なくとも等しくになるように制御することができ、これは、上で式１に関して、チャネル領域１１６のドーピング濃度及び厚さによって定められるものとして説明された。
【００４２】
図１３は、幾つかの実施形態により構成された種々のＣ面ＭＩＳＦＥＴについてのドレイン電流対ゲート電圧を、Ｓｉ終端ＳｉＣＭＩＳＦＥＴ（Ｓｉ面ＭＩＳＦＥＴ）に対して比較するグラフである。図１３を参照すると、曲線１３００は、ドープされたチャネル領域を持たない（埋め込みチャネル（ＢＣ）＝０）のＣ面ＭＩＳＦＥＴデバイスに対応し、これは、図１のＭＩＳＦＥＴ１００に対応し得る。曲線１３０２は、３×１０11ｃｍ-2の電荷濃度を有するドープされたチャネル領域を有する（埋め込みチャネル（ＢＣ）＝３×１０11ｃｍ-2）のＣ面ＭＩＳＦＥＴデバイスに対応し、これは、図２のＭＩＳＦＥＴ２００の実施形態に対応し得る。曲線１３０４は、６×１０11ｃｍ-2の電荷濃度を有するドープされたチャネルを有するＣ面ＭＩＳＦＥＴデバイスに対応し、これは、図２のＭＩＳＦＥＴ２００の別の実施形態に対応し得る。曲線１３０６は、ドープされたチャネル領域を持たない（ＢＣ＝０）Ｓｉ面（シリコン基板層）ＭＩＳＦＥＴデバイスに対応する。
【００４３】
曲線１３００のＣ面ＭＩＳＦＥＴを、曲線１３０６のＳｉ面ＭＩＳＦＥＴと比較すると、Ｃ面ＭＩＳＦＥＴのＳｉＯ2ゲート絶縁層における負電荷が、その閾値電圧（Ｖｔｈ約５Ｖ）を、Ｓｉ面ＭＩＳＦＥＴ（Ｖｔｈ約−０．８Ｖ）と比べて上昇させたことが観察される。曲線１３０２及び１３０４は、ドープされたチャネル領域内のドーパント濃度を増大させることでＳｉ面ＭＩＳＦＥＴの閾値電圧が低下するが、それらの閾値電圧は依然として０Ｖを上回っており、かつドレイン電流を増大させることを例証する。したがって、ゲート・ソース間電圧がゼロであるときにはＣ面ＭＩＳＦＥＴをオフにすることを可能にする一方で、チャネル電流容量を増大させるためにチャネル領域内のドーパント濃度をより高めたＣ面ＭＩＳＦＥＴを製造することを可能にするために、ＳｉＯ2ゲート絶縁層内の負の固定電荷を用いることができる。Ｃ面ＭＩＳＦＥＴの閾値電圧を上昇させるために、ＳｉＯ2ゲート絶縁層内の負電荷を代替的に又は付加的に用いることができる。
【００４４】
図１４から図１９は、図２のＭＩＳＦＥＴ２００を製造するために実行することができる他の幾つかのプロセスの一連の断面図を示す。図１４を参照すると、ＳｉＣ層１１０が設けられる。ｎ型ドーパント（例えば、窒素及び／又はリン原子）が約１×１０16ｃｍ-3から１×１０18ｃｍ-3までの濃度で、約０．１μｍから約０．５×１０-5μｍまでの深さまでＳｉＣ層１１０に注入されることにより、ｎ型層６１０がＳｉＣ層１１０に形成される。
【００４５】
図１５を参照すると、ｎ型層６１０の、ドープされたチャネル領域１１６になる部分の上に、マスクパターン７００が形成される。さらにｎ型ドーパントが約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度でＳｉＣ層１１０の中に注入され、ｎ＋ソース領域１１２及びｎ＋ドレイン領域１１４が形成される。注入されたドーパントは、約１３００℃から約２０００℃までの温度でアニールされ、チャネル領域１１６、ソース領域１１２、及びドレイン領域１１４を形成することができる。マスクパターン７００は、アニール前又はアニール後に除去することができる。上で説明したように、幾つかの実施形態によれば、チャネル領域１１６のドーピング濃度と厚さとの積は、ＣＳｉＯ2空乏層１５０によりもたらされる負の固定電荷量と等しいか又はそれより小さいものとすべきである。
【００４６】
図１６を参照すると、ＳｉＣ層１１０の表面がチャネル領域６１０の表面を含めて酸化され、第１のＳｉＯ2ゲート絶縁層１６０４が形成される。酸化は、ＳｉＣ層１１０を約８００℃から約１２００℃までの範囲の温度で加熱することにより行うことができる。加熱の温度及び持続時間は、第１のＳｉＯ2層１６０４により生成される負電荷の量を調整するように制御することができる。
【００４７】
図１７を参照すると、第２のゲート絶縁層１７００が、第１のＳｉＯ2ゲート絶縁層１６０４層上に形成される。図１８を参照すると、得られた構造体を、第１のゲート絶縁層１８０４とＳｉＣ１１０との間の界面に沿って与えられる負電荷量を制御するために第１のゲート絶縁層１６０４をアニールする、アニール加熱処理に供することができる。アニール加熱処理は、例えば、酸化窒素環境中で、温度１１００℃で２時間にわたって行うことができる。アニール加熱処理の周囲雰囲気の組成、温度、及び持続時間は、第１のゲート絶縁層１８０４とＳｉＣ層１１０との間の界面に沿って与えられる正味の負電荷を制御するように調整することができる。
【００４８】
図１９を参照すると、第２のゲート絶縁層１７００及び第１のゲート絶縁層１８０４は、湿式又は乾式エッチングプロセスなどによってパターン形成され、後で形成されるゲートコンタクトとＳｉＣ層１１０との間に積層された多層ゲート絶縁層１２０を形成する。
【００４９】
例えば図１、図２及び図１２に関して上で説明されたようにして、上述のその他のプロセスを得られた構造体に対して行って、ゲートコンタクト１３０、ソースコンタクト１３２、ドレインコンタクト１３４、及び本体コンタクト１３６を設けることができる。得られた構造体を、例えば８５０℃でさらにアニールし、コンタクト構造体１３０、１３２、１３４及び１３６の各々と、ＳｉＣ層１１０の対応する領域との間のオーム性接触を改善し、かつゲート絶縁層１２０とＳｉＣ層１１０との間の界面に沿った負電荷をさらに増加させることもできる。アニールプロセスの温度及び持続時間は、所望の正味の負電荷が与えられるように調整することが可能であり、正味の負電荷は、ドープされたチャネル領域１１６の隣接する単位面積内のドーパントによって生成される正味の電荷の高さと少なくとも等しくなるように制御することができ、これは、上で式１に関して、チャネル領域１１６のドーピング濃度及び厚さによって定められるものとして説明された。
【００５０】
図面及び明細書において、本発明の典型的な好ましい実施形態が開示されており、特定の用語が使用されているが、それらは、一般的かつ説明的な意味合いで用いられているに過ぎず、限定を目的とするものではなく、本発明の範囲は、以下の特許請求の範囲において述べられる。
【符号の説明】
【００５１】
１００、２００：ＭＩＳＦＥＴ
１１０：ＳｉＣ層
１１２：ソース領域
１１４：ドレイン領域
１１６：ドープされたチャネル領域
１１６’：空乏領域
１１６’’、１１６’’’：空乏化されていない電荷キャリア領域
１２０：ゲート絶縁層
１３０：ゲートコンタクト
１３２：ソースコンタクト
１３４：ドレインコンタクト
１３６：本体コンタクト
１４０ａ、ｂ：分離領域
６１０：ｎ型層
７００：マスクパターン
８００：シリコン層
９０２：予備的な二酸化シリコン層
１００２：アニール処理された二酸化シリコン層
１６０４：第１のＳｉＯ2ゲート絶縁層
１７００：第２のゲート絶縁層
１８０４：第１のゲート絶縁層
【技術分野】
【０００１】
本発明は、マイクロ電子デバイスに関し、より具体的には、例えば金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）などのトランジスタ、及び関連した製造プロセスに関する。
（政府の権益の声明）
本発明は、陸軍省の支援により契約番号第Ｗ９１１ＮＦ−０４−２−００２１号の下で為されたものである。米国政府は本発明における一定の権利を有する。
【背景技術】
【０００２】
パワー半導体デバイスは、大電流、高電圧、及び／又は高周波数信号を調整するために広く用いられている。現代のパワーデバイスは、一般に、単結晶シリコン半導体材料から製造される。広く用いられている１つのパワーデバイスは、パワー金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。パワーＭＯＳＦＥＴにおいて、制御信号は、介在する二酸化シリコン絶縁体で半導体表面から隔てられたゲート電極に供給される。電流の伝導は、バイポーラトランジスタの動作において用いられる少数キャリア注入の存在なしに、多数キャリアの輸送により生じる。
【０００３】
ＭＯＳＦＥＴは、炭化シリコン（ＳｉＣ）層上に形成することができる。炭化シリコン（ＳｉＣ）は、高温、高電圧、高周波数、及び／又は高出力用の電子回路のための半導体材料として魅力的なものとなる電気的特性と物理的特性との組み合わせを有する。これらの特性は、３．２ｅＶのバンドギャップ、４ＭＶ／ｃｍの電界破壊、４．９Ｗ／ｃｍ−Ｋの熱伝導率、及び２．０×１０7ｃｍ／秒の電子ドリフト速度を含む。
【０００４】
その結果として、これらの特性により、炭化シリコンベースのＭＯＳＦＥＴパワーデバイスは、シリコンベースのＭＯＳＦＥＴパワーデバイスよりも高い温度、高い出力レベル、高い周波数（例えば、無線帯域、Ｓ帯域、Ｘ帯域）、及び／又は、より低い固有オン抵抗で動作することが可能になり得る。炭化シリコン内に作られたパワーＭＯＳＦＥＴは、Ｐａｌｍｏｕｒに付与され、かつ本発明の譲受人に譲渡された「Ｐｏｗｅｒ ＭＯＳＦＥＴ ｉｎ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ」と題する特許文献１に記載されている。
【０００５】
炭化シリコンベースのＭＯＳＦＥＴの電子移動度を高めることにより、その出力及び周波数動作特性を改善することができる。電子移動度は、電界の存在下で電子がどれだけすばやくその飽和速度まで加速されるかの基準である。高い電子移動度を有する半導体材料は、より低い電界でより多くの電流を駆動することができるので、電界が印加されたときにより速い応答時間が得られるため、典型的には好ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５，５０６，４２１号明細書
【発明の概要】
【０００７】
幾つかの実施形態によると、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）は、第１の導電型の離間されたソース領域とドレイン領域とをその中に有するＳｉＣ層を含む。第１のゲート絶縁層は、ＳｉＣ層上にあり、ＳｉＣ層との界面に沿って、ソース領域の多数キャリアと同じ極性の正味の電荷を有する。ゲートコンタクトは、ソース領域とドレイン領域との間のＳｉＣ層のチャネル領域の上方の、第１のゲート絶縁層上にある。
【０００８】
第１のゲート絶縁層とＳｉＣ層との間の界面に沿った正味の電荷は、ＳｉＣ層内のソース領域とドレイン領域との間のチャネル領域の隣接部分の多数キャリアを空乏化し、これによりＭＩＳＦＥＴの閾値電圧を上昇させることができる。
【０００９】
金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の製造は、第１の導電型の離間されたソース領域とドレイン領域とを有する、ＳｉＣ層を設けるステップを含むことができる。ＳｉＣ層上に、ソース領域の多数キャリアと同じ極性の正味の電荷をＳｉＣ層との界面に沿って有する、第１のゲート絶縁層が形成される。ソース領域とドレイン領域との間のＳｉＣ層のチャネル領域の上方に、第１のゲート絶縁層上のゲートコンタクトが設けられる。
【００１０】
添付図面は、本発明のさらなる理解を提供するために含まれ、本出願に組み入れられ、かつその一部を構成するものであり、本発明の特定の実施形態を例証する。
【図面の簡単な説明】
【００１１】
【図１】本発明の幾つかの実施形態による、ソース及びドレイン領域を備えたＳｉＣ層と、ＳｉＣ層上にある、負の界面電荷を含むＳｉＯ2ゲート絶縁層とを有するＭＩＳＦＥＴの断面図である。
【図２】本発明の幾つかの実施形態による、ＳｉＣ層のドープされたチャネル領域の上に、負の界面電荷を含むＳｉＯ2を備えたＭＩＳＦＥＴの断面図である。
【図３】本発明の幾つかの実施形態による、ゲートコンタクトとソース領域との間にゼロ電圧が存在するときに、ドープされたチャネル領域を空乏化し、かつピンチオフする、負の界面電荷を含むＳｉＯ2層を備えた図２のＭＩＳＦＥＴの断面図である。
【図４】本発明の幾つかの実施形態による、チャネル領域の空乏化されていない部分を通る伝導を誘起する閾値電圧がゲートコンタクトとソース領域との間に印加され、それによってドレインコンタクトを通って低電流が流れるようになった、図２のＭＩＳＦＥＴの断面図である。
【図５】本発明の幾つかの実施形態による、閾値電圧よりも実質的に高い電圧がゲートコンタクトとソース領域との間に印加されて、チャネル領域の少なくとも大部分を通る伝導が誘起され、ドレインコンタクトを高電流が通るようになった、図１のＭＩＳＦＥＴの断面図である。
【図６】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図７】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図８】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図９】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図１０】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図１１】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図１２】本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのプロセスの一連の断面図の１つである。
【図１３】種々のＣ面ＭＩＳＦＥＴデバイスについてのドレイン電流対ゲート電圧を、Ｓｉ面ＭＩＳＦＥＴデバイスに対して比較するグラフである。
【図１４】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１５】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１６】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１７】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１８】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【図１９】本発明のその他の幾つかの実施形態による、図２のＭＩＳＦＥＴを製造するためのその他の幾つかのプロセスの一連の断面図の１つである。
【発明を実施するための形態】
【００１２】
本発明は、本発明の実施形態が示された添付の図面を参照して、以下、より詳細に説明される。しかしながら、本発明は、多くの異なる形態で具体化することができ、ここに述べられた実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が十分かつ完全なものとなるように、そして当業者に本発明の範囲を十分に伝えられるように提供される。図面において、層及び領域の大きさ及び相対的な大きさは、分かり易くするために誇張されている場合がある。ある要素又は層が別の要素又は層「の上にある」、「に接続される」又は「に結合される」ものとして言及されている場合、これは、直接、他の要素又は層の上にあり、接続され、若しくは結合されていることもあり、又は、介在する要素又は層が存在することもあることが理解されるであろう。対照的に、ある要素が別の要素又は層「の直接上にある」、「に直接接続される」又は「に直接結合される」ものとして言及されている場合、介在する要素又は層は存在しない。ここで用いられる場合、用語「及び／又は」は、関連付けられた列挙された項目のうちの１つ又はそれ以上のいずれか及びすべての組み合わせを含む。全体を通して、同様の番号は、同様の要素を指す。
【００１３】
第１及び第２のという用語が、ここでは、種々の領域、層及び／又は区域を説明するために用いられているが、これらの領域、層及び／又は区域は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの領域、層又は区域を別の領域、層又は区域と区別するために用いられているに過ぎない。したがって、本発明の教示から逸脱することなく、以下で論じられる第１の領域、層又は区域を、第２の領域、層又は区域と称することもでき、同様に、第２の領域、層又は区域を、第１の領域、層又は区域と称することもできる。
【００１４】
さらに、「下」又は「下部」又は「上」又は「上部」又は「横方向」又は「垂直方向」のような相対語は、ここでは、図に示されているときの１つの要素の別の要素に対する関係を説明するために用いることができる。相対語は、図に描かれた向きに加えて、異なる向きのデバイスを包含するように意図されることが理解されるであろう。例えば、図中のデバイスが回転された場合、他の要素の「下」側にあるものとして記述された要素は、他の要素の「上」側の向きになる。したがって、例示的な用語「下」は、図の具体的な向きに応じて、「下」及び「上」の両方の向きを含むことができる。同様に、図のうちの１つにおけるデバイスが回転された場合、他の要素の「下方」又は「真下」にあるものとして記述された要素は、他の要素の「上方」の向きになる。したがって、例示的な用語「下方」又は「真下」は、上方及び下方の両方の向きを含むことができる。
【００１５】
本発明の実施形態は、ここでは本発明の理想化された実施形態の概略図である断面図を参照して説明される。そのため、例えば、製造技術及び／又は公差の結果として、図の形状からの変形が予期される。したがって、本発明の実施形態は、ここで示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造加工の結果である、形状における偏差を含むものと解釈されるべきである。例えば、矩形として示された注入領域は、典型的には、丸みを帯びた又は湾曲した特徴を有しており、及び／又は、注入領域から非注入領域へと２成分で変化するのではなく、その縁部において注入濃度勾配を有する。同様に、注入により形成される埋め込み領域は、その埋め込み領域と、注入が行われる表面との間の領域内にある程度の注入をもたらすことがある。したがって、図中で示される領域は、本質的に概略的なものであり、それらの形状は、デバイスの領域の正確な形状を示すことを意図するものではなく、本発明の範囲を限定することを意図するものでもない。
【００１６】
ここで用いられる用語は、特定の実施形態を説明するためのものであり、本発明を限定することを意図するものではない。ここで用いられる場合、単数形の不定冠詞及び定冠詞は、文脈から明らかにそうではないことが示されていない限り、複数形も含むことが意図される。「含む」及び／又は「含んでいる」という用語は、本明細書において用いられる場合、言及した特徴、整数、ステップ、動作、要素、及び／又は成分の存在を指定するが、１つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素、成分、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
【００１７】
特段の断りのない限り、ここで用いられるすべての用語（技術用語及び科学用語を含む）は、本発明が属する技術分野の当業者によって一般的に理解される意味と同じ意味を有する。通常用いられる辞書で定義されているような用語は、関連のある技術分野の文脈内でのその用語の意味と矛盾しない意味を有するものと解釈されるべきであり、ここで明白にそのように定義されない限り、理想化された又は過度に形式的な意味合いで解釈されるものではないことが、さらに理解されるであろう。
【００１８】
本発明の幾つかの実施形態は、ＭＩＳＦＥＴデバイス、及びＭＩＳＦＥＴデバイスを製造するための関連プロセスに向けられており、その結果、ＭＩＳＦＥＴデバイスがオンになる閾値電圧の上昇、及び／又はＭＩＳＦＥＴデバイスの電子移動度の増大をもたらすことができる。
【００１９】
図１は、本発明の幾つかの実施形態により構成されたＭＩＳＦＥＴ１００の断面図である。図１を参照すると、ＭＩＳＦＥＴ１００は、ＳｉＣ層１１０を含む。ＳｉＣ層１１０は、例えば、５×１０15ｃｍ-3のＰ型Ｃ面（炭素面）４Ｈ−ＳｉＣ基板とすることができる。ＳｉＣ基板は、ノースカロライナ州ダラム所在のＣｒｅｅ Ｉｎｃから入手可能である。ｎ＋ソース領域１１２及びｎ＋ドレイン領域１１４が、ＳｉＣ層１１０のＣ面上に、離間して形成される。ソース領域１１２とドレイン領域１１４との間に、チャネル領域が延びる。ゲートコンタクト１３０は、チャネル領域の上方に位置合わせされ、部分的にソース領域１１２及びドレイン領域１１４の上に重なってもよい。ゲート絶縁層１２０は、ゲートコンタクト１３０をＳｉＣ層１１０から分離する。ソースコンタクト１３２は、ソース領域１１２に接触し、ドレインコンタクト１３４は、ドレイン領域１１４に接触する。本体コンタクト１３６は、ＳｉＣ層１１０のゲートコンタクト１３０とは反対側の表面上にある。ソースコンタクト１３２、ドレインコンタクト１３４、及び／又は本体コンタクト１３６は、ニッケル又はその他の適切な金属を含むことができる。ＭＩＳＥＴ１００は、分離領域１４０ａ、ｂ（例えば、浅いトレンチ分離領域）により、ＳｉＣ層１１０上の隣接するデバイスから隔てられていてもよい。
【００２０】
ＭＩＳＥＴ１００がオンになる閾値電圧は、ソース領域１１２の多数キャリアと同じ極性である正味の電荷（例えば、図１における負電荷記号）をＳｉＣ層１１０との界面に沿って有するゲート絶縁層１２０をＳｉＣ層１１０上に設けることにより、上昇させることができる。正味の界面電荷は、これにより隣接するチャネル領域の電荷キャリアを空乏化し、ＭＩＳＥＴ１００の閾値電圧を上昇させることができる。
【００２１】
正味の電荷は、ゲート絶縁層１２０とＳｉＣ層１１０の炭素面との間の界面に沿って生成され得る。本発明の幾つかの実施形態は、ＳｉＣ層上に二酸化シリコン層を形成することによって負電荷が生成され得ること、及び、二酸化シリコン層に接触するＳｉＣ層の結晶面に沿って存在する炭素原子の量を増加させることによって正味の電荷を増加させることができることという目下の認識から生じ得る。特に、二酸化シリコン層を炭素面（例えば、面に沿って実質的にＳｉ原子が存在しない）ＳｉＣ層上に形成して、ＳｉＣ層の隣接するチャネル領域の多数電荷キャリアを空乏化するのに十分なほど強い正味の電荷を与えることができる。
【００２２】
二酸化シリコン・ゲート絶縁層１２０は、ＳｉＣ層１１０の表面を熱的に酸化させることにより、及び／又は、チャネル領域上に二酸化シリコン層を堆積又は別の方法により設け、その構造体を加熱してそれらの間に界面電荷を形成することにより形成することができる。例えば、ゲート絶縁層１２０は、ＳｉＣ層と反応してそれらの間に界面電荷を形成するように加熱された二酸化シリコンから形成することができる。対照的に、二酸化シリコン・ゲート絶縁層１２０がＳｉＣ層１１０を酸化させることにより形成される場合は、ゲートコンタクト１３０とＳｉＣ層１１０との間の絶縁性を高めるために、第２のゲート絶縁層１２０を、二酸化シリコン・ゲート絶縁層１２０上に、例えば、窒化シリコン及び／又は酸窒化シリコンから形成することができる。幾つかの例示的な実施形態において、ゲート絶縁層とＳｉＣ層との間の界面に沿った正味の電荷を与える領域は、５０Åを超えない厚さを有する。ＳｉＣ層１１０に沿って正味の負の界面電荷を有するゲート絶縁層を形成するために用いることができるこれら及びその他のプロセスは、後で、図６から図１７に関してさらに説明される。
【００２３】
図２は、本発明の幾つかの実施形態により構成された別のＭＩＳＦＥＴ２００の断面図である。図２のＭＩＳＦＥＴ２００は、ソース領域１１２とドレイン領域１１４との間に延びるドープされたチャネル領域１１６が追加されたたこと以外は、図１のＭＩＳＦＥＴと実質的に同じであり得る。図２を参照すると、ソース領域１１２及びドレイン領域１１４がｎ＋領域である場合、ドープされたチャネル領域１１６は、ｎ型とすることができる。
【００２４】
チャネル領域１１６の電子移動度は、そのドーパント濃度を高めることにより、及び／又はチャネル厚（図２における垂直方向）を厚くすることにより増大させることが可能であり、これにより、その電気抵抗を低下させ、それに対応して電流容量を増大させることができる。しかしながら、チャネルのドーピング及び／又はチャネル領域１１６の厚さを厚くすることにより達成することが可能な電気移動度の増大レベルは、ＭＩＳＦＥＴ２００が、ゲートコンタクト１３０とソース領域１１２との間の電位（ＶGS）が定められた閾値電圧を下回るときには非常に低い（好ましくはゼロ）ドレイン漏れ電流でオフにされなければならないという要件による制約を受けることがある。
【００２５】
ゲート絶縁層１２０とＳｉＣ層１１０との間の界面は、ドープされたチャネル領域１１６の多数キャリアと同じ極性の正味の電荷を有しており、ドープされたチャネル領域１１６の隣接部分から離れるように電荷キャリアにバイアスをかける。したがって、図２において、正味の負電荷（例えば、図２における負電荷記号）は、ドープされたチャネル領域１１６における多数電荷キャリア（例えば、電子）と同じ極性を有し、それにより、ゲート・ソース間電圧（ＶGS）がゼロであるときには、ドープされたチャネル領域１１６の少なくとも隣接部分の多数電荷キャリア（例えば、電子）を空乏化する。したがって、ドープされたチャネル領域１１６を、ＶGSが閾値電圧を下回るときにはＭＩＳＦＥＴ２００がオフになることを可能にする一方で、ドープされたチャネル領域１１６における移動度がより高くなるように及び／又はチャネル電流容量が増大するようにするために、より高いｎ型ドーパント濃度を有し及び／又はより厚い厚さを有するように作ることができる。ＭＩＳＦＥＴ２００の閾値電圧を上昇させるために、ＳｉＯ2ゲート絶縁層１２０によって与えられる正味の固定電荷を代替的に又は付加的に用いることができる。
【００２６】
単位面積当たりの正味の負電荷は、ドープされたチャネル領域１１６の隣接する単位面積内のドーパントにより生成される正味の電荷と少なくとも等しい高さの値を与えるように、製造プロセスを通じて調整することができる。したがって、例えば、以下の式１
Ｎ＿チャネル Ｘ ｎ＿チャネル≦Ｎｇ （式１）
により定義されるように、ドープされたチャネル領域１１６のドーピング濃度と厚さとの積は、ＳｉＯ2ゲート絶縁層１２０により与えられる単位面積当たりの負の固定電荷の量と等しいか又はそれより小さくなるべきである。
【００２７】
式１において、項「Ｎ＿チャネル」は、ドープされたチャネル領域１１６のｎ型ドーパント濃度（例えば、ｃｍ-3）を表わし、項「ｎ＿チャネル」は、ドープされたチャネル領域１１６の厚さ（例えば、ｃｍ）を表わし、項「Ｎｇ」は、ＳｉＯ2ゲート絶縁層１２０により与えられる負の固定電荷密度（ｃｍ-2）を表わす。
【００２８】
幾つかの実施形態において、ドープされたチャネル領域１１６は、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までのｎ型ドーパント濃度と、約０．１μｍから約０．５×１０-5μｍまでの厚さを有するものとすることができる。したがって、式１に従うと、ＳｉＯ2ゲート絶縁層１２０により与えられる負の固定電荷は、約−３×１０11ｃｍ-2から約−６×１０13ｃｍ-2までの範囲の正味の電荷密度を生成するように構成することができる。ソース及びドレイン領域１１２及び１１４は各々、ドープされたチャネル領域１１６のｎ型ドーパント濃度より高いｎ型ドーパント濃度を有し、例えば、約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度を有することができる。
【００２９】
本明細書において用いられる「ｐ型」、「ｐ＋」、「ｎ型」及び「ｎ＋」は、同じ又は別の層又は基板の隣接する領域又は他の領域内に存在するよりキャリア濃度よりも高いキャリア濃度によって定められる領域である。本明細書においては、種々の実施形態は、ＳｉＣ層上にｎ型チャネルとｎ＋ソース領域とｎ＋ドレイン領域とを含む、ｎ型ＭＩＳＦＥＴを背景として説明されているが、その他の幾つかの実施形態によれば、ＳｉＣ層上にｐ型チャネルとｐ＋ソース領域とＰ＋ドレイン領域とを含む、ｐ型ＭＩＳＦＥＴ構造体が提供される。ｐ型ＭＩＳＦＥＴの場合、ゲート絶縁層は、ゲートコンタクト１３０とソース領域１１２との間にゼロ電位が存在するときには、チャネル領域の少なくとも隣接部分の電荷キャリア（例えば、正孔）を空乏化する正の固定電荷を、チャネル領域に面する表面に沿って与えるように構成することができる。
【００３０】
ここで、図２に示されるＭＩＳＦＥＴ２００がオフ状態にあるとき、部分的にオン状態であるとき、及び完全にオン状態であるときに提供され得る種々の例示的な動作特性が、図３から図５を参照して説明される。
【００３１】
図３は、ゲートコンタクト１３０とソースコンタクト１３２との間にゼロ電圧が存在し、かつゲートコンタクト１３０とドレインコンタクト１３４と本体コンタクト１３６とが電気的に接続されているときの図２のＭＩＳＦＥＴ２００の断面図である。ゲート絶縁層１２０とＳｉＣ層１１０との間の界面に沿った負の固定電荷は、チャネル領域１１６’の電荷キャリアを効果的に空乏化し、したがって、ピンチオフする。結果的に、（存在するとしても）非常にわずかの電流しか、ドレインコンタクト１３４を通って流れないことになる。
【００３２】
図４は、ゲートコンタクト１３０とソースコンタクト１３２との間に１２Ｖ（ＭＩＳＦＥＴ２００に対する閾値電圧）が印加され（「ＶGS」）、かつソースコンタクト１３２と本体コンタクト１３６とが電気的に接続されているときのＭＩＳＦＥＴ２００の断面図である。１２ＶGSを印加すると、ＣＳｉＯ2空乏層１５０によりもたらされる負電荷の多くが本体コンタクト１３６に反映されるので、空乏領域１１６’がチャネル領域１１６の中央領域から退き、それにより、中央に位置する空乏化されていない電荷キャリア領域１１６’’が形成される。結果的に、電流は、中央に位置する空乏化されていない電荷キャリア領域１１６’’を通ってドレインコンタクト１３４に流れることができる。
【００３３】
図５は、ゲートコンタクト１３０とソースコンタクト１３２との間に２５Ｖが印加され、かつソースコンタクト１３２と本体コンタクト１３５とが電気的に接続されているときのＭＩＳＦＥＴ２００の断面図である。２５ＶGSの電位は、空乏化されていない電荷キャリア領域１１６’’’をチャネル領域１１６の表面まで上方に延ばす。結果的に、はるかに高い電流が、空乏化されていない電荷キャリア領域１１６’’’を通ってドレインコンタクト１３４に流れることができる。
【００３４】
図６から図１２は、本発明の幾つかの実施形態による、図２のＭＩＳＦＥＴ２００を製造するために実行することができるプロセスの一連の断面図である。図６を参照すると、ＳｉＣ層１１０が設けられる。ｎ型ドーパント（例えば、窒素及び／又はリン原子）が約１×１０16ｃｍ-3から約1×１０18ｃｍ-3までの濃度で、約０．１μｍから約０．５×１０-5μｍまでの深さまでＳｉＣ層１１０に注入されることにより、ｎ型層６１０がＳｉＣ層１１０内に形成される。
【００３５】
図７を参照すると、ｎ型層６１０の、ドープされたチャネル領域１１６になる部分の上に、マスクパターン７００が形成される。さらにｎ型ドーパントが約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度でＳｉＣ層１１０の中に注入され、ｎ＋ソース領域１１２及びｎ＋でドレイン領域１１４が形成される。注入されたドーパントは、約１３００℃から約２０００℃までの温度でアニールされ、チャネル領域１１６、ソース領域１１２、及びドレイン領域１１４を形成することができる。マスクパターン７００は、アニール前又はアニール後に除去することができる。
【００３６】
チャネル領域１１６の中に注入されるドーパントの深さ及び濃度は、後で形成されるＳｉＯ2層１２０により与えられる負の固定電荷の量に依存する。上で説明されたように、幾つかの実施形態によれば、チャネル領域１１６のドーピング濃度と厚さとの積は、ゲート絶縁層１２０とＳｉＣ層１１０との間の界面に沿って与えられる負の固定電荷量と等しいか又はそれより小さいものとすべきである。
【００３７】
図８を参照すると、シリコン層８００が、例えば非晶質シリコンの３００Å厚の層を堆積することにより、チャネル領域６１０を含むＳｉＣ層１１０の全体にわたって形成される。図９を参照すると、シリコン層８００が酸化されて予備的な二酸化シリコン層９０２を形成し、さらにまた、Ｃ終端のＳｉＣ層１１０にも、すなわちＳｉＣ層１１０内に埋め込まれたチャネル層６１０の表面沿いにも、少量の酸化が生じることがある。シリコン層８００を、例えば、９５０℃の乾燥酸素環境中で４．５時間の酸化熱処理に供して、予備的な二酸化シリコン層９０２を形成することができる。
【００３８】
図１０を参照すると、予備的な二酸化シリコン層９０２は、予備的な二酸化シリコン層９０２をアニールしてアニール処理された二酸化シリコン層１００２を形成し、かつアニール処理されたＳｉＯ2ゲート絶縁層１００４によってＳｉＣ層１１０との界面に沿って与えられる負電荷の量を制御する、アニール加熱処理に供される。アニール加熱処理は、例えば、酸化窒素環境中で、温度１１００℃で２時間にわたって行うことができる。アニール加熱処理の周囲雰囲気の組成、温度、及び持続時間は、アニール処理されたＳｉＯ2ゲート絶縁層１００２によって与えられる負電荷の量を制御するように調整することができる。
【００３９】
図１１を参照すると、アニール処理された二酸化シリコン層１００２は、湿式又は乾式エッチングプロセスなどによってパターン形成され、二酸化シリコン・ゲート絶縁層１２０を形成する。
【００４０】
図１２を参照すると、ゲートコンタクト１３０、ソースコンタクト１３２、及びドレインコンタクト１３４が、例えば、ニッケル又はその他の適切な金属の１つ又はそれ以上の層を堆積し、その後パターン形成することにより形成される。本体コンタクト１３６は、例えば、ニッケル又はその他の適切な金属の層を堆積することにより、ＳｉＣ層１１０の反対側の表面上に形成される。
【００４１】
得られた構造体を、例えば８５０℃でさらにアニールし、コンタクト構造体１３０、１３２、１３４及び１３６の各々と、ＳｉＣ層１１０の対応する領域との間のオーム性接触を改善することができる。アニールプロセスの温度及び持続時間は、ＳｉＯ2ゲート絶縁層１２０とＳｉＣ層１１０との間の界面に沿って生成される、所望の正味の負電荷が与えられるように調整することができる。正味の負電荷は、ドープされたチャネル領域１１６の隣接する単位面積内のドーパントによって生成される正味の電荷の高さと少なくとも等しくになるように制御することができ、これは、上で式１に関して、チャネル領域１１６のドーピング濃度及び厚さによって定められるものとして説明された。
【００４２】
図１３は、幾つかの実施形態により構成された種々のＣ面ＭＩＳＦＥＴについてのドレイン電流対ゲート電圧を、Ｓｉ終端ＳｉＣＭＩＳＦＥＴ（Ｓｉ面ＭＩＳＦＥＴ）に対して比較するグラフである。図１３を参照すると、曲線１３００は、ドープされたチャネル領域を持たない（埋め込みチャネル（ＢＣ）＝０）のＣ面ＭＩＳＦＥＴデバイスに対応し、これは、図１のＭＩＳＦＥＴ１００に対応し得る。曲線１３０２は、３×１０11ｃｍ-2の電荷濃度を有するドープされたチャネル領域を有する（埋め込みチャネル（ＢＣ）＝３×１０11ｃｍ-2）のＣ面ＭＩＳＦＥＴデバイスに対応し、これは、図２のＭＩＳＦＥＴ２００の実施形態に対応し得る。曲線１３０４は、６×１０11ｃｍ-2の電荷濃度を有するドープされたチャネルを有するＣ面ＭＩＳＦＥＴデバイスに対応し、これは、図２のＭＩＳＦＥＴ２００の別の実施形態に対応し得る。曲線１３０６は、ドープされたチャネル領域を持たない（ＢＣ＝０）Ｓｉ面（シリコン基板層）ＭＩＳＦＥＴデバイスに対応する。
【００４３】
曲線１３００のＣ面ＭＩＳＦＥＴを、曲線１３０６のＳｉ面ＭＩＳＦＥＴと比較すると、Ｃ面ＭＩＳＦＥＴのＳｉＯ2ゲート絶縁層における負電荷が、その閾値電圧（Ｖｔｈ約５Ｖ）を、Ｓｉ面ＭＩＳＦＥＴ（Ｖｔｈ約−０．８Ｖ）と比べて上昇させたことが観察される。曲線１３０２及び１３０４は、ドープされたチャネル領域内のドーパント濃度を増大させることでＳｉ面ＭＩＳＦＥＴの閾値電圧が低下するが、それらの閾値電圧は依然として０Ｖを上回っており、かつドレイン電流を増大させることを例証する。したがって、ゲート・ソース間電圧がゼロであるときにはＣ面ＭＩＳＦＥＴをオフにすることを可能にする一方で、チャネル電流容量を増大させるためにチャネル領域内のドーパント濃度をより高めたＣ面ＭＩＳＦＥＴを製造することを可能にするために、ＳｉＯ2ゲート絶縁層内の負の固定電荷を用いることができる。Ｃ面ＭＩＳＦＥＴの閾値電圧を上昇させるために、ＳｉＯ2ゲート絶縁層内の負電荷を代替的に又は付加的に用いることができる。
【００４４】
図１４から図１９は、図２のＭＩＳＦＥＴ２００を製造するために実行することができる他の幾つかのプロセスの一連の断面図を示す。図１４を参照すると、ＳｉＣ層１１０が設けられる。ｎ型ドーパント（例えば、窒素及び／又はリン原子）が約１×１０16ｃｍ-3から１×１０18ｃｍ-3までの濃度で、約０．１μｍから約０．５×１０-5μｍまでの深さまでＳｉＣ層１１０に注入されることにより、ｎ型層６１０がＳｉＣ層１１０に形成される。
【００４５】
図１５を参照すると、ｎ型層６１０の、ドープされたチャネル領域１１６になる部分の上に、マスクパターン７００が形成される。さらにｎ型ドーパントが約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度でＳｉＣ層１１０の中に注入され、ｎ＋ソース領域１１２及びｎ＋ドレイン領域１１４が形成される。注入されたドーパントは、約１３００℃から約２０００℃までの温度でアニールされ、チャネル領域１１６、ソース領域１１２、及びドレイン領域１１４を形成することができる。マスクパターン７００は、アニール前又はアニール後に除去することができる。上で説明したように、幾つかの実施形態によれば、チャネル領域１１６のドーピング濃度と厚さとの積は、ＣＳｉＯ2空乏層１５０によりもたらされる負の固定電荷量と等しいか又はそれより小さいものとすべきである。
【００４６】
図１６を参照すると、ＳｉＣ層１１０の表面がチャネル領域６１０の表面を含めて酸化され、第１のＳｉＯ2ゲート絶縁層１６０４が形成される。酸化は、ＳｉＣ層１１０を約８００℃から約１２００℃までの範囲の温度で加熱することにより行うことができる。加熱の温度及び持続時間は、第１のＳｉＯ2層１６０４により生成される負電荷の量を調整するように制御することができる。
【００４７】
図１７を参照すると、第２のゲート絶縁層１７００が、第１のＳｉＯ2ゲート絶縁層１６０４層上に形成される。図１８を参照すると、得られた構造体を、第１のゲート絶縁層１８０４とＳｉＣ１１０との間の界面に沿って与えられる負電荷量を制御するために第１のゲート絶縁層１６０４をアニールする、アニール加熱処理に供することができる。アニール加熱処理は、例えば、酸化窒素環境中で、温度１１００℃で２時間にわたって行うことができる。アニール加熱処理の周囲雰囲気の組成、温度、及び持続時間は、第１のゲート絶縁層１８０４とＳｉＣ層１１０との間の界面に沿って与えられる正味の負電荷を制御するように調整することができる。
【００４８】
図１９を参照すると、第２のゲート絶縁層１７００及び第１のゲート絶縁層１８０４は、湿式又は乾式エッチングプロセスなどによってパターン形成され、後で形成されるゲートコンタクトとＳｉＣ層１１０との間に積層された多層ゲート絶縁層１２０を形成する。
【００４９】
例えば図１、図２及び図１２に関して上で説明されたようにして、上述のその他のプロセスを得られた構造体に対して行って、ゲートコンタクト１３０、ソースコンタクト１３２、ドレインコンタクト１３４、及び本体コンタクト１３６を設けることができる。得られた構造体を、例えば８５０℃でさらにアニールし、コンタクト構造体１３０、１３２、１３４及び１３６の各々と、ＳｉＣ層１１０の対応する領域との間のオーム性接触を改善し、かつゲート絶縁層１２０とＳｉＣ層１１０との間の界面に沿った負電荷をさらに増加させることもできる。アニールプロセスの温度及び持続時間は、所望の正味の負電荷が与えられるように調整することが可能であり、正味の負電荷は、ドープされたチャネル領域１１６の隣接する単位面積内のドーパントによって生成される正味の電荷の高さと少なくとも等しくなるように制御することができ、これは、上で式１に関して、チャネル領域１１６のドーピング濃度及び厚さによって定められるものとして説明された。
【００５０】
図面及び明細書において、本発明の典型的な好ましい実施形態が開示されており、特定の用語が使用されているが、それらは、一般的かつ説明的な意味合いで用いられているに過ぎず、限定を目的とするものではなく、本発明の範囲は、以下の特許請求の範囲において述べられる。
【符号の説明】
【００５１】
１００、２００：ＭＩＳＦＥＴ
１１０：ＳｉＣ層
１１２：ソース領域
１１４：ドレイン領域
１１６：ドープされたチャネル領域
１１６’：空乏領域
１１６’’、１１６’’’：空乏化されていない電荷キャリア領域
１２０：ゲート絶縁層
１３０：ゲートコンタクト
１３２：ソースコンタクト
１３４：ドレインコンタクト
１３６：本体コンタクト
１４０ａ、ｂ：分離領域
６１０：ｎ型層
７００：マスクパターン
８００：シリコン層
９０２：予備的な二酸化シリコン層
１００２：アニール処理された二酸化シリコン層
１６０４：第１のＳｉＯ2ゲート絶縁層
１７００：第２のゲート絶縁層
１８０４：第１のゲート絶縁層
【特許請求の範囲】
【請求項１】
第１の導電型の離間されたソース領域とドレイン領域とをその中に有する炭化シリコンＳｉＣ層と、
前記ソース領域の多数キャリアと同じ極性の正味の電荷を前記ＳｉＣ層との界面に沿って有する、該ＳｉＣ層上の第１のゲート絶縁層と、
前記ソース領域と前記ドレイン領域との間の前記ＳｉＣ層のチャネル領域の上方の、前記第１のゲート絶縁層上のゲートコンタクトと、
を含むことを特徴とする、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）。
【請求項２】
前記ゲートコンタクトと前記ソース領域との間の電位がゼロであるときに、前記第１のゲート絶縁層の前記正味の電荷が、前記チャネル領域の隣接部分の前記多数キャリアを空乏化することを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項３】
前記正味の電荷を与える前記第１ゲート絶縁層と前記ＳｉＣ層との前記界面に沿った領域が、５０Åを上回らない厚さを有することを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項４】
前記第１のゲート絶縁層が、二酸化シリコン（ＳｉＯ2）を含むことを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項５】
前記ゲートコンタクトと前記第１のゲート絶縁層との間に第２のゲート絶縁層をさらに含むことを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項６】
前記第２のゲート絶縁層が、窒化シリコン及び／又は酸窒化シリコンを含むことを特徴とする請求項５に記載のＭＩＳＦＥＴ。
【請求項７】
前記ＳｉＣ層の前記チャネル領域が、第１の導電型を有する埋め込みチャネル領域を含み、
前記ＣＳｉＯ2空乏層が、前記埋め込みチャネル領域の隣接部分の多数電荷キャリアを空乏化する正味の電荷を有する
ことを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項８】
前記チャネル領域は、ｎ型領域であり、前記ソース領域及び前記ドレイン領域は、ｎ＋領域であり、
前記第１のゲート絶縁層は、前記埋め込みチャネル領域の隣接部分の負のキャリアを空乏化する正味の負電荷を有する
ことを特徴とする請求項７に記載のＭＩＳＦＥＴ。
【請求項９】
前記埋め込みチャネル領域が、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までのｎ型ドーパント濃度、及び約０．１μｍから約０．５×１０-5μｍまでの厚さを有し、
前記ソース領域及び前記ドレイン領域が各々、約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度を有する
ことを特徴とする請求項８に記載のＭＩＳＦＥＴ。
【請求項１０】
金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を製造する方法であって、
第１の導電型の離間されたソース領域とドレイン領域とをその中に有する炭化シリコンＳｉＣ層を設けるステップと、
前記ＳｉＣ層上に、前記ソース領域の多数キャリアと同じ極性の正味の電荷を該ＳｉＣ層との界面に沿って有する第１のゲート絶縁層を設けるステップと、
前記第１のゲート絶縁層上に、前記ソース領域と前記ドレイン領域との間の前記ＳｉＣ層のチャネル領域の上方にゲートコンタクトを設けるステップと、
を含むことを特徴とする方法。
【請求項１１】
前記第１のゲート絶縁層を設ける前記ステップが、
前記ＳｉＣ層上にシリコン層を形成するステップと、
前記ソース領域の多数キャリアと同じ極性の正味の電荷を前記ＳｉＣ層との界面に沿って有する二酸化シリコン層を形成するように、前記シリコン層を酸化するステップと
を含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記シリコン層を酸化するステップが、約８００℃から約１２００℃までの範囲の温度で該シリコン層を加熱して、該シリコン層を、前記ソース領域の多数キャリアと同じ極性の正味の電荷を前記ＳｉＣ層との界面に沿って有する二酸化シリコン層に変換するステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記二酸化シリコン層を、酸化窒素雰囲気中、約８００℃から約１２００℃までの範囲の温度で加熱して、前記二酸化シリコン層と前記ＳｉＣ層との間の前記界面に沿った前記正味の電荷を増加させるステップをさらに含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記二酸化シリコン層と前記ＳｉＣ層との間の前記界面に沿った正味の電荷の量を制御するために、前記窒化酸素雰囲気中での該二酸化シリコン層の加熱の持続時間を調整するステップをさらに含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記ＳｉＣ層上に第１のゲート絶縁層を設ける前記ステップが、前記ゲートコンタクトを形成するステップの前に、該ＳｉＣ層の表面領域を酸化して、そこから前記第１のゲート絶縁層を形成するステップを含むことを特徴とする請求項１０に記載の方法。
【請求項１６】
前記第１のゲート絶縁層上に第２のゲート絶縁層を形成するステップと、
前記第１のゲート絶縁層とは反対側の前記第２のゲート絶縁層上に前記ゲートコンタクトを形成するステップと
をさらに含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第２のゲート絶縁層を形成するステップが、前記第１のゲート絶縁層上に二酸化シリコン層を形成するステップを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記第２のゲート絶縁層を形成するステップが、前記第１のゲート絶縁層上に、窒化シリコン層及び／又は酸窒化シリコン層を形成するステップを含むことを特徴とする請求項１６に記載の方法。
【請求項１９】
前記ＳｉＣ層内の離間された前記ソース領域と前記ドレイン領域との間に第１の導電型の不純物原子を注入することにより前記チャネル領域を形成するステップをさらに含み、前記第１のゲート絶縁層は、ＳｉＣ層との界面に沿って、前記埋め込みチャネル領域の隣接部分の多数電荷キャリアを空乏化する正味の電荷を有することを特徴とする請求項１０に記載の方法。
【請求項２０】
前記チャネル領域を形成するステップが、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までの濃度のｎ型ドーパントを約０．１μｍから約０．５×１０-5μｍまでの深さまで前記ＳｉＣ層に注入するステップを含むことを特徴とする請求項１９に記載の方法。
【請求項１】
第１の導電型の離間されたソース領域とドレイン領域とをその中に有する炭化シリコンＳｉＣ層と、
前記ソース領域の多数キャリアと同じ極性の正味の電荷を前記ＳｉＣ層との界面に沿って有する、該ＳｉＣ層上の第１のゲート絶縁層と、
前記ソース領域と前記ドレイン領域との間の前記ＳｉＣ層のチャネル領域の上方の、前記第１のゲート絶縁層上のゲートコンタクトと、
を含むことを特徴とする、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）。
【請求項２】
前記ゲートコンタクトと前記ソース領域との間の電位がゼロであるときに、前記第１のゲート絶縁層の前記正味の電荷が、前記チャネル領域の隣接部分の前記多数キャリアを空乏化することを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項３】
前記正味の電荷を与える前記第１ゲート絶縁層と前記ＳｉＣ層との前記界面に沿った領域が、５０Åを上回らない厚さを有することを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項４】
前記第１のゲート絶縁層が、二酸化シリコン（ＳｉＯ2）を含むことを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項５】
前記ゲートコンタクトと前記第１のゲート絶縁層との間に第２のゲート絶縁層をさらに含むことを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項６】
前記第２のゲート絶縁層が、窒化シリコン及び／又は酸窒化シリコンを含むことを特徴とする請求項５に記載のＭＩＳＦＥＴ。
【請求項７】
前記ＳｉＣ層の前記チャネル領域が、第１の導電型を有する埋め込みチャネル領域を含み、
前記ＣＳｉＯ2空乏層が、前記埋め込みチャネル領域の隣接部分の多数電荷キャリアを空乏化する正味の電荷を有する
ことを特徴とする請求項１に記載のＭＩＳＦＥＴ。
【請求項８】
前記チャネル領域は、ｎ型領域であり、前記ソース領域及び前記ドレイン領域は、ｎ＋領域であり、
前記第１のゲート絶縁層は、前記埋め込みチャネル領域の隣接部分の負のキャリアを空乏化する正味の負電荷を有する
ことを特徴とする請求項７に記載のＭＩＳＦＥＴ。
【請求項９】
前記埋め込みチャネル領域が、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までのｎ型ドーパント濃度、及び約０．１μｍから約０．５×１０-5μｍまでの厚さを有し、
前記ソース領域及び前記ドレイン領域が各々、約１×１０19ｃｍ-3から約１×１０21ｃｍ-3までのｎ型ドーパント濃度を有する
ことを特徴とする請求項８に記載のＭＩＳＦＥＴ。
【請求項１０】
金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を製造する方法であって、
第１の導電型の離間されたソース領域とドレイン領域とをその中に有する炭化シリコンＳｉＣ層を設けるステップと、
前記ＳｉＣ層上に、前記ソース領域の多数キャリアと同じ極性の正味の電荷を該ＳｉＣ層との界面に沿って有する第１のゲート絶縁層を設けるステップと、
前記第１のゲート絶縁層上に、前記ソース領域と前記ドレイン領域との間の前記ＳｉＣ層のチャネル領域の上方にゲートコンタクトを設けるステップと、
を含むことを特徴とする方法。
【請求項１１】
前記第１のゲート絶縁層を設ける前記ステップが、
前記ＳｉＣ層上にシリコン層を形成するステップと、
前記ソース領域の多数キャリアと同じ極性の正味の電荷を前記ＳｉＣ層との界面に沿って有する二酸化シリコン層を形成するように、前記シリコン層を酸化するステップと
を含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記シリコン層を酸化するステップが、約８００℃から約１２００℃までの範囲の温度で該シリコン層を加熱して、該シリコン層を、前記ソース領域の多数キャリアと同じ極性の正味の電荷を前記ＳｉＣ層との界面に沿って有する二酸化シリコン層に変換するステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記二酸化シリコン層を、酸化窒素雰囲気中、約８００℃から約１２００℃までの範囲の温度で加熱して、前記二酸化シリコン層と前記ＳｉＣ層との間の前記界面に沿った前記正味の電荷を増加させるステップをさらに含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記二酸化シリコン層と前記ＳｉＣ層との間の前記界面に沿った正味の電荷の量を制御するために、前記窒化酸素雰囲気中での該二酸化シリコン層の加熱の持続時間を調整するステップをさらに含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記ＳｉＣ層上に第１のゲート絶縁層を設ける前記ステップが、前記ゲートコンタクトを形成するステップの前に、該ＳｉＣ層の表面領域を酸化して、そこから前記第１のゲート絶縁層を形成するステップを含むことを特徴とする請求項１０に記載の方法。
【請求項１６】
前記第１のゲート絶縁層上に第２のゲート絶縁層を形成するステップと、
前記第１のゲート絶縁層とは反対側の前記第２のゲート絶縁層上に前記ゲートコンタクトを形成するステップと
をさらに含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第２のゲート絶縁層を形成するステップが、前記第１のゲート絶縁層上に二酸化シリコン層を形成するステップを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記第２のゲート絶縁層を形成するステップが、前記第１のゲート絶縁層上に、窒化シリコン層及び／又は酸窒化シリコン層を形成するステップを含むことを特徴とする請求項１６に記載の方法。
【請求項１９】
前記ＳｉＣ層内の離間された前記ソース領域と前記ドレイン領域との間に第１の導電型の不純物原子を注入することにより前記チャネル領域を形成するステップをさらに含み、前記第１のゲート絶縁層は、ＳｉＣ層との界面に沿って、前記埋め込みチャネル領域の隣接部分の多数電荷キャリアを空乏化する正味の電荷を有することを特徴とする請求項１０に記載の方法。
【請求項２０】
前記チャネル領域を形成するステップが、約１×１０16ｃｍ-3から約１×１０18ｃｍ-3までの濃度のｎ型ドーパントを約０．１μｍから約０．５×１０-5μｍまでの深さまで前記ＳｉＣ層に注入するステップを含むことを特徴とする請求項１９に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公表番号】特表２０１３−５０２７３９（Ｐ２０１３−５０２７３９Ａ）
【公表日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１２−５２６７５０（Ｐ２０１２−５２６７５０）
【出願日】平成２２年６月２２日（２０１０．６．２２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３９４３９
【国際公開番号】ＷＯ２０１１／０２５５７７
【国際公開日】平成２３年３月３日（２０１１．３．３）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２２年６月２２日（２０１０．６．２２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３９４３９
【国際公開番号】ＷＯ２０１１／０２５５７７
【国際公開日】平成２３年３月３日（２０１１．３．３）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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