【課題】チャネル層をＩｎＡｓから構成するヘテロ構造の電界効果トランジスタで、高速で安定した動作ができるようにする。
【解決手段】第１障壁層１０２に形成されてＡｌＧａＳｂに対して浅いアクセプタとなる不純物が導入された第１不純物導入領域１１０と、第２障壁層１０４に形成されてＡｌＧａＳｂに対して浅いアクセプタとなる不純物が導入された第２不純物導入領域１１１とを備える。また、第１不純物導入領域１１０および第２不純物導入領域１１１は、チャネル層１０３の電子に不純物散乱を生じさせない範囲でチャネル層１０３より離間して形成されている。 （もっと読む）

【課題】ゲート電極の端部でのバイアス電界集中が緩和され、且つ動作時のオン抵抗の増大が抑制された化合物半導体装置を提供する。
【解決手段】キャリア供給層２２、及びキャリア供給層２２との界面近傍において二次元キャリアガス層２３が形成されるキャリア走行層２１を有する化合物半導体層２０と、化合物半導体層２０の主面２００上に配置されたソース電極３及びドレイン電極４と、ソース電極３とドレイン電極４間で主面２００上に配置されたゲート電極５と、ゲート電極５とドレイン電極４間で主面２００上方に配置されたフィールドプレート６と、フィールドプレート直下の二次元キャリアガス層が形成される領域内に配置された、上方にフィールドプレート若しくはゲート電極が配置されていない二次元キャリアガス層が形成される領域よりも導電率が低い低導電性領域２１０とを備える。 （もっと読む）

【課題】本発明は、素子面積を縮小可能で高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】
本実施形態の半導体装置１００は、半導体基板１０と、半導体基板１０に設けられた素子分離領域１４ａ，１４ｂと、隣接する素子分離領域で区画された素子領域上に半導体基板１０上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられたゲート電極１３と、ゲート電極１３の直下近傍の素子領域表面に設けられたソース・ドレイン拡散領域１１ａ，１１ｂと、前記ソース・ドレイン拡散領域１１ａ，１１ｂ上に設けられたコンタクトプラグ１５ａ，１５ｂとを備え、ゲート絶縁膜１２のドレイン側の膜厚は、ゲート絶縁膜１２のソース側の膜厚より厚いことを特徴とする。 （もっと読む）

【課題】炭化珪素ＭＯＳＦＥＴにおいて、炭化珪素層とゲート絶縁膜との界面に発生する界面準位を十分に低減できず、キャリアの移動度が低下する場合があった。
【解決手段】この発明に係る炭化珪素半導体装置は、炭化珪素層を有し炭化珪素層上にゲート絶縁膜を形成した基板を炉の中に導入する基板導入工程と、基板を導入した炉を加熱して一酸化窒素と窒素とを導入する加熱工程とを備え、加熱工程は、窒素を反応させてゲート絶縁膜と炭化珪素層との界面を窒化する。 （もっと読む）

【課題】トレンチゲート構造で共用ドレインを有する２つのＭＯＳ型トランジスタから構成される双方向スイッチのオン抵抗の低減を図る。
【解決手段】Ｎ型ウエル層２に複数のトレンチ３を形成する。次に前記複数のトレンチ３に挟まれたＮ型ウエル層２に１列おきにＰ型ボディ層６を形成する。複数のＰ型ボディ層６にはＮ＋型第１ソース層７とＮ＋型第２ソース層９を交互に形成する。Ｎ＋型第１ソース層７を挟む１対のトレンチ３のそれぞれに第１ゲート電極５ａ、Ｎ＋型第２ソース層９を挟む１対のトレンチ３のそれぞれに第２ゲート電極５ｂを形成する。第１ゲート電極５ａが形成されたトレンチ３のＰ型ボディ層６側と反対側の側壁と第２ゲート電極５ｂが形成された同様の側壁に挟まれたＮ型ウエル層２を電界緩和層としてのＮ型ドレイン層１１ａとする。該Ｎ型ドレイン層１１ａを双方向スイッチのオン電流の流れる電流経路とする。 （もっと読む）

【課題】オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴを提供する。
【解決手段】ｎ型バリア層１５を形成することでエミッタ側のキャリア濃度を高くしてオン電圧の低減を図りつつ、ｎ型バリア層１５を隣り合うエミッタ間に形成しないようにすることで、ターンオフ時間の改善を図る。また、このような構造により、スイッチング時の破壊耐量の向上も図ることも可能となる。したがって、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることが可能となる。 （もっと読む）

【課題】高いしきい値電圧と低いリーク電流のノーマリーオフの半導体素子を提供する。
【解決手段】基板２の上に少なくともＡｌを含むIII族窒化物からなる下地層(バッファー層)３を設けた上で、III族窒化物、好ましくはＧａＮからなる第１の半導体層(チャネル層)４と、少なくともＡｌを含むIII族窒化物、好ましくはＡｌｘＧａ１−ｘＮであってｘ≧０．２である第２の半導体層（電子供給層）６が積層されてなる半導体層群からなるＨＥＭＴ構造の半導体素子の上に、Ａｌ２Ｏ３−Ｇａ２Ｏ３の混晶からなる絶縁膜７を形成し、その上にゲート電極９を形成した。 （もっと読む）

【課題】低い寄生抵抗（例えば、Ｒｐａｒａ）および／または高い駆動電流の改善された特性を有するフィンフェットを提供する。
【解決手段】フィンフェット１００およびフィンフェットの製造方法が提供される。フィンフェットは、半導体基板１０６上に、２つまたは複数のフィン１０２，１０４と、前記フィンの側面に設けられるエピタキシャル層１０８，１１０と、前記エピタキシャル層の表面上を覆うように設けられる金属−半導体化合物１１２，１１４とを備える。フィンは、前記半導体基板の表面上に対して実質的に垂直な側面を有する。前記エピタキシャル層は、前記フィンの側面に対して斜角を有して延設される表面を有する。フィンフェットは、前記金属−半導体化合物上に設けられるコンタクト１１６を含み得る。 （もっと読む）

【課題】半導体装置を構成する半導体層の表面上にＡｌＯｘ層を安価に形成でき、且つＡｌＯｘ層を厚膜化できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１と、前記半導体基板１上に形成された窒化物系化合物半導体層２、３、４と、前記窒化物系化合物半導体層２、３、４上に隣接して形成された酸化アルミニウム層７と、を備える半導体装置の製造方法であって、
前記窒化物系化合物半導体層２、３、４上に多結晶又は非晶質の窒化アルミニウム層６を形成する第１の工程と、前記多結晶又は非晶質の窒化アルミニウム層６を熱酸化して前記酸化アルミニウム層７を得る第２の工程と、を備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８の上部に、ドレイン電極３６側及びソース電極３４側に庇状に突き出したフィールドプレート４０が形成され、基板３２の表面層とフィールドプレート４０との間に誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート４０のドレイン電極３６側及びソース電極３４側の終端面と面一状態となるように切れ込み、ドレイン電極３６側の下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びており、且つ、ソース電極３４側の下端からソース電極３４に接続するようにソース電極３４に向かって延びている。 （もっと読む）

【課題】本発明は、特性の安定したトランジスタを得ることが可能で、かつ複数の縦型トランジスタ間の特性のばらつきを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１１の表面１１ａが部分的にエッチングされて形成され、縦壁面となる第１及び第２の側面２６ａ，２６ｂを含む内面によって区画された第２の溝２６と、第２の溝２６の第１及び第２の側面２６ａ，２６ｂを覆うゲート絶縁膜３２と、ゲート絶縁膜３２上に形成され、上端面３７ａ，３８ａが半導体基板１１の表面１１ａより低い位置にある第１の導電膜３４、及び第１の導電膜３４に形成され、上端面３５ａが第１の導電膜３４の上端面３４ａより低い位置にある第２の導電膜３５よりなるゲート電極３３と、第２の溝２６内に、半導体基板１１の表面１１ａより低い位置に配置され、第２の導電膜３５の上端面３５ａを覆う第１の絶縁膜１７と、を有する。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。
【解決手段】ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ＳＢＤ金属電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。 （もっと読む）

【課題】リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。 （もっと読む）

【課題】ゲート耐電圧が高くかつオン抵抗が低減されたノーマリオフ型ＧａＮ系ＦＥＴを提供する。
【解決手段】ノーマリオフ型ＧａＮ系ＦＥＴは、第１種ＧａＮ系半導体からなるチャネル層４と、このチャネル層上で互いに隔てて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層５と、これら電子供給層の間でチャネル層を覆うゲート絶縁膜７と、チャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜はチャネル層上に順次堆積された第１と第２の絶縁層を含み、第１絶縁層７ａはＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、第２絶縁層７ｂは第１絶縁層に比べて大きなε×Ｅ_ｃを有し、ここでεは誘電率を表し、Ｅ_ｃは絶縁破壊電界を表している。 （もっと読む）

【課題】半導体記憶装置に適するトランジスタ構造及びその製作方法の提供。
【解決手段】デュアルチャネルトランジスタ５０は、少なくとも、第一方向に沿って伸展する第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する第二ＳＴＩにより分離され、第一ＳＴＩと第二ＳＴＩが交差する半導体アイランド２２と、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ２６と、第二方向に沿って伸展し、ゲートトレンチ内に設けられたゲート３０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース／ドレイン領域と、第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域６０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第二ソース／ドレイン領域と、第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域６２とを備える。 （もっと読む）

【課題】電界集中を緩和し、高い耐圧を得ることが可能な半導体装置を提供する。
【解決手段】
半導体層上において、第１フィールドプレートＦＡは、第１絶縁膜上に、第１電極１０２と第２電極１０３との間に相互に間隔を置いて配置され、第２フィールドプレートＦＢは、第２絶縁膜上に、第１電極１０２上方から第２電極１０３上方までの間に相互に間隔を置いて配置され、
第１電極および第２電極側末端のＦＢは、第１電極または第２電極およびそれに隣り合うＦＡに重なり、
前記第１電極および第２電極側末端ＦＢ以外の一方のＦＡまたはＦＢは、第１電極から第２電極への方向と垂直方向に隣り合う複数の他方のＦＡまたはＦＢに重なり合い、前記第１電極および第２電極側末端ＦＢ以外の他方のＦＡまたはＦＢは、第１電極から第２電極への方向に隣り合う２つの前記一方のＦＡまたはＦＢに重なり合う半導体装置。 （もっと読む）

【課題】配線の信頼性の高い半導体装置を提供する。
【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。 （もっと読む）

【課題】アルミニウムドープゲートを有するプログラマブルIII−窒化物トランジスタを提供する。
【解決手段】第１のIII−窒化物材料１０４と第２のIII−窒化物材料１０６との界面に形成される２次元電子ガスを有する導電チャネルを含むIII−窒化物ヘテロ接合デバイスにおいて、ゲート接点１４０の下に形成されるゲート絶縁層１１２が導電チャネルの上方に配置され、接点絶縁層１１２は界面における２次元電子ガスの形成を変更する。接点絶縁層１１２はＡｌＳｉＮ又はアルミニウムがドープされたＳｉＮとすることができる。接点絶縁層１１２はIII−窒化物ヘテロ接合デバイス１６０の閾値電圧をプログラミングしてデバイスをエンハンストモードデバイスにする。 （もっと読む）

【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。 （もっと読む）

【課題】初期故障や偶発故障の発生を低減する。
【解決手段】ＨＦＥＴ１は、下層のＧａＮ層１３およびＧａＮ層１３の一部を露出させるトレンチＴ１が形成された上層のＡｌＧａＮ層１４よりなるＩＩＩ族窒化物半導体層と、ＩＩＩ族窒化物半導体層上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、を備える。少なくともゲート絶縁膜１５と接触するトレンチＴ１底部のＧａＮ層１３上面には、原子層ステップが形成されている。原子層ステップのテラス幅の平均値は、０．２μｍ以上１μｍ未満である。 （もっと読む）