ノーマリオフ型ＧａＮ系電界効果トランジスタ
【課題】ゲート耐電圧が高くかつオン抵抗が低減されたノーマリオフ型ＧａＮ系ＦＥＴを提供する。
【解決手段】ノーマリオフ型ＧａＮ系ＦＥＴは、第１種ＧａＮ系半導体からなるチャネル層４と、このチャネル層上で互いに隔てて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層５と、これら電子供給層の間でチャネル層を覆うゲート絶縁膜７と、チャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜はチャネル層上に順次堆積された第１と第２の絶縁層を含み、第１絶縁層７ａはＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、第２絶縁層７ｂは第１絶縁層に比べて大きなε×Ｅｃを有し、ここでεは誘電率を表し、Ｅｃは絶縁破壊電界を表している。
【解決手段】ノーマリオフ型ＧａＮ系ＦＥＴは、第１種ＧａＮ系半導体からなるチャネル層４と、このチャネル層上で互いに隔てて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層５と、これら電子供給層の間でチャネル層を覆うゲート絶縁膜７と、チャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜はチャネル層上に順次堆積された第１と第２の絶縁層を含み、第１絶縁層７ａはＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、第２絶縁層７ｂは第１絶縁層に比べて大きなε×Ｅｃを有し、ここでεは誘電率を表し、Ｅｃは絶縁破壊電界を表している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＧａＮ系電界効果トランジスタ（ＦＥＴ）に関し、特にノーマリオフ型ＧａＮ系ＦＥＴの高いゲート耐電圧と低いオン抵抗の両立に関する。
【背景技術】
【０００２】
窒化物半導体の典型例であるＧａＮ系半導体を利用したＦＥＴは、その材料の持つ特性からＡｌＧａＮ／ＧａＮ界面に発生する２次元電子ガスをチャネルとして利用することにより、Ｓｉを用いた従来のＦＥＴに比べて、高い耐電圧特性と大電流動作が可能なトランジスタとして有望視されている。なかでも、ノーマリオフ型のＦＥＴは、故障時の安全性の観点から、特に大電流を扱うパワーデバイス分野において高い需要がある。なお、ノーマリオフ型ＦＥＴとは、ゲートに電圧が印加されていないとき（通常時）にオフ状態であって、ゲートに電圧が印加されたときにオン状態になるトランジスタをいう。
【０００３】
図１０の模式的断面図は、特許文献１の国際公開ＷＯ０３／０７１６０７Ａ１に開示されたノーマリオフ型ＦＥＴを示している。なお、本願の図面において、長さ、幅、厚さなどの寸法関係は、図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。
【０００４】
図１０のＦＥＴにおいては、基板１１上にバッファ層１２、ＧａＮチャネル層１３、および一対のＡｌＧａＮ電子供給層１４ａ、１４ｂが順次積層されている。この場合に、ＧａＮチャネル層１３とＡｌＧａＮ電子供給層１４ａ、１４ｂとのヘテロ界面において、図中の破線で表された２次元電子ガス６が生じる。一対のＡｌＧａＮ電子供給層１４ａ、１４ｂの外側には、チャネル層１３上にＧａＮコンタクト層１６ａ、１６ｂを介してソース電極Ｓとドレイン電極Ｄが形成されている。そして、一対のＡｌＧａＮ電子供給層１４ａ、１４ｂの間のチャネル層１３上には、絶縁膜１５を介してゲート電極Ｇが形成されている。このようなＦＥＴでは、ゲート電極Ｇ下のチャネル層１３には２次元電子ガス６が存在しておらず、ゲート電極Ｇに電圧が印加されていないときにはオフ状態を維持している。しかし、ゲート電極Ｇに電圧が印加されれば、ゲート電極Ｇ下のチャネル層１３の上面に生じた反転層がＡｌＧａＮ電子供給層１４ａ、１４ｂ下の２次元電子ガスとつながって、ＦＥＴのソース電極Ｓとドレイン電極Ｄとの間がオン状態になって通電し得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開ＷＯ０３／０７１６０７Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１０に示されているようなノーマリオフ型ＧａＮ系ＦＥＴのゲート部Ｇ０に関連する特性を本発明者らが鋭意検討したところ、ゲート絶縁膜として一般的なＳｉＯ２を用いた場合では、ＳｉＯ２の誘電率εと絶縁破壊電界Ｅｃとの積ε×Ｅｃの値が小さいために、ＧａＮ系ＦＥＴの特性が充分に生かせないことが分かった。
【０００７】
そこで、本発明者らは、一般にＨｉｇｈ−ｋ膜とも称される高誘電体膜をゲート絶縁膜として用いることを検討した。その結果、図１０に示されているようなＧａＮ系ＦＥＴにおいてＳｉＯ２ゲート絶縁膜に替えてＨｉｇｈ−ｋゲート絶縁膜を用いた場合には、誘電率と絶縁破壊電界の積ε×Ｅｃの値が充分であることがわかった。しかし、ゲート絶縁膜１５はＧａＮチャネル層１３に直接接して形成されるので、ＧａＮ層とＨｉｇｈ−ｋ絶縁膜との界面のチャネルにおける電子移動度が低くなることが判明した。すなわち、Ｈｉｇｈ−ｋゲート絶縁膜を用いた場合には、ＧａＮ系ＦＥＴが有する大電流動作可能な特性を充分に生かせないことが分かった。
【０００８】
上述のようなゲート絶縁膜に関連する課題について、図１１と図１２を参照しつつより詳細に説明する。図１１（Ａ）はＧａＮチャネル層１３上にＳｉＯ２絶縁膜１５ａとゲート電極Ｇが順次積層された断面構造を示しており、図１１（Ｂ）はこのゲート電極Ｇにオン電圧を印加しているときの電子エネルギバンド図を示している。すなわち、図１１（Ｂ）において、縦方向はエネルギレベルを表し、横方向は図１１（Ａ）の積層構造の厚さ方向を表している。また、図中の曲線ｅは、電子濃度分布を模式的に表している。なお、この図１１（Ｂ）の例では、ＧａＮチャネル層１３下にＡｌ０．０５Ｇａ０．９５Ｎ層が設けられている。図１２は図１１に類似しているが、ＳｉＯ２絶縁膜１５ａがＨｉｇｈ−ｋ絶縁膜１５ｂに変更されてことのみにおいて異なっている。なお、このＨｉｇｈ−ｋ絶縁膜１５ｂとしては、Ｈｆ０．７Ａｌ０．３Ｏｘが用いられている。
【０００９】
図１１と図１２のいずれの場合にも、ゲート電極Ｇにオン電圧を印加したときには、ＧａＮチャネル層１３とゲート絶縁膜１５ａ、１５ｂとの界面において、電子濃度分布を表す曲線ｅで示されているように反転層が形成される。しかし、ＳｉＯ２ゲート絶縁膜１５ａを用いた場合に比べて、Ｈｉｇｈ−ｋゲート絶縁膜を用いた場合の方が、ＧａＮチャネル層とゲート絶縁膜との界面における電子濃度が高くなる。この電子濃度が高いことは、ＦＥＴがより大きな電流を流し得ることを意味する。
【００１０】
また、発明者らが実測したところ、ＳｉＯ２ゲート絶縁膜においては比誘電率εｒが４であって絶縁破壊電界Ｅｃが１０ＭＶ／ｃｍであり、Ｈｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜では比誘電率が１８であって絶縁破壊電界Ｅｃが５ＭＶ／ｃｍであった。したがって、ゲート絶縁膜下で同じ電子濃度を得ようとする場合には、ＳｉＯ２ゲート絶縁膜を用いたＦＥＴのゲート電極にはＨｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜を用いた場合に比べて４．５倍の高いゲート電圧を印加しなければならないが、２倍程度のゲート電圧でＳｉＯ２ゲート絶縁膜がブレイクダウンすることになる。
【００１１】
他方、本発明者らの測定によれば、ＳｉＯ２ゲート絶縁膜とＧａＮチャネル層との界面における電子移動度は約１００ｃｍ２Ｖ−１ｓ−１であるが、ＨｆＡｌＯゲート絶縁膜とＧａＮチャネル層との界面における電子移動度は約２０ｃｍ２Ｖ−１ｓ−１にしかならない。この場合に、図１０に示されているようにＧａＮチャネル層上に接してゲート絶縁膜を形成する構造のノーマリオフ型ＦＥＴでは、ゲート電極下において２次元電子ガスを生じるヘテロ界面が存在しないので、ゲート絶縁膜下における電子移動度の低下はＦＥＴの特性を大きく損なうことになる。
【００１２】
そこで、本発明は、ゲート絶縁膜の高い絶縁破壊耐圧を有しかつチャネル抵抗が抑制されて低いオン抵抗を有するノーマリオフ型ＧａＮ系ＦＥＴを提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明によるノーマリオフ型ＧａＮ系ＦＥＴは、第１種ＧａＮ系半導体からなるチャネル層と、このチャネル層上で互いに離間されて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層と、これら一対の電子供給層の間でチャネル層を覆うゲート絶縁膜と、一対の電子供給層の外側でチャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、ゲート絶縁膜上に形成されているゲート電極とを備え、ゲート絶縁膜はチャネル層上に順次堆積された第１と第２の絶縁層を含み、第１の絶縁層はＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、第２の絶縁層は第１の絶縁層に比べて大きなε×Ｅｃを有し、ここでεは誘電率を表し、Ｅｃは絶縁破壊電界を表すことを特徴としている。
【００１４】
なお、第２の絶縁層は、Ｈｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｐｒ、およびＳｉの１種以上を含む酸化物、窒化物または酸窒化物で形成され得る。ゲート絶縁膜は第２の絶縁層上に堆積された第３の絶縁層をさらに含んでもよく、この第３の絶縁層も第１の絶縁層と同様にＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有していることが好ましい。第１と第３の絶縁層の厚さは、３ｎｍ以下であることがより好ましい。チャネル層はＧａＮからなることが好ましく、電子供給層はＡｌＧａＮからなることが好ましい。
【発明の効果】
【００１５】
以上のような本発明によるノーマリオフ型ＧａＮ系ＦＥＴにおいては、ゲート絶縁膜の高い絶縁破壊耐圧が得られるとともに、チャネル抵抗が抑制されて低いオン抵抗を得ることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】（Ａ）は本発明によるノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造を示す模式的断面図であり、（Ｂ）はそのＦＥＴのオン状態時におけるゲート構造の電子エネルギバンド図である。
【図２】本発明によるノーマリオフ型ＧａＮ系ＦＥＴの製造過程の一例を示す模式的断面図である。
【図３】図２に続く製造過程を示す模式的断面図である。
【図４】図３に続く製造過程を示す模式的断面図である。
【図５】図４に続く製造過程を示す模式的断面図である。
【図６】図５に続く製造過程を示す模式的断面図である。
【図７】図６に続く製造過程を示す模式的断面図である。
【図８】（Ａ）は本発明によるノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造を示す模式的断面図であり、（Ｂ）はそのＦＥＴのゲート構造に逆バイアス電界を印加したときのエネルギバンド図である。
【図９】（Ａ）は本発明によるノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造のもう１つの例を示す模式的断面図であり、（Ｂ）はそのＦＥＴのゲート構造に逆バイアス電界を印加したときのエネルギバンド図である。
【図１０】先行技術によるノーマリオフ型ＧａＮ系ＦＥＴを示す模式的断面図である。
【図１１】（Ａ）はＳｉＯ２ゲート絶縁膜を含む従来のノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造を示す模式的断面図であり、（Ｂ）はそのＦＥＴのゲート構造に逆バイアス電界を印加したときのエネルギバンド図である。
【図１２】（Ａ）はＨｆＡｌＯゲート絶縁膜を含む従来のノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造を示す模式的断面図であり、（Ｂ）はそのＦＥＴのゲート構造に逆バイアス電界を印加したときのエネルギバンド図である。
【発明を実施するための形態】
【００１７】
ノーマリオフ型ＧａＮ系ＦＥＴにおいて、低いオン抵抗を実現するためには、そのＦＥＴに含まれるチャネルのシート伝導率が高いことが望まれる。チャネルにおける最高のシート伝導率σｓは、ゲート絶縁膜の誘電率がε、ゲート絶縁膜の絶縁破壊電界がＥｃ、そしてゲート絶縁膜下のチャネルにおける電子の移動度がμであるとした場合に、周知の近似式（１）を用いて表すことができる。
【００１８】
σｓ＝ε×Ｅｃ×μ （１）
この近似式は、σｓ＝Ｑｓ×μ＝Ｃｇ×（Ｖｇ−Ｖｔｈ）×μ＝（ε／ｔ）×（Ｖｇ−Ｖｔｈ）×μ≒（ε／ｔ）×Ｖｇ×μ＝ε×（Ｖｇ／ｔ）×μ＝ε×Ｅｃ×μによって導出される。なお、Ｑｓはチャネル電荷、Ｃｇはゲート静電容量、Ｖｇはゲート電圧、ＶｔｈはＦＥＴの閾値電圧、そしてｔは絶縁膜の厚さを表している。なお、この導出式において、最高のシート伝導率σｓが得られるときの条件としてＶｇ≫Ｖｔｈが仮定されて、（Ｖｇ−Ｖｔｈ）≒Ｖｇの近似が行われている。
【００１９】
ここで、図１１のゲート構造における最高のシート伝導率σｓを求めれば、本発明者らの測定によるＳｉＯ２ゲート絶縁膜１５ａの比誘電率εｒが４であり、絶縁破壊電界Ｅｃが１０ＭＶ／ｃｍであり、そしてチャネルにおける電子の移動度μが約１００ｃｍ２Ｖ−１ｓ−１であるので、σｓ＝ε×Ｅｃ×μ＝３．５４×１０−４Ｓとなる。なお、誘電率はε＝εｒ×ε０で表され、ε０は真空の誘電率を表す。また、図１２のゲート構造における最高のシート伝導率σｓを求めれば、発明者らの測定によるＨｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜１５ａの比誘電率εｒが１８であり、絶縁破壊電界Ｅｃが５ＭＶ／ｃｍであり、そしてチャネルにおける電子の移動度μが約２０ｃｍ２Ｖ−１ｓ−１であるので、σｓ＝ε×Ｅｃ×μ＝１．５９×１０−４Ｓとなる。このことから、シート伝導率σｓの観点からは、ゲート電極としてＨｆ０．７Ａｌ０．３Ｏｘ膜を用いるよりもＳｉＯ２膜を用いる方が好ましいことが分かる。
【００２０】
しかしながら、前述のように、ＳｉＯ２ゲート絶縁膜においては比誘電率εｒが４であって絶縁破壊電界Ｅｃが１０ＭＶ／ｃｍであり、Ｈｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜では比誘電率が１８であって絶縁破壊電界Ｅｃが５ＭＶ／ｃｍであるので、ゲート絶縁膜下で同じ電子濃度を得ようとする場合には、ＳｉＯ２ゲート絶縁膜を用いたＦＥＴのゲート電極にはＨｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜を用いた場合に比べて４．５倍の高いゲート電圧を印加しなければならないが、２倍程度のゲート電圧でＳｉＯ２ゲート絶縁膜がブレイクダウンすることになる。
【００２１】
以上のような状況に鑑み、本発明者らは図１に示されているようなゲート構造を創案した。すなわち、図１（Ａ）は本発明の一実施形態によるノーマリオフ型ＧａＮ系ＦＥＴに含まれるゲート構造を模式的に示しており、（Ｂ）はそのＦＥＴのオン状態時におけるゲート構造の電子エネルギバンドを模式的に示している。より具体的には、ＧａＮチャネル層４上に、ゲート絶縁膜７、およびゲート電極Ｇが順次積層されている。ただし、このゲート絶縁膜７においては、厚さ約３ｎｍの極めて薄いＳｉＯ２層７ａと厚さ約５０ｎｍ程度のＨｆ０．７Ａｌ０．３ＯｘのＨｉｇｈ−ｋ層７ｂとがこの順に積層されている。なお、ＧａＮチャネル層４下にはＡｌ０．０５Ｇａ０．９５Ｎ層が設けられている。
【００２２】
図１のゲート構造に関しては、ゲート絶縁膜７の厚さの大部分をＨｆ０．７Ａｌ０．３Ｏｘ層７ｂが占めているので、上述の近似式（１）において、誘電率εと絶縁破壊電界Ｅｃに関してはＨｆ０．７Ａｌ０．３Ｏｘ層７ｂの比誘電率εｒ＝１８と絶縁破壊電界Ｅｃ＝５ＭＶ／ｃｍの値を用いることができる。他方、ゲート絶縁膜７下のチャネル層における電子移動度μの値としては、ＳｉＯ２層７ａに関するμ≒１００ｃｍ２Ｖ−１ｓ−１値を用いることができる。これらの値を用いて式（１）を計算すれば、図１のゲート構造に関してチャネルの最高のシート伝導率としてσｓ＝ε×Ｅｃ×μ＝７．９７×１０−４Ｓの値が得られる。すなわち、図１１のゲート構造におけるσｓ＝３．５４×１０−４Ｓおよび図１２におけるゲート構造におけるσｓ＝１．５９×１０−４Ｓに比べて、図１のゲート構造においては遥かに高いシート伝導率が得られることが分かる。このことによって、図１のゲート構造を含むノーマリオフ型ＧａＮ系ＦＥＴにおいて、オン抵抗を顕著に低減することができる。
【００２３】
ところで、ＳｉＯ２層７ａとＨｆ０．７Ａｌ０．３Ｏｘ層７ｂとを含むゲート絶縁膜７において、ＳｉＯ２層７ａが絶縁破壊しないかが危惧される。これに関して、以下において検討する。ＨｆＡｌＯ層（比誘電率εｒ＝１８）とＳｉＯ２層（比誘電率εｒ＝４）を含む２層絶縁膜に電圧Ｖを印加し、その絶縁膜にＥ＝２２ＭＶ／ｃｍの電界が発生している状態を考える。この場合、絶縁膜に含まれる各誘電体層に生じる電界は比誘電率に反比例し、ＨｆＡｌＯ層には２２×４／（１８＋４）＝４ＭＶ／ｃｍの電界が発生し、ＳｉＯ２層には２２×１８／（１８＋４）＝１８ＭＶ／ｃｍの電界が発生する。したがって、前述のようにＨｆＡｌＯ層の破壊電界は約５ＭＶ／ｃｍであるのに対して、ゲート絶縁膜として通常厚さのＳｉＯ２層の絶縁破壊電界は約１０ＭＶ／ｃｍであるので、ＳｉＯ２層が絶縁破壊することになる。そしてＳｉＯ２層が絶縁破壊すればＨｆＡｌＯ層も絶縁破壊し、ＦＥＴ全体もブレークダウンすることになる。
【００２４】
しかし、誘電体層の厚さが極めて薄くなった場合に、その誘電体層の絶縁破壊電界Ｅｃが高くなることが経験的に一般に知られている。これは、以下のように考えることができる。すなわち、誘電体層に高電圧が印加された時に電子が加速されながら移動し、その速度が或る限界を超えたときに雪崩れ的（アバレンチェ的）に電子が流れ、これによって絶縁破壊が生じると考えられる。しかし、誘電体層が極めて薄い場合には、電子が十分に加速される前にその誘電体層を通り抜け、雪崩れ的な電子の流れが生じないと考えられる。このように誘電体層の厚さが極めて薄くなった場合に絶縁破壊電界Ｅｃが高くなるという経験的事実を考慮すれば、厚さ５ｎｍ以下でより確実には厚さ３ｎｍ以下のＳｉＯ２層の絶縁破壊電界が１８ＭＶ／ｃｍ以上になり得る。そして、ゲート絶縁膜７全体として、上述の例におけるＥｃ＝２２ＭＶ／ｃｍの電界に耐えることができ、高いシート伝導率σｓ＝εＥμを実現することが可能となり、チャネル抵抗を低下させることができる。なお、ゲート電極に印加される電圧Ｖは、Ｖ＝（ＨｆＡｌＯ層に生じる電界Ｅ）×（ＨｆＡｌＯ層の厚さ）＋（ＳｉＯ２層に生じる電界Ｅ）×（ＳｉＯ２層の厚さ）として表される。
【００２５】
図２から図７の模式的断面図は、図１に示されているようなゲート構造を含むノーマリオフ型ＧａＮ系ＦＥＴの作製過程の一例を示している。
【００２６】
まず、図２において、Ｓｉ、Ａｌ２Ｏ３、ＳｉＣ、またはＡｌＮなどの基板１上にバッファ層２、厚さ１０００ｎｍのＡｌ０．０５Ｇａ０．９５Ｎ層３、厚さ４０ｎｍのＧａＮチャネル層４、およびＡｌ０．２５Ｇａ０．７５Ｎ電子供給層５が、例えば周知のＭＯＣＶＤ（有機金属気相堆積）またはＭＢＥ（分子ビームエピタキシ）などを利用して順次に積層される。このようにＧａＮチャネル層４上にＡｌＧａＮ電子供給層５を積層した場合に、自発分極とピエゾ分極との両作用によってヘテロ界面に２次元電子ガス６が生じる。
【００２７】
次に、図３において、ゲート領域を形成するために、ＲＩＥ（反応性イオンエッチング）またはＩＣＰ（高周波誘導結合プラズマ）などを利用して電子供給層５の一部を除去し、ＧａＮチャネル層４の上面の一部領域を露出させる。この結果、ＧａＮチャネル層４とＡｌＧａＮ電子供給層５との間に生じた２次元電子ガス６は、ＧａＮチャネル層４の露出された領域において途絶えることになる。
【００２８】
図４においては、スパッタリングによって厚さ５ｎｍ以下で好ましくは３ｎｍ以下のＳｉＯ２絶縁層７ａおよび例えば厚さ５０ｎｍのＨｆ０．７Ａｌ０．３Ｏｘ絶縁層７ｂを堆積し、さらにそれらの絶縁層の不要領域をエッチングによって除去することによって、ゲート絶縁膜７が形成される。
【００２９】
図５においては、ゲート絶縁膜７によって覆われていない領域において、電子供給層５がＲＩＥまたはＩＣＰなどを利用してエッチング除去される。これによって、一対の電子供給層５の外側において、ＧａＮチャネル層４の上面が露出される。
【００３０】
図６においては、一対の電子供給層５の外側において露出されたＧａＮチャネル層４上に、ソース電極Ｓとドレイン電極Ｄが堆積され、オーミック接合のためのアニール処理が行なわれる。なお、図５における電子供給層５のエッチングは、図６におけるソース電極Ｓとドレイン電極Ｄのオーミック接合をより確実に行うための方法の一例である。その他のオーミック接合形成方法としては、図５における電子供給層５のエッチングを行う代わりに、例えば同領域にイオン注入を行ってオーミック接合を容易化する方法などがある。
【００３１】
最後に、図７において、ゲート絶縁膜７上にゲート電極Ｇが形成され、これによってノーマリオフ型ＧａＮ系ＦＥＴが完成する。その結果、こうして得られたノーマリオフ型ＧａＮ系ＦＥＴにおいては、ゲート電極の高い耐電圧とチャネル層の低いオン抵抗を両立させることができる。
【００３２】
次に、ゲート絶縁膜７に逆バイアス電界が生じた場合において、電子の逆バイアスリークに対するゲート絶縁膜７の効果について検討する。
【００３３】
図８（Ａ）は、図１（Ａ）と同様に、ゲート絶縁膜７を含むゲート構造を示している。しかし、図８（Ｂ）は、図１（Ｂ）と異なって、図８（Ａ）のゲート構造において逆バイアス電界が生じた時のエネルギバンド図を表している。この場合に、逆バイアスリークに対する主要な障壁をして作用するのは、ゲート電極ＧとＨｆ０．７Ａｌ０．３Ｏｘ絶縁層７との間の電子エネルギ差による障壁である。しかし、このエネルギ障壁は、逆バイアスリークのより確実な防止の観点からは十分ではない場合も生じ得ることが危惧される。
【００３４】
図９は、このような逆バイアスリークに関する危惧を解消するためのゲート構造の一例を示している。図９（Ａ）は図８（Ａ）に類似したゲート構造を示しているが、ゲート電極ＧとＨｆ０．７Ａｌ０．３Ｏｘ絶縁層７ｂとの間にＳｉＯ２絶縁層７ｃを付加的に含んでいることにおいて異なっている。図９（Ａ）中のゲート絶縁膜７Ａに含まれるこのＳｉＯ２絶縁層７ｃの厚さも、絶縁破壊電界の観点から、ＳｉＯ２絶縁層７ａと同様に５ｎｍ以下の厚さを有し、好ましくは３ｎｍ以下の厚さを有している。
【００３５】
図９（Ｂ）は、図９（Ａ）のゲート構造において逆バイアス電界が生じた時のエネルギバンド図を表している。この図９（Ｂ）と図８（Ｂ）との対比から明らかなように、ゲート電極ＧとＨｆ０．７Ａｌ０．３Ｏｘ絶縁層７ｂとの界面におけるエネルギ障壁に比べて、ゲート電極ＧとＳｉＯ２絶縁層７ｃとの界面におけるエネルギ障壁が高く、逆バイアスリークを確実に防止するように作用し得ることが分かる。
【００３６】
なお、以上の本発明の実施形態ではＧａＮチャネル層に接する絶縁層として約１００ｃｍ２Ｖ−１ｓ−１の電子移動度μを可能にするＳｉＯ２層を利用する例が示されたが、本発明者らの測定ではＳｉＮｘ層も約１２０ｃｍ２Ｖ−１ｓ−１の高い電子移動度を可能にするので、ＧａＮチャネル層に接する絶縁層としてＳｉＮｘ層を用いてもよいことが明らかであり、その中間的な物質であるＳｉ酸窒化物の絶縁層を用いてもよいことも明らかであろう。
【００３７】
また、以上の本発明の実施形態ではＧａＮチャネル層に接する絶縁層上に積層されるＨｉｇｈ−ｋ絶縁膜としてＨｆＡｌＯを利用する例が示されたが、このようなＨｉｇｈ−ｋ絶縁膜はＧａＮチャネル層に接する絶縁層に比べて大きなε×Ｅｃを有しればよく、そのようなＨｉｇｈ−ｋ絶縁膜としてＨｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｐｒ、およびＳｉの１種以上を含む酸化物、窒化物または酸窒化物からなる絶縁膜を利用することができる。特に、ＨｆとＺｒの少なくとも一方およびＡｌとＳｉの少なくとも一方を含む複合的な酸化物、窒化物、または酸窒化物は、ε×Ｅｃが特に大きくかつ耐熱性にも優れることから、本発明におけるＨｉｇｈ−ｋ膜として好ましい。
【産業上の利用可能性】
【００３８】
以上のように、本発明によれば、ゲート絶縁膜の高い絶縁破壊耐圧を有しかつチャネル抵抗が抑制されて低いオン抵抗を有するノーマリオフ型ＧａＮ系ＦＥＴを提供することができる。
【符号の説明】
【００３９】
１ 基板、２ バッファ層、３ ＡｌＧａＮ層、４ ＧａＮチャネル層、５ ＡｌＧａＮ電子供給層、６ ２次元電子ガス、７ ゲート絶縁膜、７ａ ＳｉＯ２絶縁層、７ｂ ＨｆＡｌＯ絶縁層、７ｃ ＳｉＯ２絶縁層、７Ａ ゲート絶縁膜、Ｓ ソース電極、Ｇ ゲート電極、Ｄ ドレイン電極。
【技術分野】
【０００１】
本発明はＧａＮ系電界効果トランジスタ（ＦＥＴ）に関し、特にノーマリオフ型ＧａＮ系ＦＥＴの高いゲート耐電圧と低いオン抵抗の両立に関する。
【背景技術】
【０００２】
窒化物半導体の典型例であるＧａＮ系半導体を利用したＦＥＴは、その材料の持つ特性からＡｌＧａＮ／ＧａＮ界面に発生する２次元電子ガスをチャネルとして利用することにより、Ｓｉを用いた従来のＦＥＴに比べて、高い耐電圧特性と大電流動作が可能なトランジスタとして有望視されている。なかでも、ノーマリオフ型のＦＥＴは、故障時の安全性の観点から、特に大電流を扱うパワーデバイス分野において高い需要がある。なお、ノーマリオフ型ＦＥＴとは、ゲートに電圧が印加されていないとき（通常時）にオフ状態であって、ゲートに電圧が印加されたときにオン状態になるトランジスタをいう。
【０００３】
図１０の模式的断面図は、特許文献１の国際公開ＷＯ０３／０７１６０７Ａ１に開示されたノーマリオフ型ＦＥＴを示している。なお、本願の図面において、長さ、幅、厚さなどの寸法関係は、図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。
【０００４】
図１０のＦＥＴにおいては、基板１１上にバッファ層１２、ＧａＮチャネル層１３、および一対のＡｌＧａＮ電子供給層１４ａ、１４ｂが順次積層されている。この場合に、ＧａＮチャネル層１３とＡｌＧａＮ電子供給層１４ａ、１４ｂとのヘテロ界面において、図中の破線で表された２次元電子ガス６が生じる。一対のＡｌＧａＮ電子供給層１４ａ、１４ｂの外側には、チャネル層１３上にＧａＮコンタクト層１６ａ、１６ｂを介してソース電極Ｓとドレイン電極Ｄが形成されている。そして、一対のＡｌＧａＮ電子供給層１４ａ、１４ｂの間のチャネル層１３上には、絶縁膜１５を介してゲート電極Ｇが形成されている。このようなＦＥＴでは、ゲート電極Ｇ下のチャネル層１３には２次元電子ガス６が存在しておらず、ゲート電極Ｇに電圧が印加されていないときにはオフ状態を維持している。しかし、ゲート電極Ｇに電圧が印加されれば、ゲート電極Ｇ下のチャネル層１３の上面に生じた反転層がＡｌＧａＮ電子供給層１４ａ、１４ｂ下の２次元電子ガスとつながって、ＦＥＴのソース電極Ｓとドレイン電極Ｄとの間がオン状態になって通電し得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開ＷＯ０３／０７１６０７Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１０に示されているようなノーマリオフ型ＧａＮ系ＦＥＴのゲート部Ｇ０に関連する特性を本発明者らが鋭意検討したところ、ゲート絶縁膜として一般的なＳｉＯ２を用いた場合では、ＳｉＯ２の誘電率εと絶縁破壊電界Ｅｃとの積ε×Ｅｃの値が小さいために、ＧａＮ系ＦＥＴの特性が充分に生かせないことが分かった。
【０００７】
そこで、本発明者らは、一般にＨｉｇｈ−ｋ膜とも称される高誘電体膜をゲート絶縁膜として用いることを検討した。その結果、図１０に示されているようなＧａＮ系ＦＥＴにおいてＳｉＯ２ゲート絶縁膜に替えてＨｉｇｈ−ｋゲート絶縁膜を用いた場合には、誘電率と絶縁破壊電界の積ε×Ｅｃの値が充分であることがわかった。しかし、ゲート絶縁膜１５はＧａＮチャネル層１３に直接接して形成されるので、ＧａＮ層とＨｉｇｈ−ｋ絶縁膜との界面のチャネルにおける電子移動度が低くなることが判明した。すなわち、Ｈｉｇｈ−ｋゲート絶縁膜を用いた場合には、ＧａＮ系ＦＥＴが有する大電流動作可能な特性を充分に生かせないことが分かった。
【０００８】
上述のようなゲート絶縁膜に関連する課題について、図１１と図１２を参照しつつより詳細に説明する。図１１（Ａ）はＧａＮチャネル層１３上にＳｉＯ２絶縁膜１５ａとゲート電極Ｇが順次積層された断面構造を示しており、図１１（Ｂ）はこのゲート電極Ｇにオン電圧を印加しているときの電子エネルギバンド図を示している。すなわち、図１１（Ｂ）において、縦方向はエネルギレベルを表し、横方向は図１１（Ａ）の積層構造の厚さ方向を表している。また、図中の曲線ｅは、電子濃度分布を模式的に表している。なお、この図１１（Ｂ）の例では、ＧａＮチャネル層１３下にＡｌ０．０５Ｇａ０．９５Ｎ層が設けられている。図１２は図１１に類似しているが、ＳｉＯ２絶縁膜１５ａがＨｉｇｈ−ｋ絶縁膜１５ｂに変更されてことのみにおいて異なっている。なお、このＨｉｇｈ−ｋ絶縁膜１５ｂとしては、Ｈｆ０．７Ａｌ０．３Ｏｘが用いられている。
【０００９】
図１１と図１２のいずれの場合にも、ゲート電極Ｇにオン電圧を印加したときには、ＧａＮチャネル層１３とゲート絶縁膜１５ａ、１５ｂとの界面において、電子濃度分布を表す曲線ｅで示されているように反転層が形成される。しかし、ＳｉＯ２ゲート絶縁膜１５ａを用いた場合に比べて、Ｈｉｇｈ−ｋゲート絶縁膜を用いた場合の方が、ＧａＮチャネル層とゲート絶縁膜との界面における電子濃度が高くなる。この電子濃度が高いことは、ＦＥＴがより大きな電流を流し得ることを意味する。
【００１０】
また、発明者らが実測したところ、ＳｉＯ２ゲート絶縁膜においては比誘電率εｒが４であって絶縁破壊電界Ｅｃが１０ＭＶ／ｃｍであり、Ｈｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜では比誘電率が１８であって絶縁破壊電界Ｅｃが５ＭＶ／ｃｍであった。したがって、ゲート絶縁膜下で同じ電子濃度を得ようとする場合には、ＳｉＯ２ゲート絶縁膜を用いたＦＥＴのゲート電極にはＨｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜を用いた場合に比べて４．５倍の高いゲート電圧を印加しなければならないが、２倍程度のゲート電圧でＳｉＯ２ゲート絶縁膜がブレイクダウンすることになる。
【００１１】
他方、本発明者らの測定によれば、ＳｉＯ２ゲート絶縁膜とＧａＮチャネル層との界面における電子移動度は約１００ｃｍ２Ｖ−１ｓ−１であるが、ＨｆＡｌＯゲート絶縁膜とＧａＮチャネル層との界面における電子移動度は約２０ｃｍ２Ｖ−１ｓ−１にしかならない。この場合に、図１０に示されているようにＧａＮチャネル層上に接してゲート絶縁膜を形成する構造のノーマリオフ型ＦＥＴでは、ゲート電極下において２次元電子ガスを生じるヘテロ界面が存在しないので、ゲート絶縁膜下における電子移動度の低下はＦＥＴの特性を大きく損なうことになる。
【００１２】
そこで、本発明は、ゲート絶縁膜の高い絶縁破壊耐圧を有しかつチャネル抵抗が抑制されて低いオン抵抗を有するノーマリオフ型ＧａＮ系ＦＥＴを提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明によるノーマリオフ型ＧａＮ系ＦＥＴは、第１種ＧａＮ系半導体からなるチャネル層と、このチャネル層上で互いに離間されて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層と、これら一対の電子供給層の間でチャネル層を覆うゲート絶縁膜と、一対の電子供給層の外側でチャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、ゲート絶縁膜上に形成されているゲート電極とを備え、ゲート絶縁膜はチャネル層上に順次堆積された第１と第２の絶縁層を含み、第１の絶縁層はＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、第２の絶縁層は第１の絶縁層に比べて大きなε×Ｅｃを有し、ここでεは誘電率を表し、Ｅｃは絶縁破壊電界を表すことを特徴としている。
【００１４】
なお、第２の絶縁層は、Ｈｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｐｒ、およびＳｉの１種以上を含む酸化物、窒化物または酸窒化物で形成され得る。ゲート絶縁膜は第２の絶縁層上に堆積された第３の絶縁層をさらに含んでもよく、この第３の絶縁層も第１の絶縁層と同様にＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有していることが好ましい。第１と第３の絶縁層の厚さは、３ｎｍ以下であることがより好ましい。チャネル層はＧａＮからなることが好ましく、電子供給層はＡｌＧａＮからなることが好ましい。
【発明の効果】
【００１５】
以上のような本発明によるノーマリオフ型ＧａＮ系ＦＥＴにおいては、ゲート絶縁膜の高い絶縁破壊耐圧が得られるとともに、チャネル抵抗が抑制されて低いオン抵抗を得ることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】（Ａ）は本発明によるノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造を示す模式的断面図であり、（Ｂ）はそのＦＥＴのオン状態時におけるゲート構造の電子エネルギバンド図である。
【図２】本発明によるノーマリオフ型ＧａＮ系ＦＥＴの製造過程の一例を示す模式的断面図である。
【図３】図２に続く製造過程を示す模式的断面図である。
【図４】図３に続く製造過程を示す模式的断面図である。
【図５】図４に続く製造過程を示す模式的断面図である。
【図６】図５に続く製造過程を示す模式的断面図である。
【図７】図６に続く製造過程を示す模式的断面図である。
【図８】（Ａ）は本発明によるノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造を示す模式的断面図であり、（Ｂ）はそのＦＥＴのゲート構造に逆バイアス電界を印加したときのエネルギバンド図である。
【図９】（Ａ）は本発明によるノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造のもう１つの例を示す模式的断面図であり、（Ｂ）はそのＦＥＴのゲート構造に逆バイアス電界を印加したときのエネルギバンド図である。
【図１０】先行技術によるノーマリオフ型ＧａＮ系ＦＥＴを示す模式的断面図である。
【図１１】（Ａ）はＳｉＯ２ゲート絶縁膜を含む従来のノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造を示す模式的断面図であり、（Ｂ）はそのＦＥＴのゲート構造に逆バイアス電界を印加したときのエネルギバンド図である。
【図１２】（Ａ）はＨｆＡｌＯゲート絶縁膜を含む従来のノーマリオフ型ＧａＮ系ＦＥＴにおけるゲート構造を示す模式的断面図であり、（Ｂ）はそのＦＥＴのゲート構造に逆バイアス電界を印加したときのエネルギバンド図である。
【発明を実施するための形態】
【００１７】
ノーマリオフ型ＧａＮ系ＦＥＴにおいて、低いオン抵抗を実現するためには、そのＦＥＴに含まれるチャネルのシート伝導率が高いことが望まれる。チャネルにおける最高のシート伝導率σｓは、ゲート絶縁膜の誘電率がε、ゲート絶縁膜の絶縁破壊電界がＥｃ、そしてゲート絶縁膜下のチャネルにおける電子の移動度がμであるとした場合に、周知の近似式（１）を用いて表すことができる。
【００１８】
σｓ＝ε×Ｅｃ×μ （１）
この近似式は、σｓ＝Ｑｓ×μ＝Ｃｇ×（Ｖｇ−Ｖｔｈ）×μ＝（ε／ｔ）×（Ｖｇ−Ｖｔｈ）×μ≒（ε／ｔ）×Ｖｇ×μ＝ε×（Ｖｇ／ｔ）×μ＝ε×Ｅｃ×μによって導出される。なお、Ｑｓはチャネル電荷、Ｃｇはゲート静電容量、Ｖｇはゲート電圧、ＶｔｈはＦＥＴの閾値電圧、そしてｔは絶縁膜の厚さを表している。なお、この導出式において、最高のシート伝導率σｓが得られるときの条件としてＶｇ≫Ｖｔｈが仮定されて、（Ｖｇ−Ｖｔｈ）≒Ｖｇの近似が行われている。
【００１９】
ここで、図１１のゲート構造における最高のシート伝導率σｓを求めれば、本発明者らの測定によるＳｉＯ２ゲート絶縁膜１５ａの比誘電率εｒが４であり、絶縁破壊電界Ｅｃが１０ＭＶ／ｃｍであり、そしてチャネルにおける電子の移動度μが約１００ｃｍ２Ｖ−１ｓ−１であるので、σｓ＝ε×Ｅｃ×μ＝３．５４×１０−４Ｓとなる。なお、誘電率はε＝εｒ×ε０で表され、ε０は真空の誘電率を表す。また、図１２のゲート構造における最高のシート伝導率σｓを求めれば、発明者らの測定によるＨｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜１５ａの比誘電率εｒが１８であり、絶縁破壊電界Ｅｃが５ＭＶ／ｃｍであり、そしてチャネルにおける電子の移動度μが約２０ｃｍ２Ｖ−１ｓ−１であるので、σｓ＝ε×Ｅｃ×μ＝１．５９×１０−４Ｓとなる。このことから、シート伝導率σｓの観点からは、ゲート電極としてＨｆ０．７Ａｌ０．３Ｏｘ膜を用いるよりもＳｉＯ２膜を用いる方が好ましいことが分かる。
【００２０】
しかしながら、前述のように、ＳｉＯ２ゲート絶縁膜においては比誘電率εｒが４であって絶縁破壊電界Ｅｃが１０ＭＶ／ｃｍであり、Ｈｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜では比誘電率が１８であって絶縁破壊電界Ｅｃが５ＭＶ／ｃｍであるので、ゲート絶縁膜下で同じ電子濃度を得ようとする場合には、ＳｉＯ２ゲート絶縁膜を用いたＦＥＴのゲート電極にはＨｆ０．７Ａｌ０．３Ｏｘゲート絶縁膜を用いた場合に比べて４．５倍の高いゲート電圧を印加しなければならないが、２倍程度のゲート電圧でＳｉＯ２ゲート絶縁膜がブレイクダウンすることになる。
【００２１】
以上のような状況に鑑み、本発明者らは図１に示されているようなゲート構造を創案した。すなわち、図１（Ａ）は本発明の一実施形態によるノーマリオフ型ＧａＮ系ＦＥＴに含まれるゲート構造を模式的に示しており、（Ｂ）はそのＦＥＴのオン状態時におけるゲート構造の電子エネルギバンドを模式的に示している。より具体的には、ＧａＮチャネル層４上に、ゲート絶縁膜７、およびゲート電極Ｇが順次積層されている。ただし、このゲート絶縁膜７においては、厚さ約３ｎｍの極めて薄いＳｉＯ２層７ａと厚さ約５０ｎｍ程度のＨｆ０．７Ａｌ０．３ＯｘのＨｉｇｈ−ｋ層７ｂとがこの順に積層されている。なお、ＧａＮチャネル層４下にはＡｌ０．０５Ｇａ０．９５Ｎ層が設けられている。
【００２２】
図１のゲート構造に関しては、ゲート絶縁膜７の厚さの大部分をＨｆ０．７Ａｌ０．３Ｏｘ層７ｂが占めているので、上述の近似式（１）において、誘電率εと絶縁破壊電界Ｅｃに関してはＨｆ０．７Ａｌ０．３Ｏｘ層７ｂの比誘電率εｒ＝１８と絶縁破壊電界Ｅｃ＝５ＭＶ／ｃｍの値を用いることができる。他方、ゲート絶縁膜７下のチャネル層における電子移動度μの値としては、ＳｉＯ２層７ａに関するμ≒１００ｃｍ２Ｖ−１ｓ−１値を用いることができる。これらの値を用いて式（１）を計算すれば、図１のゲート構造に関してチャネルの最高のシート伝導率としてσｓ＝ε×Ｅｃ×μ＝７．９７×１０−４Ｓの値が得られる。すなわち、図１１のゲート構造におけるσｓ＝３．５４×１０−４Ｓおよび図１２におけるゲート構造におけるσｓ＝１．５９×１０−４Ｓに比べて、図１のゲート構造においては遥かに高いシート伝導率が得られることが分かる。このことによって、図１のゲート構造を含むノーマリオフ型ＧａＮ系ＦＥＴにおいて、オン抵抗を顕著に低減することができる。
【００２３】
ところで、ＳｉＯ２層７ａとＨｆ０．７Ａｌ０．３Ｏｘ層７ｂとを含むゲート絶縁膜７において、ＳｉＯ２層７ａが絶縁破壊しないかが危惧される。これに関して、以下において検討する。ＨｆＡｌＯ層（比誘電率εｒ＝１８）とＳｉＯ２層（比誘電率εｒ＝４）を含む２層絶縁膜に電圧Ｖを印加し、その絶縁膜にＥ＝２２ＭＶ／ｃｍの電界が発生している状態を考える。この場合、絶縁膜に含まれる各誘電体層に生じる電界は比誘電率に反比例し、ＨｆＡｌＯ層には２２×４／（１８＋４）＝４ＭＶ／ｃｍの電界が発生し、ＳｉＯ２層には２２×１８／（１８＋４）＝１８ＭＶ／ｃｍの電界が発生する。したがって、前述のようにＨｆＡｌＯ層の破壊電界は約５ＭＶ／ｃｍであるのに対して、ゲート絶縁膜として通常厚さのＳｉＯ２層の絶縁破壊電界は約１０ＭＶ／ｃｍであるので、ＳｉＯ２層が絶縁破壊することになる。そしてＳｉＯ２層が絶縁破壊すればＨｆＡｌＯ層も絶縁破壊し、ＦＥＴ全体もブレークダウンすることになる。
【００２４】
しかし、誘電体層の厚さが極めて薄くなった場合に、その誘電体層の絶縁破壊電界Ｅｃが高くなることが経験的に一般に知られている。これは、以下のように考えることができる。すなわち、誘電体層に高電圧が印加された時に電子が加速されながら移動し、その速度が或る限界を超えたときに雪崩れ的（アバレンチェ的）に電子が流れ、これによって絶縁破壊が生じると考えられる。しかし、誘電体層が極めて薄い場合には、電子が十分に加速される前にその誘電体層を通り抜け、雪崩れ的な電子の流れが生じないと考えられる。このように誘電体層の厚さが極めて薄くなった場合に絶縁破壊電界Ｅｃが高くなるという経験的事実を考慮すれば、厚さ５ｎｍ以下でより確実には厚さ３ｎｍ以下のＳｉＯ２層の絶縁破壊電界が１８ＭＶ／ｃｍ以上になり得る。そして、ゲート絶縁膜７全体として、上述の例におけるＥｃ＝２２ＭＶ／ｃｍの電界に耐えることができ、高いシート伝導率σｓ＝εＥμを実現することが可能となり、チャネル抵抗を低下させることができる。なお、ゲート電極に印加される電圧Ｖは、Ｖ＝（ＨｆＡｌＯ層に生じる電界Ｅ）×（ＨｆＡｌＯ層の厚さ）＋（ＳｉＯ２層に生じる電界Ｅ）×（ＳｉＯ２層の厚さ）として表される。
【００２５】
図２から図７の模式的断面図は、図１に示されているようなゲート構造を含むノーマリオフ型ＧａＮ系ＦＥＴの作製過程の一例を示している。
【００２６】
まず、図２において、Ｓｉ、Ａｌ２Ｏ３、ＳｉＣ、またはＡｌＮなどの基板１上にバッファ層２、厚さ１０００ｎｍのＡｌ０．０５Ｇａ０．９５Ｎ層３、厚さ４０ｎｍのＧａＮチャネル層４、およびＡｌ０．２５Ｇａ０．７５Ｎ電子供給層５が、例えば周知のＭＯＣＶＤ（有機金属気相堆積）またはＭＢＥ（分子ビームエピタキシ）などを利用して順次に積層される。このようにＧａＮチャネル層４上にＡｌＧａＮ電子供給層５を積層した場合に、自発分極とピエゾ分極との両作用によってヘテロ界面に２次元電子ガス６が生じる。
【００２７】
次に、図３において、ゲート領域を形成するために、ＲＩＥ（反応性イオンエッチング）またはＩＣＰ（高周波誘導結合プラズマ）などを利用して電子供給層５の一部を除去し、ＧａＮチャネル層４の上面の一部領域を露出させる。この結果、ＧａＮチャネル層４とＡｌＧａＮ電子供給層５との間に生じた２次元電子ガス６は、ＧａＮチャネル層４の露出された領域において途絶えることになる。
【００２８】
図４においては、スパッタリングによって厚さ５ｎｍ以下で好ましくは３ｎｍ以下のＳｉＯ２絶縁層７ａおよび例えば厚さ５０ｎｍのＨｆ０．７Ａｌ０．３Ｏｘ絶縁層７ｂを堆積し、さらにそれらの絶縁層の不要領域をエッチングによって除去することによって、ゲート絶縁膜７が形成される。
【００２９】
図５においては、ゲート絶縁膜７によって覆われていない領域において、電子供給層５がＲＩＥまたはＩＣＰなどを利用してエッチング除去される。これによって、一対の電子供給層５の外側において、ＧａＮチャネル層４の上面が露出される。
【００３０】
図６においては、一対の電子供給層５の外側において露出されたＧａＮチャネル層４上に、ソース電極Ｓとドレイン電極Ｄが堆積され、オーミック接合のためのアニール処理が行なわれる。なお、図５における電子供給層５のエッチングは、図６におけるソース電極Ｓとドレイン電極Ｄのオーミック接合をより確実に行うための方法の一例である。その他のオーミック接合形成方法としては、図５における電子供給層５のエッチングを行う代わりに、例えば同領域にイオン注入を行ってオーミック接合を容易化する方法などがある。
【００３１】
最後に、図７において、ゲート絶縁膜７上にゲート電極Ｇが形成され、これによってノーマリオフ型ＧａＮ系ＦＥＴが完成する。その結果、こうして得られたノーマリオフ型ＧａＮ系ＦＥＴにおいては、ゲート電極の高い耐電圧とチャネル層の低いオン抵抗を両立させることができる。
【００３２】
次に、ゲート絶縁膜７に逆バイアス電界が生じた場合において、電子の逆バイアスリークに対するゲート絶縁膜７の効果について検討する。
【００３３】
図８（Ａ）は、図１（Ａ）と同様に、ゲート絶縁膜７を含むゲート構造を示している。しかし、図８（Ｂ）は、図１（Ｂ）と異なって、図８（Ａ）のゲート構造において逆バイアス電界が生じた時のエネルギバンド図を表している。この場合に、逆バイアスリークに対する主要な障壁をして作用するのは、ゲート電極ＧとＨｆ０．７Ａｌ０．３Ｏｘ絶縁層７との間の電子エネルギ差による障壁である。しかし、このエネルギ障壁は、逆バイアスリークのより確実な防止の観点からは十分ではない場合も生じ得ることが危惧される。
【００３４】
図９は、このような逆バイアスリークに関する危惧を解消するためのゲート構造の一例を示している。図９（Ａ）は図８（Ａ）に類似したゲート構造を示しているが、ゲート電極ＧとＨｆ０．７Ａｌ０．３Ｏｘ絶縁層７ｂとの間にＳｉＯ２絶縁層７ｃを付加的に含んでいることにおいて異なっている。図９（Ａ）中のゲート絶縁膜７Ａに含まれるこのＳｉＯ２絶縁層７ｃの厚さも、絶縁破壊電界の観点から、ＳｉＯ２絶縁層７ａと同様に５ｎｍ以下の厚さを有し、好ましくは３ｎｍ以下の厚さを有している。
【００３５】
図９（Ｂ）は、図９（Ａ）のゲート構造において逆バイアス電界が生じた時のエネルギバンド図を表している。この図９（Ｂ）と図８（Ｂ）との対比から明らかなように、ゲート電極ＧとＨｆ０．７Ａｌ０．３Ｏｘ絶縁層７ｂとの界面におけるエネルギ障壁に比べて、ゲート電極ＧとＳｉＯ２絶縁層７ｃとの界面におけるエネルギ障壁が高く、逆バイアスリークを確実に防止するように作用し得ることが分かる。
【００３６】
なお、以上の本発明の実施形態ではＧａＮチャネル層に接する絶縁層として約１００ｃｍ２Ｖ−１ｓ−１の電子移動度μを可能にするＳｉＯ２層を利用する例が示されたが、本発明者らの測定ではＳｉＮｘ層も約１２０ｃｍ２Ｖ−１ｓ−１の高い電子移動度を可能にするので、ＧａＮチャネル層に接する絶縁層としてＳｉＮｘ層を用いてもよいことが明らかであり、その中間的な物質であるＳｉ酸窒化物の絶縁層を用いてもよいことも明らかであろう。
【００３７】
また、以上の本発明の実施形態ではＧａＮチャネル層に接する絶縁層上に積層されるＨｉｇｈ−ｋ絶縁膜としてＨｆＡｌＯを利用する例が示されたが、このようなＨｉｇｈ−ｋ絶縁膜はＧａＮチャネル層に接する絶縁層に比べて大きなε×Ｅｃを有しればよく、そのようなＨｉｇｈ−ｋ絶縁膜としてＨｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｐｒ、およびＳｉの１種以上を含む酸化物、窒化物または酸窒化物からなる絶縁膜を利用することができる。特に、ＨｆとＺｒの少なくとも一方およびＡｌとＳｉの少なくとも一方を含む複合的な酸化物、窒化物、または酸窒化物は、ε×Ｅｃが特に大きくかつ耐熱性にも優れることから、本発明におけるＨｉｇｈ−ｋ膜として好ましい。
【産業上の利用可能性】
【００３８】
以上のように、本発明によれば、ゲート絶縁膜の高い絶縁破壊耐圧を有しかつチャネル抵抗が抑制されて低いオン抵抗を有するノーマリオフ型ＧａＮ系ＦＥＴを提供することができる。
【符号の説明】
【００３９】
１ 基板、２ バッファ層、３ ＡｌＧａＮ層、４ ＧａＮチャネル層、５ ＡｌＧａＮ電子供給層、６ ２次元電子ガス、７ ゲート絶縁膜、７ａ ＳｉＯ２絶縁層、７ｂ ＨｆＡｌＯ絶縁層、７ｃ ＳｉＯ２絶縁層、７Ａ ゲート絶縁膜、Ｓ ソース電極、Ｇ ゲート電極、Ｄ ドレイン電極。
【特許請求の範囲】
【請求項１】
ノーマリオフ型ＧａＮ系電界効果トランジスタであって、
第１種ＧａＮ系半導体からなるチャネル層と、
前記チャネル層上で互いに離間されて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層と、
前記一対の電子供給層の間で前記チャネル層を覆うゲート絶縁膜と、
前記チャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、
前記ゲート絶縁膜上に形成されているゲート電極とを備え、
前記ゲート絶縁膜は前記チャネル層上に順次堆積された第１と第２の絶縁層を含み、
前記第１の絶縁層はＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、
前記第２の絶縁層は前記第１の絶縁層に比べて大きなε×Ｅｃを有し、ここでεは誘電率を表し、Ｅｃは絶縁破壊電界を表すことを特徴とするトランジスタ。
【請求項２】
前記第２の絶縁層はＨｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｐｒ、およびＳｉの１種以上を含む酸化物、窒化物または酸窒化物からなることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記第１の絶縁層の厚さが３ｎｍ以下であることを特徴とする請求項１または２に記載のトランジスタ。
【請求項４】
前記ゲート絶縁膜は前記第２の絶縁層上に堆積された第３の絶縁層をさらに含み、この第３の絶縁層も前記第１の絶縁層と同様にＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有していることを特徴とする請求項１から３のいずれかに記載のトランジスタ。
【請求項５】
前記第３の絶縁層の厚さが３ｎｍ以下であることを特徴とする請求項４に記載のトランジスタ。
【請求項６】
前記第２の絶縁層はＨｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｐｒ、およびＳｉの２種以上を含む酸化物、窒化物または酸窒化物からなることを特徴とする請求項１に記載のトランジスタ。
【請求項７】
前記チャネル層はＧａＮからなり、前記電子供給層はＡｌＧａＮからなることを特徴とする請求項１から６のいずれかに記載のトランジスタ。
【請求項１】
ノーマリオフ型ＧａＮ系電界効果トランジスタであって、
第１種ＧａＮ系半導体からなるチャネル層と、
前記チャネル層上で互いに離間されて設けられた第２種ＧａＮ系半導体からなる一対の電子供給層と、
前記一対の電子供給層の間で前記チャネル層を覆うゲート絶縁膜と、
前記チャネル層にオーミックコンタクトしているソース電極およびドレイン電極と、
前記ゲート絶縁膜上に形成されているゲート電極とを備え、
前記ゲート絶縁膜は前記チャネル層上に順次堆積された第１と第２の絶縁層を含み、
前記第１の絶縁層はＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有し、
前記第２の絶縁層は前記第１の絶縁層に比べて大きなε×Ｅｃを有し、ここでεは誘電率を表し、Ｅｃは絶縁破壊電界を表すことを特徴とするトランジスタ。
【請求項２】
前記第２の絶縁層はＨｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｐｒ、およびＳｉの１種以上を含む酸化物、窒化物または酸窒化物からなることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記第１の絶縁層の厚さが３ｎｍ以下であることを特徴とする請求項１または２に記載のトランジスタ。
【請求項４】
前記ゲート絶縁膜は前記第２の絶縁層上に堆積された第３の絶縁層をさらに含み、この第３の絶縁層も前記第１の絶縁層と同様にＳｉの酸化物、窒化物および酸窒化物のいずれかからなりかつ５ｎｍ以下の厚さを有していることを特徴とする請求項１から３のいずれかに記載のトランジスタ。
【請求項５】
前記第３の絶縁層の厚さが３ｎｍ以下であることを特徴とする請求項４に記載のトランジスタ。
【請求項６】
前記第２の絶縁層はＨｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｐｒ、およびＳｉの２種以上を含む酸化物、窒化物または酸窒化物からなることを特徴とする請求項１に記載のトランジスタ。
【請求項７】
前記チャネル層はＧａＮからなり、前記電子供給層はＡｌＧａＮからなることを特徴とする請求項１から６のいずれかに記載のトランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−２３３６９５（Ｐ２０１１−２３３６９５Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０２２１７（Ｐ２０１０−１０２２１７）
【出願日】平成２２年４月２７日（２０１０．４．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２７日（２０１０．４．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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