【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 （もっと読む）

【課題】Ｐ型ＭＯＳＦＥＴの閾値のバラつきを抑制して高品質の半導体装置を形成することができ、また、製品開発のコストを抑制することができる半導体装置の製造方法を提供する。
【解決手段】シリコン基板上１００にゲート絶縁膜１０２を形成する第１の工程と、ゲート絶縁膜１０２上に、ゲート電極１０４を構成する導電体膜１０３を、有機材料を用いた形成法によって形成する第２の工程と、導電体膜１０３が形成されたシリコン基板１００を、酸化性雰囲気である水蒸気と、還元性雰囲気である水素との混合雰囲気中で加熱する第３の工程と、を備えた半導体装置の製造方法であって、第３の工程における水蒸気に対する水素の分圧比が、炭素が酸化され、かつ、導電体膜１０４を構成する金属材料が還元される分圧であることを特徴とする。 （もっと読む）

【課題】 導電性電極と高ｋ誘電体との間に配置された金属含有材料層に少なくとも１つの金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、半導体構造体を提供すること。
【解決手段】 例えば、導電性電極と共に電極スタック内に存在する金属含有材料層に金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、電界効果トランジスタ（ＦＥＴ）及び／又は金属酸化物半導体キャパシタ（ＭＯＳＣＡＰ）のような半導体構造体である。金属不純物の選択は、電極がｎ型仕事関数を有するか、又はｐ型仕事関数を有するかによって決まる。本発明はまた、こうした半導体構造体の製造方法も提供する。金属不純物の導入は、金属含有材料及び仕事関数変更用の金属不純物の両方を含む層を共堆積して、金属不純物の層が金属含有材料層の間に存在するスタックを形成することによって、或いは、金属含有材料の上及び／又は下に金属不純物を含む材料層を形成し、次いで、構造体を加熱し、金属不純物が金属含有材料に導入されるようにすることによって、達成することができる。 （もっと読む）

【課題】浅い接合領域上に、浅いニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜で画成されたシリコン面上に金属ニッケル膜を堆積し、シラン雰囲気中、２２０℃を超えない温度で熱処理し、組成がＮｉ₂Ｓｉのシリサイド層を、接合領域との界面および金属ニッケル膜表面に、未反応の金属ニッケル膜が残るように形成した後、前記未反応の金属ニッケル膜をエッチング除去し、熱処理してニッケルモノシリサイド層に変換する。 （もっと読む）

本発明は、ソース(24)およびドレイン(29)、並びにこれらのソースとドレインの間に配置されたバリア領域(27)を備えたトランジスタ(21)を提案する。バリア領域は、半導体材料の真性または低濃度ドーピング領域(26,28)によってソースおよびドレインから分離されている。バリア領域と真性または低濃度ドーピング領域との界面にポテンシャルバリアが形成される。ゲート電極(32)はポテンシャルバリアの付近に設けられ、ゲート電極に適切な電圧を印加することによって、ポテンシャルバリアの実効的な高さおよび／または幅を調整することができる。
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【課題】ゲート電極の劣化特性及び電流の漏れ現象を防止することのできる半導体装置を提供する。
【解決手段】半導体基板１００と、半導体基板１００上に高誘電性物質で形成されるゲート絶縁膜１２０と、ゲート絶縁膜１２０上にアルミニウム合金で形成されるバリア金属膜１３０と、バリア金属膜１３０上に形成されるゲート電極層１４０と、を含む。バリア金属膜１３０は、タンタルアルミニウム窒化膜又はチタンアルミニウム窒化膜で形成される。従って、バリア金属膜を耐酸化性の大きい物質で形成することで、酸素雰囲気の中で半導体装置の後続熱処理工程中のバリア金属膜の酸化を防止し、ゲート電極の劣化特性及び電流漏れ現象を防止することができる。 （もっと読む）

【課題】 ゲート絶縁膜に接するゲート電極の空乏化を抑制しながら、ゲート電極の仕事関数の調整を効率的に行うことが可能な半導体装置およびその製造方法を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。また、ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。単結晶シリコン層３（チャネル層３ａ）の上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタン（ＴｉＮ）からなる金属粒子６ａ，６ｂ、及びポリシリコン膜７から構成されるポリシリコンゲート電極８が設けられる。ここで、ＴｉＮからなる金属粒子は、ゲート絶縁膜５に接する部分６ａと接しない部分６ｂからなる。 （もっと読む）

【課題】デザインルールによって制限されるチャネル長の限界を克服し、セル電流を増加させることによって、セルを安定して動作させることができる垂直チャネルを有する半導体素子及びその製造方法を提供すること。
【解決手段】表面領域、及び表面領域間に形成された底部が表面領域より低い第１リセス２３０Ａを備えた活性領域２２３と、活性領域２２３の周囲を囲む素子分離膜２２２と、活性領域２２３と交差する方向に、活性領域２２３の表面領域上を横切るように形成された少なくとも１対のゲートライン２２７と、ゲートライン２２７の下部の素子分離膜２２２に形成され、ゲートライン２２７の一部が埋め込まれた第２リセス２２５と、
第１リセスの底部の活性領域２２３に形成された第１接合領域と、ゲートライン２２７の外側の表面領域に形成され、第１接合領域との間に垂直チャネルを構成する第２接合領域を備える。 （もっと読む）

【課題】高ｋ誘電体を含むゲート・スタック上において熱に対して安定な新規の金属化合物であって、金属炭化物の場合に起こるような炭素拡散を引き起こさない金属化合物を提供すること。
【解決手段】仕事関数が約４．７５から約５．３、好ましくは約５ｅＶであるｐ型金属であり、高ｋ誘電体とインタフェース層とを含むゲート・スタック上で熱に対して安定なＭＯ_ｘＮ_ｙを含む金属化合物、およびこのＭＯ_ｘＮ_ｙ金属化合物を製作する方法が提供される。さらに、本発明のＭＯ_ｘＮ_ｙ金属化合物は、１０００℃において非常に効率的な酸素拡散障壁であり、ｐ金属酸化物半導体（ｐＭＯＳ）デバイスにおいて、非常に攻撃的な等価酸化膜厚（ＥＯＴ）および１４Å未満の反転層厚を可能にする。上式で、Ｍは元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘは約５から約４０原子％、ｙは約５から約４０原子％である。 （もっと読む）

【課題】ゲート電極の下部に（垂直に対して）大きな角度でイオン注入可能な半導体装置の製造方法を提供することを課題とする。また、短チャネル効果抑制の効果を損なうことなく、半導体層下部の空乏化を促進可能な半導体装置の製造方法を提供することを他の課題とする。
【解決手段】 本発明に係る半導体装置の製造方法は、半導体層上にゲート絶縁膜を形成する工程と；前記ゲート絶縁膜上に第１ゲート電極層を形成する工程と；前記第１ゲート電極層の下方にポケットイオン領域を形成する工程と；前記ポケットイオン領域の形成後に、前記第１ゲート電極層の上に第２ゲート電極層を重ねて形成する工程とを含んでいる。 （もっと読む）

【課題】 製造方法が容易なデュアルメタルゲート構造を実現することができ、ＣＭＯＳデバイス等の特性向上に寄与する。
【解決手段】 基板上に、ｐチャネルＭＩＳトランジスタ５１とｎチャネルＭＩＳトランジスタ５２を具備した半導体装置であって、ｐチャネルＭＩＳトランジスタ５１のゲート電極３２の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、ｎチャネルＭＩＳトランジスタ５２のゲート電極５３の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下である。 （もっと読む）

【課題】半導体装置における二重応力ライナーの圧縮部分と引張り部分との間の境界を制御する改善された方法を提供する。
【解決手段】境界は、Ｎウェル３０２境界３６０，３６１，３６２，３６３により決められるのではなく、チャネルやアクティブ領域３０１の境界といったＰＦＥＴフィーチャから測られるような所定距離により位置されるよう適切に設計することができる。これは、ＰＦＥＴ３５０性能を改善および／または整合する機会を与えることができる。二重応力ライナーの圧縮部分３０５と引張り部分との間の境界を適切に設計することにより、ＰＦＥＴ上の圧縮応力を、ｘ方向に維持するかさらに増加しながらｙ方向に減少することができ、ＰＦＥＴ性能を改善することが可能になる。 （もっと読む）

【課題】ウォーターマークの発生を抑制することができる半導体装置を提供する。
【解決手段】本発明の半導体装置は、シリコン基板上に、ゲート絶縁膜と、高濃度リンドープポリシリコン膜及び上層ポリシリコン膜とからなるゲート電極とを順次備え、上層ポリシリコン膜中でのリン濃度は、高濃度リンドープポリシリコン膜から離れるにつれて低下することを特徴とする。 （もっと読む）

【課題】高誘電率絶縁体からなる絶縁材料層上に形成した遷移金属元素を含む電極材料層に対し高選択比でエッチングを施すことのできるエッチング技術を提供する。
【解決手段】遷移金属元素を含む電極材料層１０７および高誘電率絶縁体１０８からなる絶縁材料層の積層体を備えた試料を真空処理容器内に設置した下部電極上に配置し、前記真空処理容器内に処理ガスを導入し、前記真空処理容器内に高周波電力を供給して前記導入した処理ガスをプラズマ化して前記試料表面にエッチング処理を施すプラズマエッチング処理方法において、前記電極材料層をエッチングするとき、処理ガスとしてＨＣｌガスを供給する。 （もっと読む）

【課題】信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１０において、ソース領域４０およびドレイン領域５０が形成された半導体基板３０と、ソース領域４０およびドレイン領域５０に挟まれた半導体基板３０上に形成された絶縁膜６０と、絶縁膜６０上に形成されたゲート電極８０と、絶縁膜６０とゲート電極８０との界面に形成された金属含有粒子７０と、金属含有粒子７０のうち界面の縁部６０ａからはみ出していた金属含有粒子が変化した絶縁粒子７２と、を備える。 （もっと読む）

【課題】シリコン系材料、例えばシリコン基板、多結晶シリコンパターン等をドライエッチングする際の前処理のエッチングに、フッ化水素とアンモニアとからなるエッチングガスを用いることで、自然酸化膜を選択的に除去することを可能とする。
【解決手段】酸化シリコン（素子分離領域１２、サイドウォール１８、１９等）と表面に自然酸化膜２１、２２が形成されたシリコン系材料（シリコン基板１１）とが露出された状態で自然酸化膜２１、２２を除去する工程と、自然酸化膜２１、２２が除去されたシリコン系材料（シリコン基板１１）をエッチング加工する工程とを備えた半導体装置の製造方法であって、自然酸化膜２１、２２を除去する工程は、エッチングガスにフッ化水素とアンモニアとを用いたドライエッチングにより行うことを特徴とする。 （もっと読む）

【課題】コンタクト不良を防止しつつ応力膜を用いて効果的にチャネル形成領域に応力を印加することにより、MISFETの駆動力の向上を図る。
【解決手段】半導体基板１上に形成されたMISFETのゲート電極部２０ｎ及び２０ｐの側面上には絶縁性のサイドウォールスペーサ９が形成されている。ゲート電極部２０ｎ及び２０ｐの高さは、それぞれの側面上に設けられたサイドウォールスペーサ９の上端より低い。MISFET上にゲート電極部２０ｎ及び２０ｐを覆うように、チャネル形成領域に応力を発生させる応力膜１３が形成されている。応力膜１３におけるゲート電極部２０ｎ及び２０ｐ上に形成されている部分の膜厚が、その他の部分の膜厚よりも厚い。 （もっと読む）

【課題】本発明は、ゲート絶縁膜との密着性に優れ、ＰＭＯＳＦＥＴに適した閾値電圧が得られる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えたｐ型の電界効果トランジスタからなる半導体装置であって、ゲート電極１５は、少なくともゲート絶縁膜１４側がルテニウムとシリコンとを含む膜で構成されていることを特徴とする半導体装置である。また、ゲート電極１５を形成する工程では、堆積法により、少なくともゲート絶縁膜１４側にルテニウムとシリコンとを含む膜を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴデバイスのチャネル内に圧縮応力をもたらし、ｎ型ＭＯＳＦＥＴデバイスのチャネル内に引張応力をもたらす応力層が、各々のゲート・スタックに重ねられている、隣接するｐ型ＭＯＳＦＥＴデバイスおよびｎ型ＭＯＳＦＥＴデバイスを含む構造および製造方法を提供すること。
【解決手段】ｐ型ＭＯＳＦＥＴデバイスまたはｎ型ＭＯＳＦＥＴデバイスのうちの一方が、隣接する他方のデバイスの高さよりも低い高さを有し、２つのデバイスのうちの低い方が、低い方のデバイスに重ねられた応力層内の不連続部すなわち開口部によって境界が画定されている。デバイスを形成するための好ましい一方法では、ゲート・スタック下の基板内に第１のタイプの応力を形成するために、異なる高さを有するゲート・スタック上に単一の応力層が形成され、第２のタイプの応力が低い方のゲート・スタックの下に形成されるように、低い方のゲート・スタックからある距離のところの応力層内に開口部が形成される。 （もっと読む）

半導体デバイスに対し、自己整合ショットキー接合（２９）を形成する方法である。ゲートエッチング及びスペーサ形成の後、接合領域を画成する凹所を半導体基板（１０）に形成し、そこに、ＳｉＧｅ層（２２）を選択的に成長させる。その後、誘電体層（２４）をゲート（１４）及びＳｉＧｅ層（２２）の上に設け、コンタクトエッチングを行って、コンタクトホール（２６）を形成してから、ＳｉＧｅの材料（２２）を除去して、接合領域にキャビティ（２８）を作成する。最後に、キャビティ（２８）を金属で満たして、接合（２９）を形成する。このようにして、抵抗率が比較的低く、形状及び位置を良好に制御することができる、ショットキー接合を自己整合で形成する方法が提供される。
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