【課題】炭素濃度を十分に高くすることが可能な高融点金属の金属化合物膜よりなる薄膜を形成することが可能な成膜方法を提供する。
【解決手段】真空引き可能になされた処理容器４内に、高融点金属有機材料ガスと窒素含有ガスとを供給して被処理体の表面に高融点金属の金属化合物膜よりなる薄膜を形成する成膜方法において、前記薄膜中に含まれる炭素濃度を高めるために前記窒素含有ガスの分圧を、全圧の１０％以下となるように設定して成膜工程を行うようにする。これにより、炭素濃度を十分に高くし、トランジスタのゲート電極の閾値を低減させる。 （もっと読む）

【課題】ゲート絶縁膜の材料としてＨｆ酸化物系のＨｉｇｈ−ｋ膜を用いるとともにゲート電極の材料として金属を用いた場合においても、Ｈｉｇｈ−ｋ膜のエッチングの際のゲート電極の損傷を防ぐことが可能なエッチング液およびそれを用いた半導体装置の製造方法を提供する。
【解決手段】ＴｉＮ層３１、Ｐｏｌｙ−Ｓｉ層３２、およびＷ層３３からなるゲート電極３０をドライエッチングで形成した後に、エッチング液を用いたウェットエッチングを行うことにより、ＳｉＯ₂層２１およびＨｆＳｉＯ層２２からなるゲート絶縁膜２０を形成する。このエッチング液は、ＨＦ分子の解離を抑制する緩衝剤およびｐＨ値を上げるｐＨ調整剤を含有している。 （もっと読む）

【課題】ＣＭＯＳデバイス設計に適した仕事関数をもつメタルゲート電極を提供する。
【解決手段】
トランジスタおよびその製造工程が開示されている。相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、第１の厚さを有する第１ゲート電極を含むＰＭＯＳトランジスタと、第２の厚さを有する第２ゲート電極を含むＮＭＯＳトランジスタとを含み、第１の厚さは、第２の厚さよりも大きい。第１ゲート電極および第２ゲート電極は、同じ材料を含んでいることが好ましく、例として、ＴｉＳｉＮ、ＴａＮまたはＴｉＮを含んでいるとよい。第１ゲート電極および第２ゲート電極の厚さによって、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの仕事関数が設定される。 （もっと読む）

【課題】微細化トレンチゲートＭＯＳトランジスタの形成方法を提供する。
【解決手段】第１導電型の半導体基板に、トレンチ５を形成し、ゲート誘電体２０をトレンチ５内に形成し、第１導電性充填材料３０'をトレンチ５内にゲート電極３０として設け、第１ソース及びドレイン領域４を、第２導電型の不純物をトレンチ５横の基板１の表面に導入することにより形成し、トレンチ５内の第１導電性充填材料３０'を、所定の深さの位置まで後退するようにエッチバックし、第２ソース及びドレイン領域４'を、第２導電型の不純物をトレンチ５内の基板１の表面に導入し、絶縁スペーサ２５；２５'をトレンチ５内の第１導電性充填材料３０'の上に形成し、第２導電性充填材料３０''をトレンチ５内にゲート電極の上側部分として設ける工程と、を含む。 （もっと読む）

【課題】High-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置を実現する。
【解決手段】Ｐチャネル型電界効果トランジスタ４において、High-k絶縁膜たる金属酸化物（好ましくは、ハフニウム酸化物（ＨｆＯ₂やＨｆＳｉＯＮ、ＨｆＳｉＯ₄など）またはジルコニウム酸化物（ＺｒＯ₂やＺｒＳｉＯＮ、ＺｒＳｉＯ₄など））を有するゲート絶縁膜６ｂと、ポリシリコンゲート電極７との間に窒化チタン（ＴｉＮ）膜８を形成する。窒化チタン膜は、金属酸化物を有するゲート絶縁膜に接して形成されてもフェルミレベルピニングが起きない。また、ポリシリコンゲート電極の下部が窒化チタン膜との金属膜となっているので、ゲートの空乏化が抑止でき、電流駆動能力向上も図れる。 （もっと読む）

【課題】 リーク電流を減らすことを可能にするとともにフラットバンド電圧がシフトするのを抑制することを可能にする。
【解決手段】 半導体基板２上に設けられた酸素を含む高誘電体からなるゲート絶縁膜４と、ゲート絶縁膜上に設けられ、酸素を含む電気伝導体からなる電気伝導体膜６と、電気伝導体膜上に設けられたゲート電極８と、を備えている。 （もっと読む）

電子デバイスの製造方法および結果として生じる電子デバイスを提供する。方法は、シリコン・オン・インシュレータ基板（２０１、２０３、２０５）の最上の側にゲート酸化物（２１７）を形成するステップと、ゲート酸化物（２１７）の上に第１のポリシリコン層（２１９）を形成するステップと、第１のポリシリコン層（２１９）の上に第１の二酸化シリコン層（２２１）を形成するステップとを備える。そして第１の二酸化シリコン層（２２１）の上に第１の窒化シリコン層（２２３）を形成し、続いて第２の二酸化シリコン層を形成する。先の誘電体層のすべてを貫通してＳＯＩ基板（２０１、２０３、２０５）内へ浅いトレンチをエッチングする。エッチングされたトレンチを他の誘電体層（たとえば二酸化シリコン）（２３９）で充填し、平坦化する。先の誘電体層の各々を除去し、誘電体層の最上側壁区域を、後で適用されるポリシリコンゲート区域との接触のために露出させておく。側壁区域の形成によりフィールド酸化物の全厚みが保証され、それによって、電界が低減され、かつゲート領域とドリフト領域との間のキャパシタンスが低減されたデバイスが生成される。
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【課題】 ゲート絶縁膜のＳｉＯ₂換算膜厚の薄膜化を達成した半導体装置を提供する。
【解決手段】 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、アモルファスもしくは多結晶のＳｉ_1-xＧｅ_x（０≦ｘ＜０．２５）を主成分とし、シリコン原子を置換する配置にあるようなｐ型不純物を含有するゲート電極とを具備する半導体装置である。前記ゲート電極における前記シリコン原子を置換する配置にあるようなｐ型不純物は、５×１０¹⁹個／ｃｍ³以上５×１０²⁰個／ｃｍ³以下の濃度で含有された第一のｐ型不純物と、前記第一のｐ型不純物より原子半径が小さい第二のｐ型の不純物とを含み、しかも第一のｐ型不純物と第二のｐ型不純物とが共有結合していることを特徴とする。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮは多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４／多結晶シリコン層６３の積層構造を備えている。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮは金属層６４２／多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４１／多結晶シリコン層６３の積層構造を備えている。金属層６４２は金属層６４１よりも薄い。 （もっと読む）

【課題】 しきい値電圧のばらつきの少ないゲート電極を有するＣＭＯＳデバイスを備えた半導体装置を提供することを可能にする。
【解決手段】 半導体基板に設けられた第１導電型チャネルＭＩＳトランジスタと、半導体基板に設けられた第２導電型チャネルＭＩＳトランジスタと、を備え、第２導電型チャネルＭＩＳトランジスタのゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０^２０ｃｍ^−３以上、１０^２２ｃｍ^−３以下である。 （もっと読む）

【課題】ＭＯＳトランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ、及び第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタを有するＣＭＯＳトランジスタを備える半導体素子において、第１ＭＯＳトランジスタは、第１ゲート絶縁膜、及び第１ゲート絶縁膜上に形成され、第１金属と第２金属との合金からなる第１金属合金層を備える第１ゲート電極を備える半導体素子である。 （もっと読む）

【課題】 ＭＩＳＦＥＴを有する半導体装置の性能を向上させる。
【解決手段】 半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ^＋型半導体領域３５が形成されている。ゲート電極１５の両側壁上にはオフセットスペーサ２３を介してサイドウォールスペーサ３３が形成され、サイドウォールスペーサ３３の側面３４ａには凹部３４ｂが形成されている。ゲート電極１５上およびｎ^＋型半導体領域３５上に金属シリサイド膜４３ａ，４３ｂが形成され、金属シリサイド膜４３ａはゲート電極１５の上面上だけでなく、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも延在している。金属シリサイド膜４３ｂは、ｎ^＋型半導体領域３５の上に形成されている。 （もっと読む）

【課題】薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化する場合であっても、シート抵抗の上昇や接合リーク電流の増加を抑制し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板３４上にゲート電極５４ｐを形成する工程と、ゲート電極の両側の半導体基板内にソース／ドレイン拡散層６４ｐを形成する工程と、ソース／ドレイン拡散層にシリコンゲルマニウム層１００ｂを埋め込む工程と、シリコンゲルマニウム層の上部にアモルファス層１０１を形成する工程と、アモルファス層上にニッケル膜６６を形成する工程と、熱処理を行い、ニッケル膜とアモルファス層とを反応させることにより、シリコンゲルマニウム層上にシリサイド膜１０２ｂを形成する工程とを有している。 （もっと読む）

【課題】 ＳＴＩ構造の沈み込みを抑制できる素子分離構造を提供する。
【解決手段】 素子分離溝の少なくとも上部を、ビスターシャリブチルアミノシランを原料とした減圧ＣＶＤ法により形成されたＳｉＯＣＮあるいはＳｉＣＮよりなるＨＦ耐性膜で充填する。 （もっと読む）

【課題】ゲート酸化膜のリーク電流の発生やゲート酸化膜の耐電圧性の低下を抑制するこ
とができる、信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板と前記半導体シリコン基板上にゲート酸化膜を介して設
けられたゲート配線と、を備えた半導体装置であって、
前記ゲート配線は、ゲート電極、前記ゲート電極に接して設けられたゲート配線上部構
造、ならびに側壁スペーサを有し、
前記側壁スペーサは一種もしくは二種以上の無機化合物絶縁層からなり、
かつ、前記無機化合物絶縁層の少なくとも一種は、窒素含有率が３０〜７０％の範囲で
あるシリコンオキシナイトライドからなることを特徴とする半導体装置。 （もっと読む）

【課題】多重仕事関数金属窒化物ゲート電極を有するＭＯＳトランジスタが提供される。
【解決手段】ＭＯＳトランジスタは半導体基板及び前記半導体基板上に配置された中心ゲート電極を具備する。前記中心ゲート電極は金属窒化物からなる。前記中心ゲート電極の両側壁上にそれぞれソース側ゲート電極及びドレイン側ゲート電極が提供される。前記ソース／ドレイン側ゲート電極は窒素よりも小さい電気陰性度を有する第１不純物または窒素よりも大きい電気陰性度を有する第２不純物を含むドープ金属窒化物からなる。前記ＭＯＳトランジスタを採用するＣＭＯＳ集積回路素子及びその製造方法も提供される。 （もっと読む）

【課題】バルク半導体を用いて簡単な構造で微細化と高性能化を可能としたトランジスタを持つＮＡＮＤゲート回路及びダイナミック回路を提供する。
【解決手段】ソース及びドレイン拡散層は、低抵抗領域とこれより低不純物濃度で浅い拡張領域とから構成される。ソース及びドレイン拡散層の間のチャネル領域には、第１導電型の第１の不純物ドープ層と、この第１の不純物ドープ層の下に形成された第２導電型の第２の不純物ドープ層と、この第２の不純物ドープ層の下に形成された第１導電型の第３の不純物ドープ層とが形成され、第１の不純物ドープ層は、その接合深さがソース及びドレイン拡散層の拡張領域のそれと同じかより浅く設定され、第２の不純物ドープ層は、第１及び第３の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定される。 （もっと読む）

【課題】シリコン酸化膜中に導入する窒素の窒素濃度及び偏析位置を制御する工程を有する半導体装置の製造方法を提供する。
【解決手段】半導体装置１８の製造方法は、基板１０上にシリコン酸化膜１２を形成するシリコン酸化膜形成工程１と、シリコン酸化膜１２上にシリコン膜１４を形成する工程（シリコン膜形成工程２）と、シリコン膜１２が最表面に形成された基板１０に対して熱窒化処理を行うことにより、シリコン酸化膜１２中に窒素を導入する工程（熱窒化処理工程３）とを有する。 （もっと読む）

第１の半導体材料からなる基板（１００）の表面（Ｓ）に沿って形成したゲート電極（１）とゲート絶縁層（２）とを備える半導体デバイスであり、ゲート電極（１）とゲート絶縁層（２）はいずれもスペーサ（３）に囲まれている。本デバイスはまた、それぞれ基板表面より下でゲート電極（１）の２つの対辺に沿って位置するソース領域（４）とドレイン領域（５）とを備える。ソース領域とドレイン領域は各々、基板（１００）上に配置され、基板（１００）とスペーサ（３）との間で延在する第２の半導体材料からなる部分（６，７）を備える。第２の材料の融点は、第１の材料の融点を下回る。第２の材料からなる部分（６，７）は、ソース（４）およびドレイン（５）領域の拡張部を成す。本半導体デバイスは、ＭＯＳトランジスタとすることができる。
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