【課題】低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現する。
【解決手段】半導体装置は、半導体基板と、半導体基板の主面に形成されたｎ型半導体領域とｐ型半導体領域と、半導体基板上に形成され、ｎ型半導体領域とｐ型半導体領域を露出するように形成された第１と第２のトレンチを有する第１の絶縁層と、第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、第１のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して内張りされた第１の金属層と、第２のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、第２の金属層上に内張りされたアルカリ土類金属元素、III族金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つの金属元素を含む第３の金属層と、第１と第２のソース／ドレイン領域を具備することを特徴とする。 （もっと読む）

【課題】インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供すること。
【解決手段】この半導体素子は、基板１と、基板１の一方側に形成される半導体積層構造部２とを備える。半導体積層構造部２は、ｎ型層５、このｎ型層５の一方側（下面側）に積層されたｐ型層４、およびこのｐ型層４に積層されたｎ型層３からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５をこの第１半導体積層構造８と共有し、ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６、およびこのｐ型層６に積層されたｎ型層７からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備える。 （もっと読む）

【課題】高誘電率ゲート誘電体を有するＭＯＳＦＥＴトランジスタの製造方法の提供。
【解決手段】デュアル仕事関数半導体デバイスの製造方法であって、第１領域と第２領域とを有する基板を提供する工程と、第１領域と第２領域とを覆うようにゲート誘電体２を形成する工程と、該ゲート誘電体２を覆うように金属ゲート層３を形成する工程であって、歪を導入することにより変調可能な（堆積したままの）第１仕事関数を有する金属ゲート層３を形成する工程と、第１領域の上の金属ゲート層３の（堆積したままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するように第１歪を選択し、第１領域の上の金属ゲート層３を覆うように第１歪導電層４を選択的に形成して、第１歪導電層が金属ゲート層に選択された第１歪を働かせる工程とを含む方法を提供する。この方法により得られるデュアル仕事関数半導体デバイスも記載される。 （もっと読む）

【課題】 ボイドフリーかつシームフリーの金属ゲート導体層が比較的薄い高ｋゲート誘電体層の上に位置決めされている少なくとも１つの高アスペクト比ゲート構造を有する相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成する方法を提供する。
【解決手段】 これらの方法実施形態は、高アスペクト比ゲート・スタック開口部を下から上に金属ゲート導体層で充填するために電気メッキ・プロセスを使用するゲート交換戦略を取り入れている。電気メッキ・プロセス用の電子の発生源は、基板の裏面を直接通過する電流である。これは、シード層の必要性を排除し、ボイドまたはシームなしで金属ゲート導体層が形成されることを保証するものである。さらに、実施形態次第で、電気メッキ・プロセスは、所与の領域への電子流を増強するために（すなわち、メッキを増強するために）照明を受けて実行され、所与の領域への電子流を防止するために（すなわち、メッキを防止するために）暗闇で実行される。 （もっと読む）

【課題】 大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

【課題】フィン内部のチャネル部に垂直応力を与える事が可能なフィン型トランジスタを提供する。
【解決手段】基板と、前記基板上に形成される複数の半導体フィンと、前記半導体フィン内のチャネル領域を覆い金属または導電性を持つ化合物や、ポリシリコンで形成されるゲート電極と、前記ゲート電極の内部に含まれその両側に存在する前記半導体フィンに対し応力源となるよう格子定数の異なる材料や密度の異なるアモルファスシリコン、または線膨張係数の異なる材料で形成される埋め込み部材とを備える。 （もっと読む）

【課題】歪み発生層に緩和が生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極１５と、ゲート電極１５の両側面上に形成され、断面Ｌ字状の内側サイドウォール１７Ｂと、半導体基板１１におけるゲート電極１５の両側方の領域に埋め込まれた歪み発生層１９とを備えている。内側サイドウォール１７Ｂは、５×１０¹⁹／ｃｍ³以上の炭素を含む炭素含有シリコン酸化膜からなる。歪み発生層１９は、１％以上の炭素を含む炭素含有シリコンエピタキシャル層を有する。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜として用い、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのそれぞれに要求されるしきい値電圧を容易に実現できる相補型ＭＩＳＦＥＴおよびその製造技術を提供する。
【解決手段】ｎ型ウエル３およびｐ型ウエル４のそれぞれの表面に清浄な酸化シリコン膜５を形成した後、酸化シリコン膜５上に２Ａ族元素の酸化物、３Ａ族元素の酸化物、３Ｂ族元素の酸化物、４Ａ族元素の酸化物、および５Ａ族元素の酸化物等からなる酸素欠損調整層６と、高誘電率膜８と、水素に対する還元触媒効果を有する導電性膜１２とを順次堆積し、Ｈ_２を含む雰囲気中にて基板１に対して熱処理を施すことで酸素欠損調整層６と酸化シリコン膜５との間にダイポールを形成する。その後、導電性膜１２、高誘電率膜８、酸素欠損調整層６および酸化シリコン膜５等をパターニングしてゲート電極およびゲート絶縁膜を形成する。 （もっと読む）

【課題】それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０の第１領域１０Ａの上に形成された第１のゲート絶縁膜１３Ａと、第１のゲート絶縁膜１３Ａの上に形成された第１のゲート電極１４Ａと、半導体基板１０の第２領域１０Ｂの上に形成された第２のゲート絶縁膜１３Ｂと、第２のゲート絶縁膜１３Ｂの上に形成された第２のゲート電極１４Ｂとを備えている。第１のゲート絶縁膜１３Ａは、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜１３Ｂは、第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有する。 （もっと読む）

【課題】ｎチャネル及びｐチャネルのゲート構造が異なり且つメタルゲート電極を有する半導体装置において、ゲート電極パターン形成時のドライエッチングでゲート絶縁膜の突き抜けが発生しないようにする。
【解決手段】ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成しておく。 （もっと読む）

【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。 （もっと読む）

【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。 （もっと読む）

【課題】微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、半導体基板１内に形成された第１導電型の第１の領域３及び第２導電型の第２の領域４と、半導体基板１上であって、第１の領域３及び第２の領域４の上に形成されたゲート絶縁膜５と、ゲート絶縁膜5上に形成された保護膜６と、保護膜６のうち第１の領域３の上に設けられた部分上に形成され、金属からなる第１のゲート電極９と、保護膜６のうち第２の領域４の上に設けられた部分上に形成された第２のゲート電極１２とを備えている。ゲート絶縁膜５及び保護膜６は、高誘電率膜からなる。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を有するCＭＩＳＦＥＴにおいて、nMISとpMISの双方で閾値電圧（絶対値）の低下を実現する。
【解決手段】ｐＭＩＳの領域においてシリコン酸化膜６に接するようにゲート絶縁膜６の真上にアルミニウム酸化膜（Ａｌ_２Ｏ_３）４を形成し、ｎＭＩＳ領域においてシリコン酸化膜２に接するようにシリコン酸化膜２の真上に高誘電率ゲート絶縁膜１０を形成する。 （もっと読む）

【課題】本発明は、ＦＩＮ状の半導体部やゲート電極を精度良く形成すること、又は素子間の特性バラツキを改善することで、特性の優れたＦＩＮ型トランジスタを備える半導体装置を提供することを目的とする。
【解決手段】本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。そして、本発明に係る１つ解決手段は、ゲート電極１７が、ウェットエッチング可能なメタル材料又はシリサイド材料を用いている。 （もっと読む）

【課題】 ゲート絶縁膜が大気やメタル電極のエッチング液等に曝されて劣化することなく、仕事関数の異なるｎＭＯＳ、ｐＭＯＳに適したメタルゲートＭＩＳＦＥＴを含む半導体装置の製造方法を提供する。
【解決手段】 メタル電極を有するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、単結晶シリコン基板１００上に設けられたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に設けられた第一の金属膜１０３、第二の金属膜１０４、第三の金属膜１０５、導電層１０６を備えたゲート電極１０８とを備えた構造であって、熱工程によって第二の金属膜１０４の構成元素を第一の金属膜１０３を通してゲート絶縁膜１０２中へ拡散させることによって、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタそれぞれに適した仕事関数に変化させる。 （もっと読む）

【課題】電流駆動能力が高いＭＯＳＦＥＴを備えた半導体装置を提供する。
【解決手段】半導体装置１において、シリコン基板２の表面にＮＭＯＳ３を形成し、ＮＭＯＳ３のチャネル領域７の直上域に、内部に圧縮応力を有する圧縮応力膜８を設け、シリコン基板２上における少なくともチャネル領域７の直上域の周囲に、内部に引張応力を有する引張応力膜９を設ける。 （もっと読む）

【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

【課題】所望の形状を有するゲート電極を形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の実施の形態に係る半導体装置の製造方法は、半導体基板上に形成された半導体膜を加工してゲート電極を形成する工程と、ＨＢｒ、Ｃｌ_２、ＣＦ_４、ＳＦ_６若しくはＮＦ_３のうち少なくとも１つおよびＯ_２を含み、Ｏ_２の流量が全体の流量の合計の８０％よりも大きいガス、または、ＨＢｒ、Ｃｌ_２、ＣＦ_４、ＳＦ_６若しくはＮＦ_３のうち少なくとも１つ、Ｏ_２およびＮ_２を含み、Ｏ_２およびＮ_２の流量の合計が全体の合計の８０％よりも大きいガスのプラズマ放電により、前記ゲート電極の側面に保護膜を形成する工程と、前記保護膜を形成した後、前記半導体基板上の前記半導体膜の残渣を除去する工程と、を含む。 （もっと読む）