半導体装置及びその製造方法
【課題】それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０の第１領域１０Ａの上に形成された第１のゲート絶縁膜１３Ａと、第１のゲート絶縁膜１３Ａの上に形成された第１のゲート電極１４Ａと、半導体基板１０の第２領域１０Ｂの上に形成された第２のゲート絶縁膜１３Ｂと、第２のゲート絶縁膜１３Ｂの上に形成された第２のゲート電極１４Ｂとを備えている。第１のゲート絶縁膜１３Ａは、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜１３Ｂは、第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有する。
【解決手段】半導体装置は、半導体基板１０の第１領域１０Ａの上に形成された第１のゲート絶縁膜１３Ａと、第１のゲート絶縁膜１３Ａの上に形成された第１のゲート電極１４Ａと、半導体基板１０の第２領域１０Ｂの上に形成された第２のゲート絶縁膜１３Ｂと、第２のゲート絶縁膜１３Ｂの上に形成された第２のゲート電極１４Ｂとを備えている。第１のゲート絶縁膜１３Ａは、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜１３Ｂは、第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高誘電体膜からなるゲート絶縁膜及び金属膜を有するゲート電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary metal-oxide semiconductor）デバイスは、さらなる微細化を要求されている。微細化のためにゲート絶縁膜の薄膜化が必要となる。しかし、従来のシリコン酸化膜系のゲート絶縁膜をさらに薄膜化すると、リーク電流が増大し、ＬＳＩ（Large scale integration）回路の待機時電流が増大する。このため、シリコン酸化膜系のゲート絶縁膜は、薄膜化の限界に来ている。そこで、シリコン酸化膜に代えて高誘電体等からなる絶縁膜をゲート絶縁膜とする、ＣＭＩＳ（Complementary metal-insulator semiconductor）デバイスが注目されている。高誘電体膜は、物理膜厚を厚くしても電気的な膜厚を薄くすることが可能であり、ゲート絶縁膜の薄膜化をさらに進めることができると期待される。現在、ゲート絶縁膜用の高誘電体膜として最も有望視されているのは窒化ハフニウムシリケート（ＨｆＳｉＯＮ）である。
【０００３】
また、ゲート電極についても、ポリシリコン電極は、その空乏化が無視できなくなってきており、空乏化のないメタルゲート電極の開発も盛んに行われている。
【０００４】
一方、ｎ型のＭＩＳＦＥＴ（Metal-insulator semiconductor field-effect transistor）とｐ型のＭＩＳＦＥＴでは、ゲート絶縁膜及びゲート電極に求められる特性が異なっている。ｎ型ＭＩＳＦＥＴでは仕事関数を小さくすることが好ましく、ｐ型ＭＩＳＦＥＴでは仕事関数を大きくすることが好ましい。
【０００５】
このため、互いに異なるゲート絶縁膜及びゲート電極を有するｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを形成するプロセスが提案されている（例えば、特許文献１を参照。）。
【０００６】
従来の半導体装置の製造方法は、まず、素子分離領域により互いに分離されたｐ型領域とｎ型領域とを有する半導体基板の上に、第１の絶縁膜及び第１の導電膜を順次形成する。続いて、第１の絶縁膜及び第１の導電膜におけるｎ型領域に形成された部分を選択的に除去する。次に、半導体基板上の全面に第２の絶縁膜及び第２の導電膜を順次形成する。続いて、第２の絶縁膜及び第２の導電膜のｐ型領域に形成された部分を選択的に除去する。次に、半導体基板上の全面にポリシリコン膜を形成した後、ポリシリコン膜、第１の導電膜、第２の導電膜、第１の絶縁膜及び第２の絶縁膜を選択的に除去する。これにより、ｐ型領域には、ポリシリコン膜及び第１の導電膜からなる第１のゲート電極と第１の絶縁膜とからなる第１のゲート絶縁膜が形成され、ｎ型領域には、ポリシリコン膜及び第２の導電膜からなる第２のゲート電極と第２の絶縁膜とからなる第２のゲート絶縁膜が形成される。
【０００７】
第１の絶縁膜をＨｆＳｉＯＮ、第１の導電膜をＴｉＮとし、第２の絶縁膜をＨｆＯ2、第２の導電膜をＴａＮとすれば、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの特性を最適化することができる。
【非特許文献１】S.C.Song 他, "Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration", VLSI, ２００６年, ｐ.１６−１７
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体装置の製造方法には以下のような問題があることが明らかとなった。従来の半導体装置の製造方法は、第１の絶縁膜及び第１の導電膜と、第２の絶縁膜及び第２の導電膜とを選択的に除去する工程を含んでいる。第１の絶縁膜であるＨｆＳｉＯＮ及び第２の絶縁膜であるＨｆＯ2は、素子分離領域であるＮＳＧ（Non doped Silicate Glass）と比べてエッチングレートが小さい。
【０００９】
このため、図４（ａ）に示すように、半導体基板１１０のｐ型領域１１０Ａに第１の絶縁膜１１２及び第１の導電膜１１３を形成し、ｎ型領域１１０Ｂに第２の絶縁膜１１５及び第２の導電膜１１６を形成した時点において、素子分離領域１１１には、アンダーカット１１１ａが発生する。
【００１０】
この状態で、図４（ｂ）に示すように、ポリシリコン膜１１９の堆積を行うと、アンダーカット１１１ａを埋めるようにポリシリコン膜１１９が形成される。
【００１１】
この後、図４（ｃ）に示すように、ポリシリコン膜１１９、第１の導電膜１１３、第２の導電膜１１６、第１の絶縁膜１１２及び第２の絶縁膜１１５をエッチングによりパターニングする。これにより、ｐ型領域１１０Ａの上にポリシリコン膜１１９及び第１の導電膜１１３からなる第１のゲート電極と、第１の絶縁膜１１２からなる第１のゲート絶縁膜とが形成される。また、ｎ型領域１１０Ｂの上にポリシリコン膜１１９及び第２の導電膜１１６からなる第２のゲート電極と、第２の絶縁膜１１５からなる第２のゲート絶縁膜とが形成される。
【００１２】
このとき、素子分離領域１１１上におけるアンダーカット１１１ａが発生していた領域にポリシリコン膜の残渣１１９ａが残存してしまう。素子分離領域１１１上に残存するポリシリコン膜の残渣１１９ａは、その後の工程において、ゲート配線に短絡等を引き起こし、半導体装置の不良の原因となる。
【００１３】
本発明は、前記従来の問題を解決し、それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は半導体装置を、第１のＭＩＳＦＥＴが第１の金属を含む第１のゲート絶縁膜を備え、第２のＭＩＳＦＥＴが第１の金属と第２の金属とを含む第２のゲート絶縁膜を備える構成とする。
【００１５】
具体的に、本発明に係る半導体装置は、半導体基板の第１領域の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極と、半導体基板の第２領域の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、第１のゲート絶縁膜は、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜は、第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有することを特徴とする。
【００１６】
本発明の半導体装置は、第１のゲート絶縁膜は、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜は、第１の材料に第２の金属を含む第２の材料とが混合された第２の絶縁膜を有する。このため、第２領域上に形成された第１のゲート絶縁膜を除去することなく、第１のゲート絶縁膜とは組成が異なる第２のゲート絶縁膜を形成することができる。従って、素子分離領域にアンダーカットが生じるおそれがない。従って、ポリシリコン残渣による不良発生が生じることがなく、それぞれに最適なゲート絶縁膜を備えたｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとを容易に形成することが可能となる。
【００１７】
本発明の半導体装置において第２の絶縁膜は、その上部における第２の金属の濃度が、下部と比べて高くてもよい。
【００１８】
本発明の半導体装置において第１のゲート絶縁膜は、第２のゲート絶縁膜よりも薄くてもよい。
【００１９】
本発明の半導体装置において、第１の材料と第２の材料とは、誘電率が互いに異なっている材料であってもよい。
【００２０】
本発明の半導体装置において、第１の金属は、ハフニウム、ジルコニウム又はイットリウムであってもよい。
【００２１】
本発明の半導体装置において、第１領域には第１導電型のＭＩＳＦＥＴが形成され、第２領域には第２導電型のＭＩＳＦＥＴが形成されていてもよい。
【００２２】
本発明の半導体装置において、第１領域にはｐ型ＭＩＳＦＥＴが形成され、第２領域にはｎ型ＭＩＳＦＥＴが形成され、第２の金属は、ランタン、スカンシウム、エルビウム又はストロンチウムであってもよい。
【００２３】
本発明の半導体装置において、第１領域にはｐ型ＭＩＳＦＥＴが形成され、第２領域にはｎ型ＭＩＳＦＥＴが形成され、第１の材料は窒化ハフニウムシリケートであり、第２の材料は酸化ランタンであってもよい。
【００２４】
本発明の半導体装置において、第１のゲート電極は、第１のゲート絶縁膜と接して形成された第１の導電膜と第１の導電膜の上に形成された第１のシリコン膜とを有し、第２のゲート電極は、第２のゲート絶縁膜と接して形成された第２の導電膜と第２の導電膜の上に形成された第２のシリコン膜とを有し、第２の導電膜は、第１の導電膜と比べて仕事関数が小さい材料からなる構成としてもよい。
【００２５】
この場合において、第１の導電膜は窒化チタン、ルテニウム又は窒化アルミニウムモリブデンであり、第２の導電膜は、窒化タンタル又は炭化タンタルであってもよい。
【００２６】
本発明の半導体装置において、第１のゲート電極は、第１のゲート絶縁膜と接して形成された第１の導電膜と第１の導電膜上に形成された第１のシリコン膜とを有し、第２のゲート電極は、第２のゲート絶縁膜と接して形成された第２の導電膜と第２の導電膜上に形成された第２のシリコン膜とを有し、第１の導電膜と第２の導電膜とは、同一の材料からなり、第１の導電膜の膜厚は第２の導電膜の膜厚よりも厚くてもよい。
本発明の半導体装置において、第１領域にはｎ型ＭＩＳＦＥＴが形成され、第２領域にはｐ型ＭＩＳＦＥＴが形成され、第２の金属は、アルミニウムであることが好ましい。
【００２７】
本発明の半導体装置において、第１領域にはｎ型ＭＩＳＦＥＴが形成され、第２領域にはｐ型ＭＩＳＦＥＴが形成され、第１の材料は窒化ハフニウムシリケートであり、第２の材料は酸化アルミニウムであってもい。
【００２８】
本発明の半導体装置において、第１のゲート電極は、第１のゲート絶縁膜と接して形成された第１の導電膜と第１の導電膜上に形成された第１のシリコン膜とを有し、第２のゲート電極は、第２のゲート絶縁膜と接して形成された第２の導電膜と第２の導電膜上に形成された第２のシリコン膜とを有し、第２の導電膜は、第１の導電膜と比べて仕事関数が大きい材料からなる構成であってもよい。
【００２９】
この場合において、第１の導電膜は、窒化タンタル又は炭化タンタルであり、第２の導電膜は、窒化チタン、ルテニウム又は窒化アルミニウムモリブデンであってもよい。
【００３０】
本発明に係る半導体装置の製造方法は、素子分離領域により互いに分離された第１領域及び第２領域を含む半導体基板上の全面に絶縁性で且つ第１の金属を含む第１の材料膜及び第１の導電膜を順次形成する工程（ａ）と、第１の材料膜を残し且つ第１の導電膜における第２領域上に形成された部分を除去する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板上の全面に第２の金属を含む第２の材料膜及び第２の導電膜を順次形成する工程（ｃ）と、工程（ｃ）よりも後に、第２の導電膜及び第２の材料膜における第１領域上に形成された部分を除去する工程（ｄ）と、工程（ｄ）よりも後に、半導体基板上の全面にポリシリコン膜を全面に形成する工程と（ｅ）と、ポリシリコン膜、第１の導電膜、第１の材料膜、第２の導電膜及び第２の材料膜を選択的に除去することにより、第１領域にポリシリコン膜及び第１の導電膜を有する第１のゲート電極と、第１の材料膜を有する第１のゲート絶縁膜とを形成すると共に、第２領域にポリシリコン膜及び第２の導電膜を有する第２のゲート電極と、第２の材料膜及び第１の材料膜を有する第２のゲート電極とを形成する工程（ｆ）とを備えていることを特徴とする。
【００３１】
本発明の半導体装置の製造方法は、第１の材料膜を残し且つ第１の導電膜における第２領域上に形成された部分を除去する工程を備えている。このため、素子分離領域が第１の材料膜に覆われているので、ゲート電極及びゲート絶縁膜を形成する際に、素子分離領域がエッチングされアンダーカットが発生することがない。従って、それぞれに最適なゲート絶縁膜を備えたｐ型ＭＩＦＥＴとｎ型ＭＩＳＦＥＴとを容易に形成することが可能となる。
【００３２】
本発明の半導体装置の製造方法において、工程（ｆ）よりも後に、第２の材料膜と第１の材料膜とを熱拡散により混合し、第１の材料膜と第２の材料膜との混合膜を形成する工程（ｇ）をさらに備えていてもよい。
【００３３】
本発明の半導体装置の製造方法において、工程（ｃ）では、ウェットエッチャントを用いたウエットエッチングを行い、第１の材料膜は、ウェットエッチャントに対するエッチングレートが第２の材料膜よりも小さいことが好ましい。
【発明の効果】
【００３４】
本発明に係る半導体装置及びその製造方法によれば、それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３５】
（一実施形態）
本発明の一実施形態について図面を参照して説明する。図１は、一実施形態に係る半導体装置の断面構成を示している。図１に示すように、半導体基板１０は、素子分離領域１１により互いに分離されたｐ型ＭＩＳＦＥＴの活性領域となる第１領域１０Ａとｎ型ＭＩＳＦＥＴの活性領域となる第２領域１０Ｂとを有している。
【００３６】
第１領域１０Ａにはｐ型ＭＩＳＦＥＴである第１のＦＥＴが形成されている。第１のＦＥＴは、第１領域１０Ａの上に下側から順次形成された第１のゲート絶縁膜１３Ａと第１のゲート電極１４Ａとを備えている。第１のゲート絶縁膜１３Ａは、下側から順次形成されたＳｉＯＮからなる界面層（図示せず）と、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）からなる第１の絶縁膜とからなる。第１のゲート電極１４Ａは、下側から順次形成された厚さが１５ｎｍの窒化チタン（ＴｉＮ）からなる第１の導電膜３１と、厚さが１００ｎｍのポリシリコン膜３５とからなる。ポリシリコン膜３５の上部には、シリサイド層３７が形成されている。
【００３７】
第１のゲート電極１４Ａの両側面上には、第１のサイドウォール１５Ａが形成されている。第１のサイドウォール１５Ａは、第１のゲート電極１４Ａの側面上に形成されたオフセットスペーサ４１と、第１のゲート電極１４Ａの側面上にオフセットスペーサ４１を介して形成されたＬ字状の内側サイドウォール４２と、内側サイドウォール４２上に形成された外側サイドウォール４３とからなる。
【００３８】
第１領域１０Ａにおける第１のゲート電極１４Ａの外側方には、ｐ型の第１のエクステンション領域４５Ａが形成され、第１のエクステンション領域４５Ａよりも外側には、第１のサイドウォール１５Ａに対して自己整合的に設けられたｐ型の第１のソースドレイン領域４６Ａが形成されている。第１のソースドレイン領域４６Ａは、第１のエクステンション領域４５Ａよりも接合深さが深く、その上部にはシリサイド層４７が形成されている。
【００３９】
第２領域１０Ｂにはｎ型ＭＩＳＦＥＴである第２のＦＥＴが形成されている。第２のＦＥＴは、第２領域１０Ｂの上に下側から順次形成された第２のゲート絶縁膜１３Ｂと第２のゲート電極１４Ｂとを備えている。第２のゲート絶縁膜１３Ｂは、下側から順次形成されたＳｉＯＮからなる界面層（図示せず）と、ＨｆＳｉＯＮと酸化ランタン（Ｌａ2Ｏ3）との混合膜である第２の絶縁膜とからなる。第２のゲート電極１４Ｂは、下側から順次形成された厚さが５ｎｍの窒化タンタル（ＴａＮ）からなる第２の導電膜３２と、厚さが１００ｎｍのポリシリコン膜３５とからなる。ポリシリコン膜３５の上部には、シリサイド層３７が形成されている。
【００４０】
第２のゲート電極１４Ｂの両側面上には、第２のサイドウォール１５Ｂが形成されている。第２のサイドウォール１５Ｂは、第２のゲート電極１４Ｂの側面上に形成されたオフセットスペーサ４１と、第２のゲート電極１４Ｂの側面上にオフセットスペーサ４１を介して形成されたＬ字状の内側サイドウォール４２と、内側サイドウォール４２上に形成された外側サイドウォール４３とからなる。
【００４１】
第２領域１０Ｂにおける第２のゲート電極１４Ｂの外側方には、ｎ型の第２のエクステンション領域４５Ｂが形成され、第２のエクステンション領域４５Ｂよりも外側には、第２のサイドウォール１５Ｂに対して自己整合的に設けられたｎ型の第２のソースドレイン領域４６Ｂが形成されている。第２のソースドレイン領域４６Ｂは、第２のエクステンション領域４５Ｂよりも接合深さが深く、その上部にはシリサイド層４７が形成されている。
【００４２】
本実施形態の半導体装置は、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとが互いに最適なゲート絶縁膜及びゲート電極を有するＣＭＩＳ（Complementary metal-insulator semiconductor）ＦＥＴである。具体的には、第１のゲート電極１４ＡがＴｉＮとポリシリコンとからなり、第２のゲート電極１４ＢがＴａＮとポリシリコンとからなる。このため、ｐ型ＭＩＳＦＥＴの第１のゲート電極の実効仕事関数を大きくし、ｎ型ＭＩＳＦＥＴの第２のゲート電極の実効仕事関数を小さくすることができる。
【００４３】
また、ｐ型ＭＩＳＦＥＴの第１のゲート絶縁膜１３Ａが第１の材料であるＨｆＳｉＯＮからなり、ｎ型ＭＩＳＦＥＴの第２のゲート絶縁膜１３Ｂが、第１の材料であるＨｆＳｉＯＮに第２の材料であるＬａ2Ｏ3が添加された混合膜からなる。このため、第２のゲート電極１４Ｂの実効仕事関数をさらに小さくすることができ、より低い閾値電圧を有するｎ型ＭＩＳＴＦＥＴを実現できる。また、第２のゲート絶縁膜１３Ｂを、ＨｆＳｉＯＮとＬａ2Ｏ3との混合膜とすることにより、以下に説明するように、従来の半導体装置において問題となるポリシリコン膜の残渣が発生するおそれがなく、歩留まり良く半導体装置を製造できるという効果も得られる。
【００４４】
以下に、本発明の一実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示している。
【００４５】
まず、図２（ａ）に示すように、半導体基板１０に素子分離領域１１を形成し、第１領域１０Ａ及び第２領域１０Ｂとを区画する。続いて、第１領域１０Ａ及び第２領域１０Ｂのそれぞれに対して、ウェル形成と、チャネルストップ及びチャネルドーピング等のためのイオン注入とを行う。その後、半導体基板１０上の全面に厚さが１．６ｎｍのＳｉＯＮからなる界面層（図示せず）と、厚さが２．０ｎｍのＨｆＳｉＯＮからなる第１の材料膜２１とを順次形成する。続いて、第１の材料膜２１の上に、厚さが１５ｎｍのＴｉＮからなる第１の導電膜３１を形成する。第１の導電膜３１は、物理蒸着（ＰＶＤ）法により形成すればよい。この後、第１の導電膜３１の上に厚さが１５ｎｍのアモルファスシリコン膜からなる第１の保護膜５１を形成する。第１の保護膜５１は、第１の導電膜３１の第１領域１０Ａの上に形成された部分を覆い、少なくとも第２領域１０Ｂの上に形成された部分を露出するようにする。
【００４６】
次に、図２（ｂ）に示すように、第１の保護膜５１をマスクとして、第１の導電膜３１における第２領域１０Ｂの上に形成された部分を除去する。
【００４７】
次に、図２（ｃ）に示すように、半導体基板１０上の全面に厚さが０．５ｎｍのＬａ2Ｏ3からなる第２の材料膜２２及び厚さが５ｎｍのＴａＮからなる第２の導電膜３２を形成する。第２の材料膜２２の形成は、化学気相堆積（ＣＶＤ）法により行えばよい。第２の導電膜３２の形成は、物理蒸着（ＰＶＤ）法により行えばよい。続いて、第２領域１０Ｂの上に厚さが１５ｎｍのアモルファスシリコン膜からなる第２の保護膜５２を形成する。
【００４８】
具体的には、例えば半導体基板１０上の全面に厚さが１５ｎｍのアモルファスシリコン膜を形成した後、第２領域１０Ｂ上を覆うレジストを形成する。その後、レジストをマスクとして第１領域１０Ａ上のアモルファスシリコン膜をエッチングすることにより、第２領域１０Ｂの上にアモルファスシリコン膜からなる第２の保護膜５２を選択的に形成すればよい。また、半導体基板１０上の全面に例えば厚さが３０ｎｍのアモルファスシリコン膜を形成した後、ＣＭＰ法を用いて第１領域１０Ａ上のアモルファスシリコン膜を研磨除去することによって、第２領域１０Ｂの上にアモルファスシリコン膜からなる第２の保護膜５２を選択的に形成してもよい。
【００４９】
次に、図２（ｄ）に示すように、第２の保護膜５２をマスクとして、第２の材料膜２２及び第２の導電膜３２の第１領域１０Ａの上に形成された部分を除去する。ＴａＮからなる第２の導電膜３２の除去は、硫酸（Ｈ2ＳＯ4）を主成分とする薬液を用いたウェットエッチングにより行えばよい。Ｌａ2Ｏ3からなる第２の材料膜２２の除去は、塩酸（ＨＣｌ）を主成分とする薬液を用いたウェットエッチングにより行えばよい。ＨｆＳｉＯＮとＬａ2Ｏ3とのエッチングレートは大きく異なり、エッチング選択比が大きいため、素子分離領域１１上において第２の材料膜２２だけを選択的に除去し、第１の材料膜２１を残存させることが容易にできる。
【００５０】
次に、図３（ａ）に示すように、第１の保護膜５１及び第２の保護膜５２を除去した後、半導体基板１０上の全面に厚さが１００ｎｍのリンをドープしたポリシリコン膜３５を形成する。なお、第１の保護膜５１及び第２の保護膜５２がアモルファスシリコン膜又はポリシリコン膜等のシリコン膜の場合、第１の保護膜５１及び第２の保護膜５２をそのまま残存させた状態で、例えば厚さ８５ｎｍのポリシリコン膜３５を形成し、第１の保護膜５１及び第２の保護膜５２をゲート電極の一部として用いてもよい。
【００５１】
次に、図３（ｂ）に示すように、レジストマスク（図示せず）を用いて、ポリシリコン膜３５、第１の導電膜３１、第１の材料膜２１、第２の導電膜３２及び第２の材料膜２２をエッチングによりパターニングする。これにより、第１領域１０Ａの上にポリシリコン膜３５及び第１の導電膜３１からなる第１のゲート電極１４Ａと、第１の材料膜２１からなる第１のゲート絶縁膜１３Ａとが形成される。また、第２領域１０Ｂの上にポリシリコン膜３５及び第２の導電膜３２からなる第２のゲート電極１４Ｂと、第２の材料膜２２及び第１の材料膜２１からなる第２のゲート絶縁膜１３Ｂとが形成される。ここで、第１の材料膜２１の下に界面層が形成されている場合には、エッチングにより同時にパターニングされて、第１のゲート絶縁膜１３Ａ及び第２のゲート絶縁膜１３Ｂのそれぞれ一部となる。
【００５２】
次に、図３（ｃ）に示すように、公知の技術を用い、オフセットスペーサ４１、内側サイドウォール４２及び外側サイドウォール４３からなる第１のサイドウォール１５Ａ及び第２のサイドウォール１５Ｂと、ｐ型の第１のエクステンション領域４５Ａ及びｎ型の第２のエクステンション領域４５Ｂと、ｐ型の第１のソースドレイン領域４６Ａ及びｎ型の第２のソースドレイン領域４６Ｂとを形成する。続いて、第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂの上部と、第１のソースドレイン領域４６Ａ及び第２のソースドレイン領域４６Ｂの上部とに、それぞれニッケルシリサイド等からなるシリサイド層３７とシリサイド層４７とを形成する。
【００５３】
これにより、ｐ型ＭＩＳＦＥＴである第１のＦＥＴとｎ型ＭＩＳＦＥＴである第２のＦＥＴとを備えた半導体装置が得られる。
【００５４】
また、不純物活性化のための熱処理工程及びシリサイド化のための熱処理工程等を経ることにより、第２のゲート絶縁膜１３Ｂにおいて第１の材料膜２１と第２の材料膜２２とは熱拡散により混合される。これにより、第２のゲート絶縁膜１３Ｂは、ＨｆＳｉＯＮとＬａ2Ｏ3との混合膜となる。混合膜中のＬａの濃度は、通常は、上部において下部よりも高い濃度勾配を有する。
【００５５】
本実施形態の半導体装置の製造方法によれば、図２（ｄ）に示すように、第２の導電膜３２及び第２の材料膜２２を選択除去する際に、第１領域１０Ａと第２領域１０Ｂとの境界に形成された素子分離領域１１の上には第１の材料膜２１が残存している。このため、素子分離領域１１がエッチングされることがない。従って、半導体装置の不良の原因となるポリシリコン膜３５の残渣が発生するおそれがない。その結果、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとが互いに最適なゲート絶縁膜及びゲート電極を有するＣＭＩＳＦＥＴを歩留まり良く安定して製造することが可能となる。
【００５６】
また、第２領域１０Ｂにおいて第１の導電膜３１を選択除去した後、第２の材料膜２２を形成している。このため、第２領域１０Ｂにおいて第１の導電膜３１を選択除去する際に、第１の材料膜２１に膜減り及びダメージが発生したとしても、第２の材料膜２２により膜減り及びダメージの影響をキャンセルできる。従って、電気的な酸化膜換算膜厚を厚くすることなく、信頼性の高いゲート絶縁膜を形成することが可能となる。
【００５７】
なお、第２のゲート絶縁膜１３Ｂは、ＨｆＳｉＯＮとＬａ2Ｏ3とが混じり合った混合膜として説明したが、熱処理の条件によっては、第１の材料膜２１と第２の材料膜２２とが完全に混合されず境界が残る場合もある。この場合にも、第２のゲート電極１４Ｂの実効仕事関数を小さくする効果が得られ、何ら問題ない。また、第１の材料膜２１と第２の材料膜２２とを混合するための熱処理工程を独立して設けてもよい。
【００５８】
第１の材料膜２１にＨｆＳｉＯＮ膜を用いる例を示したが、高誘電率絶縁膜であればどのようなものを用いてもよい。例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）若しくはイットリウム（Ｙ）等の金属の酸化物、酸窒化物、シリケート又は窒素含有シリケート等からなる絶縁膜を用いればよい。
【００５９】
第２の材料膜２２は、どのようなものであってもよいが、第１の材料膜２１とは誘電率が異なる膜であることが好ましい。このようにすれば、第１の材料膜２１と組み合わせることにより、第２のゲート電極１４Ｂの実効仕事関数を小さくすることが可能となる。また、第１の材料膜２１の上に形成した場合に選択的に除去できる材料とすれば、製造工程が簡略化できる。具体的には、ランタン（Ｌａ）、スカンシウム（Ｓｃ）、エルビウム（Ｅｒ）若しくはストロンチウム（Ｓｒ）の酸化物、酸窒化物、シリケート又は窒素含有シリケート等からなる絶縁膜を用いればよい。また、第２の材料膜２２は必ずしも絶縁膜である必要はなく、第１の材料膜２１との混合膜となった状態で絶縁性を示せばよく、単体の金属であってもよい。
【００６０】
第１のゲート電極１４Ａは、ＴｉＮからなる第１の導電膜３１とポリシリコン膜３５との積層膜としたが、ＴｉＮに代えて第１の導電膜３１をルテニウム（Ｒｕ）又は窒化アルミニウムモリブデン（ＭｏＡｌＮ）等により形成してもよい。第２のゲート電極１４Ｂは、ＴａＮからなる第２の導電膜３２とポリシリコン膜３５との積層膜としたが、ＴａＮに代えて第２の導電膜３２を炭化タンタル（ＴａＣ）等により形成してもよい。ここで、ｎ型ＭＩＳＦＥＴの第２のゲート電極１４Ｂにおける第２の導電膜３２は、ｐ型ＭＩＳＦＥＴの第１のゲート電極１４Ａにおける第１の導電膜３１と比べて仕事関数が小さい材料であればよい。
【００６１】
また、第１のゲート電極１４Ａと第２のゲート電極１４Ｂとを同一の材料により形成してもよい。例えば、ＴｉＮ膜の実効仕事関数は膜厚によって変化し、膜厚が薄くなると実効仕事関数が小さくなる。このため、第１の導電膜３１及び第２の導電膜３２を共にＴｉＮにより形成し且つ第２の導電膜３２の膜厚を第１の導電膜３１の膜厚よりも薄くすることにより、ｎ型ＭＩＳＦＥＴの第２のゲート電極１４Ｂの実効仕事関数を小さくすることができる。
【００６２】
本実施形態においては、ｎ型ＭＩＳＦＥＴのゲート電極の実効仕事関数を小さくする例を示したが、逆にｐ型ＭＩＳＦＥＴのゲート電極の実効仕事関数を大きくする構成としてもよい。この場合には、例えば第１領域１０Ａに形成する第１のＦＥＴをｎ型ＭＩＳＦＥＴとし、第２領域１０Ｂに形成する第２のＦＥＴをｐ型ＭＩＳＦＥＴとし、第２の材料膜を第１の材料膜と組み合わせることにより第２のゲート電極の実効仕事関数が大きくなる材料により形成すればよい。例えば、第１の材料膜２１をＨｆＳｉＯＮとし、第２の材料膜を酸化アルミニウム（Ａｌ2Ｏ3）とする。これにより、ｐ型ＭＩＳＦＥＴの第２のゲート絶縁膜１３Ｂは、上部において下部よりもＡｌ濃度が高いＨｆＳｉＯＮとＡｌ2Ｏ3との混合膜となり、ｎ型ＭＩＳＦＥＴの第１のゲート絶縁膜１３Ａは、ＨｆＳｉＯＮとなる。これに、ｐ型ＭＩＳＦＥＴの第２のゲート電極１４ＢとしてＴｉＮ、Ｒｕ又はＭｏＡｌＮからなる第２の導電膜３２とポリシリコン膜３５との積層膜を組み合わせ、ｎ型ＭＩＳＦＥＴの第１のゲート電極１４ＡとしてＴａＮ又はＴａＣからなる第１の導電膜３１とポリシリコン膜３５との積層膜を組み合わせればよい。ここで、ｐ型ＭＩＳＦＥＴの第２のゲート電極１４Ｂにおける第２の導電膜３２は、ｎ型ＭＩＳＦＥＴの第１のゲート電極１４Ａにおける第１の導電膜３１と比べて仕事関数が大きい材料であればよい。
【００６３】
第１のゲート絶縁膜と第１のゲート電極及び第２のゲート絶縁膜と第２のゲート電極とは、ｐ型ＭＩＳＦＥＴの実効仕事関数が４．８５以上となり、ｎ型ＭＩＳＦＥＴの実効仕事関数が４．２５以下となるように材料及び膜厚等を組み合わせればよい。このようにすれば、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの両方を最適化することができる。
【００６４】
なお、本実施形態では、第１のサイドウォール１５Ａ及び第２のサイドウォール１５Ｂとして、オフセットスペーサ４１、内側サイドウォール４２及び外側サイドウォール４３からなる構成を用いて説明したが、オフセットスペーサ４１は必ずしも必要ではなく、また、内側サイドウォール４２及び外側サイドウォール４３からなる積層膜の代わりに単層膜からなるサイドウォールであってもよい。
【産業上の利用可能性】
【００６５】
本発明に係る半導体装置及びその製造方法は、それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現でき、特に高誘電体膜からなるゲート絶縁膜及び金属膜からなるゲート電極を備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｃ）は従来の半導体装置の製造方法において生じる問題点を示すための断面図である。
【符号の説明】
【００６７】
１０ 半導体基板
１０Ａ 第１領域
１０Ｂ 第２領域
１１ 素子分離領域
１３Ａ 第１のゲート絶縁膜
１３Ｂ 第２のゲート絶縁膜
１４Ａ 第１のゲート電極
１４Ｂ 第２のゲート電極
１５Ａ 第１のサイドウォール
１５Ｂ 第２のサイドウォール
２１ 第１の材料膜
２２ 第２の材料膜
３１ 第１の導電膜
３２ 第２の導電膜
３５ ポリシリコン膜
３７ シリサイド層
４１ オフセットスペーサ
４２ 内側サイドウォール
４３ 外側サイドウォール
４５Ａ 第１のエクステンション領域
４５Ｂ 第２のエクステンション領域
４６Ａ 第１のソースドレイン領域
４６Ｂ 第２のソースドレイン領域
４７ シリサイド層
５１ 第１の保護膜
５２ 第２の保護膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高誘電体膜からなるゲート絶縁膜及び金属膜を有するゲート電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary metal-oxide semiconductor）デバイスは、さらなる微細化を要求されている。微細化のためにゲート絶縁膜の薄膜化が必要となる。しかし、従来のシリコン酸化膜系のゲート絶縁膜をさらに薄膜化すると、リーク電流が増大し、ＬＳＩ（Large scale integration）回路の待機時電流が増大する。このため、シリコン酸化膜系のゲート絶縁膜は、薄膜化の限界に来ている。そこで、シリコン酸化膜に代えて高誘電体等からなる絶縁膜をゲート絶縁膜とする、ＣＭＩＳ（Complementary metal-insulator semiconductor）デバイスが注目されている。高誘電体膜は、物理膜厚を厚くしても電気的な膜厚を薄くすることが可能であり、ゲート絶縁膜の薄膜化をさらに進めることができると期待される。現在、ゲート絶縁膜用の高誘電体膜として最も有望視されているのは窒化ハフニウムシリケート（ＨｆＳｉＯＮ）である。
【０００３】
また、ゲート電極についても、ポリシリコン電極は、その空乏化が無視できなくなってきており、空乏化のないメタルゲート電極の開発も盛んに行われている。
【０００４】
一方、ｎ型のＭＩＳＦＥＴ（Metal-insulator semiconductor field-effect transistor）とｐ型のＭＩＳＦＥＴでは、ゲート絶縁膜及びゲート電極に求められる特性が異なっている。ｎ型ＭＩＳＦＥＴでは仕事関数を小さくすることが好ましく、ｐ型ＭＩＳＦＥＴでは仕事関数を大きくすることが好ましい。
【０００５】
このため、互いに異なるゲート絶縁膜及びゲート電極を有するｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを形成するプロセスが提案されている（例えば、特許文献１を参照。）。
【０００６】
従来の半導体装置の製造方法は、まず、素子分離領域により互いに分離されたｐ型領域とｎ型領域とを有する半導体基板の上に、第１の絶縁膜及び第１の導電膜を順次形成する。続いて、第１の絶縁膜及び第１の導電膜におけるｎ型領域に形成された部分を選択的に除去する。次に、半導体基板上の全面に第２の絶縁膜及び第２の導電膜を順次形成する。続いて、第２の絶縁膜及び第２の導電膜のｐ型領域に形成された部分を選択的に除去する。次に、半導体基板上の全面にポリシリコン膜を形成した後、ポリシリコン膜、第１の導電膜、第２の導電膜、第１の絶縁膜及び第２の絶縁膜を選択的に除去する。これにより、ｐ型領域には、ポリシリコン膜及び第１の導電膜からなる第１のゲート電極と第１の絶縁膜とからなる第１のゲート絶縁膜が形成され、ｎ型領域には、ポリシリコン膜及び第２の導電膜からなる第２のゲート電極と第２の絶縁膜とからなる第２のゲート絶縁膜が形成される。
【０００７】
第１の絶縁膜をＨｆＳｉＯＮ、第１の導電膜をＴｉＮとし、第２の絶縁膜をＨｆＯ2、第２の導電膜をＴａＮとすれば、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの特性を最適化することができる。
【非特許文献１】S.C.Song 他, "Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration", VLSI, ２００６年, ｐ.１６−１７
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体装置の製造方法には以下のような問題があることが明らかとなった。従来の半導体装置の製造方法は、第１の絶縁膜及び第１の導電膜と、第２の絶縁膜及び第２の導電膜とを選択的に除去する工程を含んでいる。第１の絶縁膜であるＨｆＳｉＯＮ及び第２の絶縁膜であるＨｆＯ2は、素子分離領域であるＮＳＧ（Non doped Silicate Glass）と比べてエッチングレートが小さい。
【０００９】
このため、図４（ａ）に示すように、半導体基板１１０のｐ型領域１１０Ａに第１の絶縁膜１１２及び第１の導電膜１１３を形成し、ｎ型領域１１０Ｂに第２の絶縁膜１１５及び第２の導電膜１１６を形成した時点において、素子分離領域１１１には、アンダーカット１１１ａが発生する。
【００１０】
この状態で、図４（ｂ）に示すように、ポリシリコン膜１１９の堆積を行うと、アンダーカット１１１ａを埋めるようにポリシリコン膜１１９が形成される。
【００１１】
この後、図４（ｃ）に示すように、ポリシリコン膜１１９、第１の導電膜１１３、第２の導電膜１１６、第１の絶縁膜１１２及び第２の絶縁膜１１５をエッチングによりパターニングする。これにより、ｐ型領域１１０Ａの上にポリシリコン膜１１９及び第１の導電膜１１３からなる第１のゲート電極と、第１の絶縁膜１１２からなる第１のゲート絶縁膜とが形成される。また、ｎ型領域１１０Ｂの上にポリシリコン膜１１９及び第２の導電膜１１６からなる第２のゲート電極と、第２の絶縁膜１１５からなる第２のゲート絶縁膜とが形成される。
【００１２】
このとき、素子分離領域１１１上におけるアンダーカット１１１ａが発生していた領域にポリシリコン膜の残渣１１９ａが残存してしまう。素子分離領域１１１上に残存するポリシリコン膜の残渣１１９ａは、その後の工程において、ゲート配線に短絡等を引き起こし、半導体装置の不良の原因となる。
【００１３】
本発明は、前記従来の問題を解決し、それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は半導体装置を、第１のＭＩＳＦＥＴが第１の金属を含む第１のゲート絶縁膜を備え、第２のＭＩＳＦＥＴが第１の金属と第２の金属とを含む第２のゲート絶縁膜を備える構成とする。
【００１５】
具体的に、本発明に係る半導体装置は、半導体基板の第１領域の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極と、半導体基板の第２領域の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、第１のゲート絶縁膜は、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜は、第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有することを特徴とする。
【００１６】
本発明の半導体装置は、第１のゲート絶縁膜は、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、第２のゲート絶縁膜は、第１の材料に第２の金属を含む第２の材料とが混合された第２の絶縁膜を有する。このため、第２領域上に形成された第１のゲート絶縁膜を除去することなく、第１のゲート絶縁膜とは組成が異なる第２のゲート絶縁膜を形成することができる。従って、素子分離領域にアンダーカットが生じるおそれがない。従って、ポリシリコン残渣による不良発生が生じることがなく、それぞれに最適なゲート絶縁膜を備えたｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとを容易に形成することが可能となる。
【００１７】
本発明の半導体装置において第２の絶縁膜は、その上部における第２の金属の濃度が、下部と比べて高くてもよい。
【００１８】
本発明の半導体装置において第１のゲート絶縁膜は、第２のゲート絶縁膜よりも薄くてもよい。
【００１９】
本発明の半導体装置において、第１の材料と第２の材料とは、誘電率が互いに異なっている材料であってもよい。
【００２０】
本発明の半導体装置において、第１の金属は、ハフニウム、ジルコニウム又はイットリウムであってもよい。
【００２１】
本発明の半導体装置において、第１領域には第１導電型のＭＩＳＦＥＴが形成され、第２領域には第２導電型のＭＩＳＦＥＴが形成されていてもよい。
【００２２】
本発明の半導体装置において、第１領域にはｐ型ＭＩＳＦＥＴが形成され、第２領域にはｎ型ＭＩＳＦＥＴが形成され、第２の金属は、ランタン、スカンシウム、エルビウム又はストロンチウムであってもよい。
【００２３】
本発明の半導体装置において、第１領域にはｐ型ＭＩＳＦＥＴが形成され、第２領域にはｎ型ＭＩＳＦＥＴが形成され、第１の材料は窒化ハフニウムシリケートであり、第２の材料は酸化ランタンであってもよい。
【００２４】
本発明の半導体装置において、第１のゲート電極は、第１のゲート絶縁膜と接して形成された第１の導電膜と第１の導電膜の上に形成された第１のシリコン膜とを有し、第２のゲート電極は、第２のゲート絶縁膜と接して形成された第２の導電膜と第２の導電膜の上に形成された第２のシリコン膜とを有し、第２の導電膜は、第１の導電膜と比べて仕事関数が小さい材料からなる構成としてもよい。
【００２５】
この場合において、第１の導電膜は窒化チタン、ルテニウム又は窒化アルミニウムモリブデンであり、第２の導電膜は、窒化タンタル又は炭化タンタルであってもよい。
【００２６】
本発明の半導体装置において、第１のゲート電極は、第１のゲート絶縁膜と接して形成された第１の導電膜と第１の導電膜上に形成された第１のシリコン膜とを有し、第２のゲート電極は、第２のゲート絶縁膜と接して形成された第２の導電膜と第２の導電膜上に形成された第２のシリコン膜とを有し、第１の導電膜と第２の導電膜とは、同一の材料からなり、第１の導電膜の膜厚は第２の導電膜の膜厚よりも厚くてもよい。
本発明の半導体装置において、第１領域にはｎ型ＭＩＳＦＥＴが形成され、第２領域にはｐ型ＭＩＳＦＥＴが形成され、第２の金属は、アルミニウムであることが好ましい。
【００２７】
本発明の半導体装置において、第１領域にはｎ型ＭＩＳＦＥＴが形成され、第２領域にはｐ型ＭＩＳＦＥＴが形成され、第１の材料は窒化ハフニウムシリケートであり、第２の材料は酸化アルミニウムであってもい。
【００２８】
本発明の半導体装置において、第１のゲート電極は、第１のゲート絶縁膜と接して形成された第１の導電膜と第１の導電膜上に形成された第１のシリコン膜とを有し、第２のゲート電極は、第２のゲート絶縁膜と接して形成された第２の導電膜と第２の導電膜上に形成された第２のシリコン膜とを有し、第２の導電膜は、第１の導電膜と比べて仕事関数が大きい材料からなる構成であってもよい。
【００２９】
この場合において、第１の導電膜は、窒化タンタル又は炭化タンタルであり、第２の導電膜は、窒化チタン、ルテニウム又は窒化アルミニウムモリブデンであってもよい。
【００３０】
本発明に係る半導体装置の製造方法は、素子分離領域により互いに分離された第１領域及び第２領域を含む半導体基板上の全面に絶縁性で且つ第１の金属を含む第１の材料膜及び第１の導電膜を順次形成する工程（ａ）と、第１の材料膜を残し且つ第１の導電膜における第２領域上に形成された部分を除去する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板上の全面に第２の金属を含む第２の材料膜及び第２の導電膜を順次形成する工程（ｃ）と、工程（ｃ）よりも後に、第２の導電膜及び第２の材料膜における第１領域上に形成された部分を除去する工程（ｄ）と、工程（ｄ）よりも後に、半導体基板上の全面にポリシリコン膜を全面に形成する工程と（ｅ）と、ポリシリコン膜、第１の導電膜、第１の材料膜、第２の導電膜及び第２の材料膜を選択的に除去することにより、第１領域にポリシリコン膜及び第１の導電膜を有する第１のゲート電極と、第１の材料膜を有する第１のゲート絶縁膜とを形成すると共に、第２領域にポリシリコン膜及び第２の導電膜を有する第２のゲート電極と、第２の材料膜及び第１の材料膜を有する第２のゲート電極とを形成する工程（ｆ）とを備えていることを特徴とする。
【００３１】
本発明の半導体装置の製造方法は、第１の材料膜を残し且つ第１の導電膜における第２領域上に形成された部分を除去する工程を備えている。このため、素子分離領域が第１の材料膜に覆われているので、ゲート電極及びゲート絶縁膜を形成する際に、素子分離領域がエッチングされアンダーカットが発生することがない。従って、それぞれに最適なゲート絶縁膜を備えたｐ型ＭＩＦＥＴとｎ型ＭＩＳＦＥＴとを容易に形成することが可能となる。
【００３２】
本発明の半導体装置の製造方法において、工程（ｆ）よりも後に、第２の材料膜と第１の材料膜とを熱拡散により混合し、第１の材料膜と第２の材料膜との混合膜を形成する工程（ｇ）をさらに備えていてもよい。
【００３３】
本発明の半導体装置の製造方法において、工程（ｃ）では、ウェットエッチャントを用いたウエットエッチングを行い、第１の材料膜は、ウェットエッチャントに対するエッチングレートが第２の材料膜よりも小さいことが好ましい。
【発明の効果】
【００３４】
本発明に係る半導体装置及びその製造方法によれば、それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３５】
（一実施形態）
本発明の一実施形態について図面を参照して説明する。図１は、一実施形態に係る半導体装置の断面構成を示している。図１に示すように、半導体基板１０は、素子分離領域１１により互いに分離されたｐ型ＭＩＳＦＥＴの活性領域となる第１領域１０Ａとｎ型ＭＩＳＦＥＴの活性領域となる第２領域１０Ｂとを有している。
【００３６】
第１領域１０Ａにはｐ型ＭＩＳＦＥＴである第１のＦＥＴが形成されている。第１のＦＥＴは、第１領域１０Ａの上に下側から順次形成された第１のゲート絶縁膜１３Ａと第１のゲート電極１４Ａとを備えている。第１のゲート絶縁膜１３Ａは、下側から順次形成されたＳｉＯＮからなる界面層（図示せず）と、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）からなる第１の絶縁膜とからなる。第１のゲート電極１４Ａは、下側から順次形成された厚さが１５ｎｍの窒化チタン（ＴｉＮ）からなる第１の導電膜３１と、厚さが１００ｎｍのポリシリコン膜３５とからなる。ポリシリコン膜３５の上部には、シリサイド層３７が形成されている。
【００３７】
第１のゲート電極１４Ａの両側面上には、第１のサイドウォール１５Ａが形成されている。第１のサイドウォール１５Ａは、第１のゲート電極１４Ａの側面上に形成されたオフセットスペーサ４１と、第１のゲート電極１４Ａの側面上にオフセットスペーサ４１を介して形成されたＬ字状の内側サイドウォール４２と、内側サイドウォール４２上に形成された外側サイドウォール４３とからなる。
【００３８】
第１領域１０Ａにおける第１のゲート電極１４Ａの外側方には、ｐ型の第１のエクステンション領域４５Ａが形成され、第１のエクステンション領域４５Ａよりも外側には、第１のサイドウォール１５Ａに対して自己整合的に設けられたｐ型の第１のソースドレイン領域４６Ａが形成されている。第１のソースドレイン領域４６Ａは、第１のエクステンション領域４５Ａよりも接合深さが深く、その上部にはシリサイド層４７が形成されている。
【００３９】
第２領域１０Ｂにはｎ型ＭＩＳＦＥＴである第２のＦＥＴが形成されている。第２のＦＥＴは、第２領域１０Ｂの上に下側から順次形成された第２のゲート絶縁膜１３Ｂと第２のゲート電極１４Ｂとを備えている。第２のゲート絶縁膜１３Ｂは、下側から順次形成されたＳｉＯＮからなる界面層（図示せず）と、ＨｆＳｉＯＮと酸化ランタン（Ｌａ2Ｏ3）との混合膜である第２の絶縁膜とからなる。第２のゲート電極１４Ｂは、下側から順次形成された厚さが５ｎｍの窒化タンタル（ＴａＮ）からなる第２の導電膜３２と、厚さが１００ｎｍのポリシリコン膜３５とからなる。ポリシリコン膜３５の上部には、シリサイド層３７が形成されている。
【００４０】
第２のゲート電極１４Ｂの両側面上には、第２のサイドウォール１５Ｂが形成されている。第２のサイドウォール１５Ｂは、第２のゲート電極１４Ｂの側面上に形成されたオフセットスペーサ４１と、第２のゲート電極１４Ｂの側面上にオフセットスペーサ４１を介して形成されたＬ字状の内側サイドウォール４２と、内側サイドウォール４２上に形成された外側サイドウォール４３とからなる。
【００４１】
第２領域１０Ｂにおける第２のゲート電極１４Ｂの外側方には、ｎ型の第２のエクステンション領域４５Ｂが形成され、第２のエクステンション領域４５Ｂよりも外側には、第２のサイドウォール１５Ｂに対して自己整合的に設けられたｎ型の第２のソースドレイン領域４６Ｂが形成されている。第２のソースドレイン領域４６Ｂは、第２のエクステンション領域４５Ｂよりも接合深さが深く、その上部にはシリサイド層４７が形成されている。
【００４２】
本実施形態の半導体装置は、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとが互いに最適なゲート絶縁膜及びゲート電極を有するＣＭＩＳ（Complementary metal-insulator semiconductor）ＦＥＴである。具体的には、第１のゲート電極１４ＡがＴｉＮとポリシリコンとからなり、第２のゲート電極１４ＢがＴａＮとポリシリコンとからなる。このため、ｐ型ＭＩＳＦＥＴの第１のゲート電極の実効仕事関数を大きくし、ｎ型ＭＩＳＦＥＴの第２のゲート電極の実効仕事関数を小さくすることができる。
【００４３】
また、ｐ型ＭＩＳＦＥＴの第１のゲート絶縁膜１３Ａが第１の材料であるＨｆＳｉＯＮからなり、ｎ型ＭＩＳＦＥＴの第２のゲート絶縁膜１３Ｂが、第１の材料であるＨｆＳｉＯＮに第２の材料であるＬａ2Ｏ3が添加された混合膜からなる。このため、第２のゲート電極１４Ｂの実効仕事関数をさらに小さくすることができ、より低い閾値電圧を有するｎ型ＭＩＳＴＦＥＴを実現できる。また、第２のゲート絶縁膜１３Ｂを、ＨｆＳｉＯＮとＬａ2Ｏ3との混合膜とすることにより、以下に説明するように、従来の半導体装置において問題となるポリシリコン膜の残渣が発生するおそれがなく、歩留まり良く半導体装置を製造できるという効果も得られる。
【００４４】
以下に、本発明の一実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示している。
【００４５】
まず、図２（ａ）に示すように、半導体基板１０に素子分離領域１１を形成し、第１領域１０Ａ及び第２領域１０Ｂとを区画する。続いて、第１領域１０Ａ及び第２領域１０Ｂのそれぞれに対して、ウェル形成と、チャネルストップ及びチャネルドーピング等のためのイオン注入とを行う。その後、半導体基板１０上の全面に厚さが１．６ｎｍのＳｉＯＮからなる界面層（図示せず）と、厚さが２．０ｎｍのＨｆＳｉＯＮからなる第１の材料膜２１とを順次形成する。続いて、第１の材料膜２１の上に、厚さが１５ｎｍのＴｉＮからなる第１の導電膜３１を形成する。第１の導電膜３１は、物理蒸着（ＰＶＤ）法により形成すればよい。この後、第１の導電膜３１の上に厚さが１５ｎｍのアモルファスシリコン膜からなる第１の保護膜５１を形成する。第１の保護膜５１は、第１の導電膜３１の第１領域１０Ａの上に形成された部分を覆い、少なくとも第２領域１０Ｂの上に形成された部分を露出するようにする。
【００４６】
次に、図２（ｂ）に示すように、第１の保護膜５１をマスクとして、第１の導電膜３１における第２領域１０Ｂの上に形成された部分を除去する。
【００４７】
次に、図２（ｃ）に示すように、半導体基板１０上の全面に厚さが０．５ｎｍのＬａ2Ｏ3からなる第２の材料膜２２及び厚さが５ｎｍのＴａＮからなる第２の導電膜３２を形成する。第２の材料膜２２の形成は、化学気相堆積（ＣＶＤ）法により行えばよい。第２の導電膜３２の形成は、物理蒸着（ＰＶＤ）法により行えばよい。続いて、第２領域１０Ｂの上に厚さが１５ｎｍのアモルファスシリコン膜からなる第２の保護膜５２を形成する。
【００４８】
具体的には、例えば半導体基板１０上の全面に厚さが１５ｎｍのアモルファスシリコン膜を形成した後、第２領域１０Ｂ上を覆うレジストを形成する。その後、レジストをマスクとして第１領域１０Ａ上のアモルファスシリコン膜をエッチングすることにより、第２領域１０Ｂの上にアモルファスシリコン膜からなる第２の保護膜５２を選択的に形成すればよい。また、半導体基板１０上の全面に例えば厚さが３０ｎｍのアモルファスシリコン膜を形成した後、ＣＭＰ法を用いて第１領域１０Ａ上のアモルファスシリコン膜を研磨除去することによって、第２領域１０Ｂの上にアモルファスシリコン膜からなる第２の保護膜５２を選択的に形成してもよい。
【００４９】
次に、図２（ｄ）に示すように、第２の保護膜５２をマスクとして、第２の材料膜２２及び第２の導電膜３２の第１領域１０Ａの上に形成された部分を除去する。ＴａＮからなる第２の導電膜３２の除去は、硫酸（Ｈ2ＳＯ4）を主成分とする薬液を用いたウェットエッチングにより行えばよい。Ｌａ2Ｏ3からなる第２の材料膜２２の除去は、塩酸（ＨＣｌ）を主成分とする薬液を用いたウェットエッチングにより行えばよい。ＨｆＳｉＯＮとＬａ2Ｏ3とのエッチングレートは大きく異なり、エッチング選択比が大きいため、素子分離領域１１上において第２の材料膜２２だけを選択的に除去し、第１の材料膜２１を残存させることが容易にできる。
【００５０】
次に、図３（ａ）に示すように、第１の保護膜５１及び第２の保護膜５２を除去した後、半導体基板１０上の全面に厚さが１００ｎｍのリンをドープしたポリシリコン膜３５を形成する。なお、第１の保護膜５１及び第２の保護膜５２がアモルファスシリコン膜又はポリシリコン膜等のシリコン膜の場合、第１の保護膜５１及び第２の保護膜５２をそのまま残存させた状態で、例えば厚さ８５ｎｍのポリシリコン膜３５を形成し、第１の保護膜５１及び第２の保護膜５２をゲート電極の一部として用いてもよい。
【００５１】
次に、図３（ｂ）に示すように、レジストマスク（図示せず）を用いて、ポリシリコン膜３５、第１の導電膜３１、第１の材料膜２１、第２の導電膜３２及び第２の材料膜２２をエッチングによりパターニングする。これにより、第１領域１０Ａの上にポリシリコン膜３５及び第１の導電膜３１からなる第１のゲート電極１４Ａと、第１の材料膜２１からなる第１のゲート絶縁膜１３Ａとが形成される。また、第２領域１０Ｂの上にポリシリコン膜３５及び第２の導電膜３２からなる第２のゲート電極１４Ｂと、第２の材料膜２２及び第１の材料膜２１からなる第２のゲート絶縁膜１３Ｂとが形成される。ここで、第１の材料膜２１の下に界面層が形成されている場合には、エッチングにより同時にパターニングされて、第１のゲート絶縁膜１３Ａ及び第２のゲート絶縁膜１３Ｂのそれぞれ一部となる。
【００５２】
次に、図３（ｃ）に示すように、公知の技術を用い、オフセットスペーサ４１、内側サイドウォール４２及び外側サイドウォール４３からなる第１のサイドウォール１５Ａ及び第２のサイドウォール１５Ｂと、ｐ型の第１のエクステンション領域４５Ａ及びｎ型の第２のエクステンション領域４５Ｂと、ｐ型の第１のソースドレイン領域４６Ａ及びｎ型の第２のソースドレイン領域４６Ｂとを形成する。続いて、第１のゲート電極１４Ａ及び第２のゲート電極１４Ｂの上部と、第１のソースドレイン領域４６Ａ及び第２のソースドレイン領域４６Ｂの上部とに、それぞれニッケルシリサイド等からなるシリサイド層３７とシリサイド層４７とを形成する。
【００５３】
これにより、ｐ型ＭＩＳＦＥＴである第１のＦＥＴとｎ型ＭＩＳＦＥＴである第２のＦＥＴとを備えた半導体装置が得られる。
【００５４】
また、不純物活性化のための熱処理工程及びシリサイド化のための熱処理工程等を経ることにより、第２のゲート絶縁膜１３Ｂにおいて第１の材料膜２１と第２の材料膜２２とは熱拡散により混合される。これにより、第２のゲート絶縁膜１３Ｂは、ＨｆＳｉＯＮとＬａ2Ｏ3との混合膜となる。混合膜中のＬａの濃度は、通常は、上部において下部よりも高い濃度勾配を有する。
【００５５】
本実施形態の半導体装置の製造方法によれば、図２（ｄ）に示すように、第２の導電膜３２及び第２の材料膜２２を選択除去する際に、第１領域１０Ａと第２領域１０Ｂとの境界に形成された素子分離領域１１の上には第１の材料膜２１が残存している。このため、素子分離領域１１がエッチングされることがない。従って、半導体装置の不良の原因となるポリシリコン膜３５の残渣が発生するおそれがない。その結果、ｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴとが互いに最適なゲート絶縁膜及びゲート電極を有するＣＭＩＳＦＥＴを歩留まり良く安定して製造することが可能となる。
【００５６】
また、第２領域１０Ｂにおいて第１の導電膜３１を選択除去した後、第２の材料膜２２を形成している。このため、第２領域１０Ｂにおいて第１の導電膜３１を選択除去する際に、第１の材料膜２１に膜減り及びダメージが発生したとしても、第２の材料膜２２により膜減り及びダメージの影響をキャンセルできる。従って、電気的な酸化膜換算膜厚を厚くすることなく、信頼性の高いゲート絶縁膜を形成することが可能となる。
【００５７】
なお、第２のゲート絶縁膜１３Ｂは、ＨｆＳｉＯＮとＬａ2Ｏ3とが混じり合った混合膜として説明したが、熱処理の条件によっては、第１の材料膜２１と第２の材料膜２２とが完全に混合されず境界が残る場合もある。この場合にも、第２のゲート電極１４Ｂの実効仕事関数を小さくする効果が得られ、何ら問題ない。また、第１の材料膜２１と第２の材料膜２２とを混合するための熱処理工程を独立して設けてもよい。
【００５８】
第１の材料膜２１にＨｆＳｉＯＮ膜を用いる例を示したが、高誘電率絶縁膜であればどのようなものを用いてもよい。例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）若しくはイットリウム（Ｙ）等の金属の酸化物、酸窒化物、シリケート又は窒素含有シリケート等からなる絶縁膜を用いればよい。
【００５９】
第２の材料膜２２は、どのようなものであってもよいが、第１の材料膜２１とは誘電率が異なる膜であることが好ましい。このようにすれば、第１の材料膜２１と組み合わせることにより、第２のゲート電極１４Ｂの実効仕事関数を小さくすることが可能となる。また、第１の材料膜２１の上に形成した場合に選択的に除去できる材料とすれば、製造工程が簡略化できる。具体的には、ランタン（Ｌａ）、スカンシウム（Ｓｃ）、エルビウム（Ｅｒ）若しくはストロンチウム（Ｓｒ）の酸化物、酸窒化物、シリケート又は窒素含有シリケート等からなる絶縁膜を用いればよい。また、第２の材料膜２２は必ずしも絶縁膜である必要はなく、第１の材料膜２１との混合膜となった状態で絶縁性を示せばよく、単体の金属であってもよい。
【００６０】
第１のゲート電極１４Ａは、ＴｉＮからなる第１の導電膜３１とポリシリコン膜３５との積層膜としたが、ＴｉＮに代えて第１の導電膜３１をルテニウム（Ｒｕ）又は窒化アルミニウムモリブデン（ＭｏＡｌＮ）等により形成してもよい。第２のゲート電極１４Ｂは、ＴａＮからなる第２の導電膜３２とポリシリコン膜３５との積層膜としたが、ＴａＮに代えて第２の導電膜３２を炭化タンタル（ＴａＣ）等により形成してもよい。ここで、ｎ型ＭＩＳＦＥＴの第２のゲート電極１４Ｂにおける第２の導電膜３２は、ｐ型ＭＩＳＦＥＴの第１のゲート電極１４Ａにおける第１の導電膜３１と比べて仕事関数が小さい材料であればよい。
【００６１】
また、第１のゲート電極１４Ａと第２のゲート電極１４Ｂとを同一の材料により形成してもよい。例えば、ＴｉＮ膜の実効仕事関数は膜厚によって変化し、膜厚が薄くなると実効仕事関数が小さくなる。このため、第１の導電膜３１及び第２の導電膜３２を共にＴｉＮにより形成し且つ第２の導電膜３２の膜厚を第１の導電膜３１の膜厚よりも薄くすることにより、ｎ型ＭＩＳＦＥＴの第２のゲート電極１４Ｂの実効仕事関数を小さくすることができる。
【００６２】
本実施形態においては、ｎ型ＭＩＳＦＥＴのゲート電極の実効仕事関数を小さくする例を示したが、逆にｐ型ＭＩＳＦＥＴのゲート電極の実効仕事関数を大きくする構成としてもよい。この場合には、例えば第１領域１０Ａに形成する第１のＦＥＴをｎ型ＭＩＳＦＥＴとし、第２領域１０Ｂに形成する第２のＦＥＴをｐ型ＭＩＳＦＥＴとし、第２の材料膜を第１の材料膜と組み合わせることにより第２のゲート電極の実効仕事関数が大きくなる材料により形成すればよい。例えば、第１の材料膜２１をＨｆＳｉＯＮとし、第２の材料膜を酸化アルミニウム（Ａｌ2Ｏ3）とする。これにより、ｐ型ＭＩＳＦＥＴの第２のゲート絶縁膜１３Ｂは、上部において下部よりもＡｌ濃度が高いＨｆＳｉＯＮとＡｌ2Ｏ3との混合膜となり、ｎ型ＭＩＳＦＥＴの第１のゲート絶縁膜１３Ａは、ＨｆＳｉＯＮとなる。これに、ｐ型ＭＩＳＦＥＴの第２のゲート電極１４ＢとしてＴｉＮ、Ｒｕ又はＭｏＡｌＮからなる第２の導電膜３２とポリシリコン膜３５との積層膜を組み合わせ、ｎ型ＭＩＳＦＥＴの第１のゲート電極１４ＡとしてＴａＮ又はＴａＣからなる第１の導電膜３１とポリシリコン膜３５との積層膜を組み合わせればよい。ここで、ｐ型ＭＩＳＦＥＴの第２のゲート電極１４Ｂにおける第２の導電膜３２は、ｎ型ＭＩＳＦＥＴの第１のゲート電極１４Ａにおける第１の導電膜３１と比べて仕事関数が大きい材料であればよい。
【００６３】
第１のゲート絶縁膜と第１のゲート電極及び第２のゲート絶縁膜と第２のゲート電極とは、ｐ型ＭＩＳＦＥＴの実効仕事関数が４．８５以上となり、ｎ型ＭＩＳＦＥＴの実効仕事関数が４．２５以下となるように材料及び膜厚等を組み合わせればよい。このようにすれば、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの両方を最適化することができる。
【００６４】
なお、本実施形態では、第１のサイドウォール１５Ａ及び第２のサイドウォール１５Ｂとして、オフセットスペーサ４１、内側サイドウォール４２及び外側サイドウォール４３からなる構成を用いて説明したが、オフセットスペーサ４１は必ずしも必要ではなく、また、内側サイドウォール４２及び外側サイドウォール４３からなる積層膜の代わりに単層膜からなるサイドウォールであってもよい。
【産業上の利用可能性】
【００６５】
本発明に係る半導体装置及びその製造方法は、それぞれが最適なゲート絶縁膜及びゲート電極を有するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴを備え且つ不良の原因となるポリシリコン膜残渣が発生することがない半導体装置を実現でき、特に高誘電体膜からなるゲート絶縁膜及び金属膜からなるゲート電極を備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｃ）は従来の半導体装置の製造方法において生じる問題点を示すための断面図である。
【符号の説明】
【００６７】
１０ 半導体基板
１０Ａ 第１領域
１０Ｂ 第２領域
１１ 素子分離領域
１３Ａ 第１のゲート絶縁膜
１３Ｂ 第２のゲート絶縁膜
１４Ａ 第１のゲート電極
１４Ｂ 第２のゲート電極
１５Ａ 第１のサイドウォール
１５Ｂ 第２のサイドウォール
２１ 第１の材料膜
２２ 第２の材料膜
３１ 第１の導電膜
３２ 第２の導電膜
３５ ポリシリコン膜
３７ シリサイド層
４１ オフセットスペーサ
４２ 内側サイドウォール
４３ 外側サイドウォール
４５Ａ 第１のエクステンション領域
４５Ｂ 第２のエクステンション領域
４６Ａ 第１のソースドレイン領域
４６Ｂ 第２のソースドレイン領域
４７ シリサイド層
５１ 第１の保護膜
５２ 第２の保護膜
【特許請求の範囲】
【請求項１】
半導体基板の第１領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記半導体基板の第２領域の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、
前記第１のゲート絶縁膜は、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、
前記第２のゲート絶縁膜は、前記第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有することを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜は、その上部における前記第２の金属の濃度が、下部と比べて高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも薄いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の材料と前記第２の材料とは、誘電率が互いに異なっていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の金属は、ハフニウム、ジルコニウム又はイットリウムであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１領域には第１導電型のＭＩＳＦＥＴが形成され、
前記第２領域には第２導電型のＭＩＳＦＥＴが形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１領域にはｐ型ＭＩＳＦＥＴが形成され、
前記第２領域にはｎ型ＭＩＳＦＥＴが形成され、
前記第２の金属は、ランタン、スカンシウム、エルビウム又はストロンチウムであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１領域にはｐ型ＭＩＳＦＥＴが形成され、
前記第２領域にはｎ型ＭＩＳＦＥＴが形成され、
前記第１の材料は窒化ハフニウムシリケートであり、
前記第２の材料は酸化ランタンであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１のゲート電極は、前記第１のゲート絶縁膜と接して形成された第１の導電膜と前記第１の導電膜の上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜と接して形成された第２の導電膜と前記第２の導電膜の上に形成された第２のシリコン膜とを有し、
前記第２の導電膜は、前記第１の導電膜と比べて仕事関数が小さい材料からなることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の導電膜は、窒化チタン、ルテニウム又は窒化アルミニウムモリブデンであり、
前記第２の導電膜は、窒化タンタル又は炭化タンタルであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のゲート電極は、前記第１のゲート絶縁膜と接して形成された第１の導電膜と前記第１の導電膜上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜と接して形成された第２の導電膜と前記第２の導電膜上に形成された第２のシリコン膜とを有し、
前記第１の導電膜と前記第２の導電膜とは、同一の材料からなり、
前記第１の導電膜の膜厚は前記第２の導電膜の膜厚よりも厚いことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１領域にはｎ型ＭＩＳＦＥＴが形成され、
前記第２領域にはｐ型ＭＩＳＦＥＴが形成され、
前記第２の金属は、アルミニウムであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１領域にはｎ型ＭＩＳＦＥＴが形成され、
前記第２領域にはｐ型ＭＩＳＦＥＴが形成され、
前記第１の材料は窒化ハフニウムシリケートであり、
前記第２の材料は酸化アルミニウムであることを特徴とする請求項１〜６及び１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１のゲート電極は、前記第１のゲート絶縁膜と接して形成された第１の導電膜と前記第１の導電膜上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜と接して形成された第２の導電膜と前記第２の導電膜上に形成された第２のシリコン膜とを有し、
前記第２の導電膜は、前記第１の導電膜と比べて仕事関数が大きい材料からなることを特徴とする請求項１〜６、１２及び１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１の導電膜は、窒化タンタル又は炭化タンタルであり、
前記第２の導電膜は、窒化チタン、ルテニウム又は窒化アルミニウムモリブデンであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
素子分離領域により互いに分離された第１領域及び第２領域を含む半導体基板上の全面に絶縁性で且つ第１の金属を含む第１の材料膜及び第１の導電膜を順次形成する工程（ａ）と、
前記第１の導電膜における前記第２領域上に形成された部分を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体基板上の全面に第２の金属を含む第２の材料膜及び第２の導電膜を順次形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２の導電膜及び第２の材料膜における前記第１領域上に形成された部分を除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体基板上の全面にポリシリコン膜を全面に形成する工程と（ｅ）と、
前記ポリシリコン膜、第１の導電膜、第１の材料膜、第２の導電膜及び第２の材料膜を選択的に除去することにより、前記第１領域に前記ポリシリコン膜及び第１の導電膜を有する第１のゲート電極と、前記第１の材料膜を有する第１のゲート絶縁膜とを形成すると共に、前記第２領域に前記ポリシリコン膜及び第２の導電膜を有する第２のゲート電極と、前記第２の材料膜及び第１の材料膜を有する第２のゲート電極とを形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
前記工程（ｆ）よりも後に、前記第２の材料膜と前記第１の材料膜とを熱拡散により混合し、前記第１の材料膜と前記第２の材料膜との混合膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｃ）では、ウェットエッチャントを用いたウエットエッチングを行い、
前記第１の材料膜は、前記ウェットエッチャントに対するエッチングレートが前記第２の材料膜よりも小さいことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１】
半導体基板の第１領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記半導体基板の第２領域の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、
前記第１のゲート絶縁膜は、第１の金属を含む第１の材料からなる第１の絶縁膜を有し、
前記第２のゲート絶縁膜は、前記第１の材料と第２の金属を含む第２の材料とが混合された第２の絶縁膜を有することを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜は、その上部における前記第２の金属の濃度が、下部と比べて高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜よりも薄いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の材料と前記第２の材料とは、誘電率が互いに異なっていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の金属は、ハフニウム、ジルコニウム又はイットリウムであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１領域には第１導電型のＭＩＳＦＥＴが形成され、
前記第２領域には第２導電型のＭＩＳＦＥＴが形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１領域にはｐ型ＭＩＳＦＥＴが形成され、
前記第２領域にはｎ型ＭＩＳＦＥＴが形成され、
前記第２の金属は、ランタン、スカンシウム、エルビウム又はストロンチウムであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１領域にはｐ型ＭＩＳＦＥＴが形成され、
前記第２領域にはｎ型ＭＩＳＦＥＴが形成され、
前記第１の材料は窒化ハフニウムシリケートであり、
前記第２の材料は酸化ランタンであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１のゲート電極は、前記第１のゲート絶縁膜と接して形成された第１の導電膜と前記第１の導電膜の上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜と接して形成された第２の導電膜と前記第２の導電膜の上に形成された第２のシリコン膜とを有し、
前記第２の導電膜は、前記第１の導電膜と比べて仕事関数が小さい材料からなることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の導電膜は、窒化チタン、ルテニウム又は窒化アルミニウムモリブデンであり、
前記第２の導電膜は、窒化タンタル又は炭化タンタルであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のゲート電極は、前記第１のゲート絶縁膜と接して形成された第１の導電膜と前記第１の導電膜上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜と接して形成された第２の導電膜と前記第２の導電膜上に形成された第２のシリコン膜とを有し、
前記第１の導電膜と前記第２の導電膜とは、同一の材料からなり、
前記第１の導電膜の膜厚は前記第２の導電膜の膜厚よりも厚いことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１領域にはｎ型ＭＩＳＦＥＴが形成され、
前記第２領域にはｐ型ＭＩＳＦＥＴが形成され、
前記第２の金属は、アルミニウムであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１領域にはｎ型ＭＩＳＦＥＴが形成され、
前記第２領域にはｐ型ＭＩＳＦＥＴが形成され、
前記第１の材料は窒化ハフニウムシリケートであり、
前記第２の材料は酸化アルミニウムであることを特徴とする請求項１〜６及び１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１のゲート電極は、前記第１のゲート絶縁膜と接して形成された第１の導電膜と前記第１の導電膜上に形成された第１のシリコン膜とを有し、
前記第２のゲート電極は、前記第２のゲート絶縁膜と接して形成された第２の導電膜と前記第２の導電膜上に形成された第２のシリコン膜とを有し、
前記第２の導電膜は、前記第１の導電膜と比べて仕事関数が大きい材料からなることを特徴とする請求項１〜６、１２及び１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第１の導電膜は、窒化タンタル又は炭化タンタルであり、
前記第２の導電膜は、窒化チタン、ルテニウム又は窒化アルミニウムモリブデンであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
素子分離領域により互いに分離された第１領域及び第２領域を含む半導体基板上の全面に絶縁性で且つ第１の金属を含む第１の材料膜及び第１の導電膜を順次形成する工程（ａ）と、
前記第１の導電膜における前記第２領域上に形成された部分を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記半導体基板上の全面に第２の金属を含む第２の材料膜及び第２の導電膜を順次形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２の導電膜及び第２の材料膜における前記第１領域上に形成された部分を除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体基板上の全面にポリシリコン膜を全面に形成する工程と（ｅ）と、
前記ポリシリコン膜、第１の導電膜、第１の材料膜、第２の導電膜及び第２の材料膜を選択的に除去することにより、前記第１領域に前記ポリシリコン膜及び第１の導電膜を有する第１のゲート電極と、前記第１の材料膜を有する第１のゲート絶縁膜とを形成すると共に、前記第２領域に前記ポリシリコン膜及び第２の導電膜を有する第２のゲート電極と、前記第２の材料膜及び第１の材料膜を有する第２のゲート電極とを形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
前記工程（ｆ）よりも後に、前記第２の材料膜と前記第１の材料膜とを熱拡散により混合し、前記第１の材料膜と前記第２の材料膜との混合膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｃ）では、ウェットエッチャントを用いたウエットエッチングを行い、
前記第１の材料膜は、前記ウェットエッチャントに対するエッチングレートが前記第２の材料膜よりも小さいことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−１４１１６８（Ｐ２００９−１４１１６８Ａ）
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願番号】特願２００７−３１６６７２（Ｐ２００７−３１６６７２）
【出願日】平成１９年１２月７日（２００７．１２．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願日】平成１９年１２月７日（２００７．１２．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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