バリアを有するトンネルトランジスタ
本発明は、ソース(24)およびドレイン(29)、並びにこれらのソースとドレインの間に配置されたバリア領域(27)を備えたトランジスタ(21)を提案する。バリア領域は、半導体材料の真性または低濃度ドーピング領域(26,28)によってソースおよびドレインから分離されている。バリア領域と真性または低濃度ドーピング領域との界面にポテンシャルバリアが形成される。ゲート電極(32)はポテンシャルバリアの付近に設けられ、ゲート電極に適切な電圧を印加することによって、ポテンシャルバリアの実効的な高さおよび/または幅を調整することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トンネルトランジスタに関するものである。本発明はとくに、請求項1に記載のトンネルトランジスタに関するものである。
【背景技術】
【0002】
金属酸化膜半導体電界効果トランジスタ(MOSFET)のチャネル長がナノメートルの大きさになると共に、短チャネル効果は一層顕著になる。したがってナノスケールのMOSFETを良好なデバイス性能で実現するために、効果的なゲート制御が必要になる。この理由により、マルチゲート、つまり「ゲートオールアラウンド型」または「ラップアラウンド型」のゲートトランジスタを可能にするシリコンナノワイヤが探求されている。
【0003】
縦型エピタキシャル半導体ナノワイヤデバイスは、将来可能なトランジスタデバイスの候補として探求されてきた。研究されてきた多くの装置の中で、「ラップアラウンド型」ゲートデバイスは最も広範に検討されている。後者のデバイスは、ナノワイヤの周囲に環状のゲート電極を設けられてナノワイヤ内部の電気特性を制御する。
【0004】
気−液−固(VLS:Vapor-Liquid-Solid)技術によって、多種多様な半導体材料(SiGe、ZnO、GaAs、InAs等)の単結晶ナノワイヤを成長させることが可能である。
【0005】
VLS技術は縦のヘテロ構造ナノワイヤ(LOHN:Longitudinal Heterostructure Nanowire)を成長させることも可能にする。LOHN構造は、実質的な結晶材料の少なくとも1つのセグメントを備え、組成の異なる材料の少なくとも1つの他のセグメントがこれに隣接し、これらのセグメント間に接合が形成される。LOHN構造は、2つの隣接するセグメントのみに限定されず、組成の異なる複数の材料を含むことができる。「組成の異なる」という用語によって、次の可能性が包括される:
a)真性でもドーピングされたものでも、化学組成の異なる材料、および
b)異なる結晶方向を有する材料、例えば同一材料であるが異なる結晶方向を有する材料。
【0006】
ナノワイヤのヘテロ構造は、異なる材料が交互するか周期的に存在する場合、あるいは、セグメントの少なくとも2つが異なる材料から成るマルチ(多)セグメント・ナノワイヤの場合のように、長軸方向に見ると組成の異なる材料を含みうる。
【0007】
しかし、ナノメートルスケールの寸法を有するデバイスは、多くの明らかな欠点を有する。具体的には:
1.活性領域内の不純物ドーピングの変動は、大きくかつ不可避であるものと想定される。
2.デバイスのトランスコンダクタンスは、ゲート長に依存する。ナノワイヤ電界効果トランジスタデバイスでは、非常に短いゲート長は、大きな技術的困難性を伴って初めて作製することができる。
【0008】
【非特許文献1】服部、中江、白藤:応用物理学会誌、第31巻、L1467〜L1469頁、1992年
【0009】
ドーピング濃度およびチャネル長により依存しない横型MOSFETデバイスの概念は1992年に提案され、服部、中江、白藤による、応用物理学会誌、第31巻、L1467〜L1469頁、1992年に記載されている。このデバイスは、金属のソース領域およびドレイン領域を使用している。これらの領域間のショットキーバリアは、ゲート電極に印加されるゲート電圧によって調整することができる。
【発明の開示】
【発明が解決しようとする課題】
【0010】
なされてきたすべての進歩にかかわらず、改良型トランジスタの必要性はまだ残されている。
【課題を解決するための手段】
【0011】
本発明は、ソースおよびドレイン、並びにこれらのソースとドレインの間に位置するバリア(障壁)領域を備えたトランジスタを提案する。このバリア領域は、半導体材料の真性または低濃度ドーピング領域によってソースおよびドレインから分離されている。ポテンシャルバリア(電位障壁)は、バリア領域と上記真性または低濃度ドーピング領域との界面に形成される。ゲート電極はポテンシャルバリアの付近に設けられ、ゲート電極に適切な電圧を印加することによって、ポテンシャルバリアの実効的な高さおよび/または幅を、調整することができる。
【0012】
本発明によれば、バリア領域は高濃度にドーピングされた半導体材料とすることができる。バリア領域の材料は、隣接する低濃度ドーピングまたは真性の半導体領域に対する狭いバリアを形成するように選択しなければならない。このような材料の例として、トランジスタの適切な動作を保証するための適切な電子親和力を有する種々の金属および高濃度ドーピング半導体領域がある。
【0013】
本発明のトランジスタの実用的な好適例では、上記バリア領域を形成する半導体材料はインジウムヒ素であり、これに隣接する上記真性または低濃度ドーピング領域はシリコンまたはガリウムヒ素製である。
【0014】
他の好適例では、上記バリア領域は金属製である。この場合には、バリア領域の界面におけるポテンシャルバリアは、通常ショットキーバリアと称される。
【0015】
1つの好適例では、上記トランジスタは半導体基板上で成長可能なナノワイヤとして実現される。
【0016】
本発明の有利な改良では、上記ナノワイヤが高濃度にドーピングされた端部を有して上記トランジスタのソースおよびドレインを形成する。
【0017】
本発明のトランジスタの1つの実用的な好適例では、上記ナノワイヤの外面が絶縁層によって覆われている。この場合には、この絶縁層上に金属層が堆積されてゲート電極を形成することが好ましい。特定の好適例では、上記絶縁層は誘電体層またはワイドバンドギャップ半導体であり、ゲート電極に対するショットキーバリアを形成する。特定の好適例の1つでは、ゲート電極に対するショットキーバリアを形成するワイドバンドギャップ半導体は、デルタドーピング層を含む。
【発明を実施するための最良の形態】
【0018】
図面を参照した以下の説明を読めば、本発明をより良く理解することができ、本発明の他の特徴および利点が明らかになる。同様または対応する要素は同一の参照番号で表す。
【0019】
図1に、服部、中江、白藤による、応用物理学会誌、第31巻(1992年)、L1467〜L1469頁に記載されたトンネル効果トランジスタを示す。この既知のトランジスタは横型トランジスタ構造であり、このトランジスタはショットキーバリア接合の内部電界放出を用いる。このトランジスタは、その全体を参照番号1で表し、通常のp型シリコン基板2上に製造される。高濃度にn型ドーピングされたチャンネル層3を、通常のリンまたはヒ素イオンの注入によって基板の上側に実現する。チャネル層3は、マスキングステップによって横方向に規定される。さらなるマスキングステップによって、ソース4およびドレイン6が、パラジウムシリサイド(PdSi)をチャンネル層3上に成長させることによって堆積される。ソース4とドレイン6とは、酸化シリコン(SiO2)製の絶縁体層7によって分離され、絶縁層7上に金属ゲート8が堆積される。
【0020】
図2aに、図1に示すバンド構造を示し、ここではソース4とドレイン6との間にバイアス電圧が印加されず、かつゲート電圧は0である。通常のように、フェルミレベルEFは、トランジスタ構造全体のバンド図を横切る直線である。ソース4とチャネル層3との間に界面11が存在する。ドレイン6とチャネル層3との間に界面12が存在する。界面11、12にショットキーバリアが形成される。図2aには、ショットキーバリアの高さをeΦで示す。図2bに同じバンド構造を示し、ここではバイアス電圧がソース4とドレイン6との間に印加されているが、ゲート電圧はまだ印加されていない。ソース4とチャネル3の間のショットキーバリアは、電子がソース4からドレイン6へ流れることを防止する。
【0021】
最後に、図2cに、ソース‐ドレイン間のバイアス電圧および正のゲート電圧が印加されたトランジスタ1を示す。図に示すように、ソース4とチャネル3との間のショットキーバリアはより薄くなり、これにより、電子e−はソース4からショットキーバリアを通ってトンネル移動し、チャネル3の導電バンドを通ってドレイン6へ流れることができる。従って、図2cに示す状態はオン状態として表されるのに対し、図2bに示す状態はオフ状態として表される。このようにして、ソース4からドレイン6への電流がゲート電圧によって制御される。
【0022】
図3aは、従来のショットキー型ソース‐ドレインMOSFETを示す。明瞭にするために、基板およびチャネルはこの図には示していない。ソース4とチャネル3との間、並びにドレイン6とチャネル3との間に、ショットキーバリアによりダイオードが形成され、このショットキーバリアは、ソース4の金属及びドレイン6の金属のそれぞれと、チャネル3を形成するn型ドーピングシリコンとの間に展開する。
【0023】
図3bでは、ショットキー型ソース−ドレインMOSFETを、高濃度にドーピングされたチャネル13で補完する。図3cでは、ある種の「思考実験」を例証し、ここでは、図3bに示す構造をチャネル13の中央で切断し、図3c中の矢印14で示すように、ソース4とドレイン6とを並べて合わせる。半分にしたチャネル13を、それぞれ参照番号13aおよび13bで示す。この「思考実験」は、図3dに示すデバイスを生じさせる。この「思考実験」は、これらのダイオードの動作原理を変更せずに、図3aのデバイスの左側と右側とを交換することができることを例証する。図3aに示すトランジスタと図3dに示すトランジスタの違いは、前者ではダイオードのカソード(陰極)どうしが接続されるのに対し、後者ではダイオードのアノード(陽極)どうしが接続されることにある。図3dのトランジスタでは、ソース4とドレイン6とが互いに接触してバリア16を形成する。バリア16は、ショットキーバリアによって高濃度ドーピング領域13aおよび13bから分離される。ショットキーバリアの高さは、ゲート電圧をゲート8に印加することによって調整することができる。明らかに、図3dに示すトランジスタは、本発明の第1実施例を形成する横型デバイスである。
【0024】
トランジスタ1は、当業者に既知の従来技術によって製造することができる。
【0025】
この装置の動作を、本発明による縦型トランジスタの構造を示す図4に関して説明する。電子搬送原理は、横型および縦型トランジスタについて同様である。
【0026】
図4に、本発明による垂直トランジスタの概略構造を断面図で示す。トランジスタ全体を参照番号21で示す。トランジスタ21はナノワイヤ22を備え、ナノワイヤ22は基板23の上に直接成長し、縦型のヘテロ構造として実現される。本発明は、約100nm以下、好適には約5nm〜50nmの範囲内の直径、及び約50nm〜約200μmの範囲内の長さを有するナノワイヤの構造に関するものである。基板23に隣接した所では、ナノワイヤ22は高濃度にn型ドーピングされたシリコンから成り、トランジスタ21のソース24を形成する。基板23から離れた所では、ナノワイヤ22は真性または低濃度ドーピング領域26が軸方向に続き、ソース24をバリア領域27から分離する。バリア領域27は金属材料製である。本実施例では、この金属材料はコバルトシリサイド(CoSi2)である。しかし、他の具体例では、シリコンナノワイヤ22と相性が良いインジウムヒ素(InAs)のような小さいバンドギャップを有する他の金属材料または高濃度ドーピング半導体も同様に使用することができる。基板23からさらに軸方向に離れた所では、縦型のナノワイヤ22のヘテロ構造は、第2の真性または低濃度ドーピング領域28が再び続き、これにより、バリア27は第1と第2の真性領域26、28の間にはさまれる。ナノワイヤ22は、高濃度にn型ドーピングされたシリコン領域で終端して、トランジスタ21のドレイン29を形成する。ナノワイヤ22の周囲は、電気絶縁性の誘電層31で覆われる。誘電層31の外面上に金属ゲート層32が堆積される。ゲート層32は例えばアルミニウム製である。しかし、アルミニウムは一例にすぎず、他の金属層も同様に使用することができる。ドレイン29の上には抵抗接点33が存在する。
【0027】
他の実施例では、誘電層31がワイドバンドギャップ半導体層(例えばAl1−xGaxAs)に置き換えられ、このワイドバンドギャップ半導体層はゲート電極の界面にショットキーバリアを形成する。この実施例の代案の変形例では、ワイドバンドギャップ半導体層は、デルタドーピング層(図4には図示せず)を含むことも含まないこともできる。このデルタドーピング層は、追加的な不純物をナノワイヤの内部に導入することなしにナノワイヤ22の内部の電荷担体密度を増加させる。
【0028】
図1に関連して説明した横型トランジスタ構造のように、ショットキーバリアはバリア27と真性または低濃度ドーピング層26、28との間に形成される。バイアス電圧がソース24とドレイン29との間に印加されず、かつゲート電圧が印加されなければ、ショットキーバリアは電子がソース24からドレイン29に流れることを防止する。ショットキーバリアの高さは、ゲート32に印加されるゲート電圧によって調整することができる。ソース−ドレイン・バイアス電圧が印加され、ゲート電圧がショットキーバリアを低くすると、ソース24からドレイン26に電流が流れる。図4の右側には、トランジスタ21の電子構造を概略的に示す。バリア27と真性または低濃度ドーピング領域26、28との界面にショットキーバリアが形成される。
【0029】
電流は、ショットキーバリアを横切る熱電子放出電流およびショットキーバリアを通るトンネル電流から成る。全電流はショットキーバリアの実効的な高さおよび幅に指数関数的に依存し、これらはゲート電圧によって調整することができる。このようにして、トランジスタ動作を達成することができる。明らかにわかるように、実効ゲート長はバリア領域の厚さによって規定され、したがって非常に薄くなり得る。したがって、ゲート容量を非常に小さくすることができ、トランジスタが高周波で動作するのに適する。換言すれば、ゲートの長さが従来のマスキング技術によって規定されず、エピタキシャル成長するバリア領域27の厚さによって規定されるので、本発明によるトランジスタのゲート長は従来のトランジスタ構造に比べてずっと短くすることができる。
【0030】
なお完全な説明のため、「ショットキーバリア」という用語は一般に、金属−半導体の界面に用いられる。したがって、バリア領域27が高濃度にドーピングされた低バンドギャップの半導体(例えばInAs)から成る場合、このバリア領域はより一般的なポテンシャルバリアによって真性または低濃度ドーピング領域から分離される。
【0031】
縦型トランジスタ構造の寸法も、図4から同様に理解することができる。シリコン基板23の表面に対する法線方向のトランジスタ構造の全長は105nmである。ナノワイヤ22の直径は約30nmであり、その周囲は1nmの厚さを有する電気絶縁性の誘電層31で覆われている。従って誘電層31に覆われたナノワイヤの総径は32nmである。ゲート電極32の長さは、ナノワイヤの長軸方向に45nmであるのに対し、バリア領域27の厚さは長軸方向に5nmしかない。しかし、これらの寸法は例として提示するに過ぎず、本発明の範囲を制限するものとして理解すべきではない。
【0032】
また、本発明の他の実施例では、真性または低濃度ドーピング領域26、28は、シリコン(Si)製の代わりにガリウムヒ素(GaAs)製である。
【0033】
図5a〜図5hを参照する以下の説明では、図4に示すトランジスタ21を製造するために処理ステップの1つの可能な順序を提案する。なお、説明する処理方法は1つの好適な方法に過ぎず、当業者は、作製するデバイスの特定パラメータに応じて、開示する処理方法から多数の変形例を考案することができる。
【0034】
製造プロセスは、標準的なn型シリコン基板23から始まり、この基板は注入によって高濃度にn型ドーピングされる。ドーピングレベルは1O+19cm−3のオーダーであり、このレベルはヒ素(As)イオンまたはリン(P)イオンの注入によって達成される。このステップ用には、市販の注入装置を使用する。
【0035】
標準的な光リソグラフィによって触媒領域を規定し、この触媒領域は、成長触媒34として作用する前駆物質の金属層を含む。触媒34は、半導体ナノワイヤの成長のために使用する。金または鉄によるシリコン含有ガスの触媒分解によってナノワイヤを形成することができることはよく知られている。この技術は、一般に気−液−固(VLS)メカニズムと称される。金属およびシリコンを含むナノ液滴は、成長するワイヤの先端に配置する。不都合なことに、金および鉄はシリコン中で大きな拡散係数を有し、深い電子準位を発生させ、このことは仕上がったデバイスの電子性能にとって不利である。したがって、金属層が必要な際には常に、半導体処理技術では金属シリサイドがより好適である。本発明用に、ニッケルシリサイドおよびコバルトシリサイドを使用したが、以下では簡単のため、コバルトに基づくプロセスを説明するが、このことは本発明の範囲を制限するものではない。
【0036】
提案する方法によれば、コバルト層は、化学気相成長法(CVD)によって市販のシリコン基板上に堆積される。CoCl4ガスは、H2雰囲気の反応装置内に導入する。CoCl4の分圧は0,06Paであり、反応装置の全圧は670Paである。シリコン基板の表面では、CoCl4は基板のシリコンと反応しCoSi2を形成する。基板の堆積温度は600〜700℃の範囲内になるように選定する。後続するアニーリング(アニール加熱)ステップでは、900℃のオーダーまで上昇させた温度でコバルトシリサイドの形成を終了する。コバルトシリサイド上にシリコンナノワイヤを成長させるために、約650℃、2.7kPaの水素雰囲気中に分圧70PaのSiH2Cl2を有する反応装置内の雰囲気中に基板を曝露させる。これらの条件下で、シリコンナノワイヤがコバルトシリサイド上に成長する。
【0037】
シリコン/ゲルマニウムヘテロ構造としてナノワイヤを成長させることが望ましい場合には、レーザーを利用して、加熱炉内で目標物質(ターゲット)からゲルマニウムを蒸散させる。レーザー光線は、ゲルマニウム原子が蒸散するまで、加熱炉内に配置されたゲルマニウム目標物質の表面を加熱する。蒸散したゲルマニウム原子はナノワイヤ内に取り込まれる。成長条件次第で、ナノワイヤをSi/Geヘテロ構造として軸方向に成長させることができ、すなわち、ナノワイヤの組成は軸方向に変化する。コバルトシリサイドとナノワイヤとの界面において好適に分解反応が行われる限り、1次元の成長が維持される。同様に、Ge目標物質から蒸散するGe原子も、コバルトシリサイドとナノワイヤとの界面において、成長するナノワイヤ内に取り込まれる。シリコンとゲルマニウムの供給を交互にオン/オフ切り替えすることによって、Si/Geヘテロ構造を有するナノワイヤが、ナノワイヤの軸方向に成長する。
【0038】
ナノワイヤは、流入するガス流にアルシン(AsH3)またはホスフィン(PH3)を添加することによってn型にドーピングされる。そのドーピングレベルは、アルシンまたはホスフィンガスの分圧によって決まる。
【0039】
成長パラメータを適切に選択することによって、図5aに示すヘテロ接合を成長させることができる。この場合のバリア領域27は、高濃度n型ドーピングGeによって形成される。他の具体例では、バリア領域27は、InAs、あるいはナノワイヤとして気相から成長させることのできる他の小バンドギャップの半導体から成る。
【0040】
なお、「ヘテロ構造」とは、本発明の関係では、シリコン及びゲルマニウムのような異なる材料の組成、例えばn型ドーピング及びp型ドーピングのような異なるドーピング型を有するシリコンのような同一材料の組成、そして最後に、ナノワイヤの軸方向または放射方向に異なる結晶方向を有するシリコンのような同一材料の組成を有するナノワイヤを意味する。例えばナノワイヤの表面を変調ドーピングしたナノワイヤの放射方向のヘテロ構造は、高いキャリア移動度の意味で非常に有利になりうる。
【0041】
ナノワイヤ22の成長を終了すると、その構造を酸化シリコン(SiO2)層36で覆う(図5b)。そして、金属層37(例えばアルミニウム)を、SiO2層36上に堆積させる(図5c)。次のステップでは、金属層37は、厚い高濃度にn型ドーピングされた多結晶シリコン層38によって覆うが、ナノワイヤ22の最上部は除く(図5d)。金属層37の多結晶シリコン層によって覆われていない所を、適切なウェットエッチングによってエッチング除去する(図5e)。そして、他のSiO2層39を堆積させる(図5f)。平坦化ステップ後に(図5g)、ドレイン29に抵抗接点33を作製する。ゲート電極を形成する金属層38への接点は、多結晶シリコン層に接触させることによる従来の方法で作製する。ソース24は、多結晶シリコン層およびシリコン酸化層38、39内に窓を開口して高濃度にn型ドーピングされた基板23への接点を作製するよって接触させる。
【0042】
他の実施例では、多結晶シリコン層を金属層に置き換える。また、誘電層36を形成する酸化シリコンは、ゲート電極38に対する界面にショットキーバリアを形成するワイドバンドギャップ半導体のような他の材料に置き換えることができる。ワイドバンドギャップ半導体の成長中に、デルタドーピング層を含めることができる。
【図面の簡単な説明】
【0043】
【図1】従来技術において知られている横型ショットキー・ソース‐ドレインMOSFETトランジスタの構造略図を示す図である。
【図2】図2(a)〜(c)は、異なるバイアス電圧を印加した、図1に示すトランジスタの電子バンド構造を示す図である。
【図3】図3(a)〜(d)は、既知のショットキーMOSFETトランジスタの本発明によるトランジスタ構造に向けた進化を示す概略図である。
【図4】本発明によるナノワイヤトランジスタの概略構造、およびそのバンド構造を示す図である。
【図5−1】図5(a)、5(b)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図5−2】図5(c)、5(d)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図5−3】図5(e)、5(f)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図5−4】図5(g)、5(h)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【技術分野】
【0001】
本発明は、トンネルトランジスタに関するものである。本発明はとくに、請求項1に記載のトンネルトランジスタに関するものである。
【背景技術】
【0002】
金属酸化膜半導体電界効果トランジスタ(MOSFET)のチャネル長がナノメートルの大きさになると共に、短チャネル効果は一層顕著になる。したがってナノスケールのMOSFETを良好なデバイス性能で実現するために、効果的なゲート制御が必要になる。この理由により、マルチゲート、つまり「ゲートオールアラウンド型」または「ラップアラウンド型」のゲートトランジスタを可能にするシリコンナノワイヤが探求されている。
【0003】
縦型エピタキシャル半導体ナノワイヤデバイスは、将来可能なトランジスタデバイスの候補として探求されてきた。研究されてきた多くの装置の中で、「ラップアラウンド型」ゲートデバイスは最も広範に検討されている。後者のデバイスは、ナノワイヤの周囲に環状のゲート電極を設けられてナノワイヤ内部の電気特性を制御する。
【0004】
気−液−固(VLS:Vapor-Liquid-Solid)技術によって、多種多様な半導体材料(SiGe、ZnO、GaAs、InAs等)の単結晶ナノワイヤを成長させることが可能である。
【0005】
VLS技術は縦のヘテロ構造ナノワイヤ(LOHN:Longitudinal Heterostructure Nanowire)を成長させることも可能にする。LOHN構造は、実質的な結晶材料の少なくとも1つのセグメントを備え、組成の異なる材料の少なくとも1つの他のセグメントがこれに隣接し、これらのセグメント間に接合が形成される。LOHN構造は、2つの隣接するセグメントのみに限定されず、組成の異なる複数の材料を含むことができる。「組成の異なる」という用語によって、次の可能性が包括される:
a)真性でもドーピングされたものでも、化学組成の異なる材料、および
b)異なる結晶方向を有する材料、例えば同一材料であるが異なる結晶方向を有する材料。
【0006】
ナノワイヤのヘテロ構造は、異なる材料が交互するか周期的に存在する場合、あるいは、セグメントの少なくとも2つが異なる材料から成るマルチ(多)セグメント・ナノワイヤの場合のように、長軸方向に見ると組成の異なる材料を含みうる。
【0007】
しかし、ナノメートルスケールの寸法を有するデバイスは、多くの明らかな欠点を有する。具体的には:
1.活性領域内の不純物ドーピングの変動は、大きくかつ不可避であるものと想定される。
2.デバイスのトランスコンダクタンスは、ゲート長に依存する。ナノワイヤ電界効果トランジスタデバイスでは、非常に短いゲート長は、大きな技術的困難性を伴って初めて作製することができる。
【0008】
【非特許文献1】服部、中江、白藤:応用物理学会誌、第31巻、L1467〜L1469頁、1992年
【0009】
ドーピング濃度およびチャネル長により依存しない横型MOSFETデバイスの概念は1992年に提案され、服部、中江、白藤による、応用物理学会誌、第31巻、L1467〜L1469頁、1992年に記載されている。このデバイスは、金属のソース領域およびドレイン領域を使用している。これらの領域間のショットキーバリアは、ゲート電極に印加されるゲート電圧によって調整することができる。
【発明の開示】
【発明が解決しようとする課題】
【0010】
なされてきたすべての進歩にかかわらず、改良型トランジスタの必要性はまだ残されている。
【課題を解決するための手段】
【0011】
本発明は、ソースおよびドレイン、並びにこれらのソースとドレインの間に位置するバリア(障壁)領域を備えたトランジスタを提案する。このバリア領域は、半導体材料の真性または低濃度ドーピング領域によってソースおよびドレインから分離されている。ポテンシャルバリア(電位障壁)は、バリア領域と上記真性または低濃度ドーピング領域との界面に形成される。ゲート電極はポテンシャルバリアの付近に設けられ、ゲート電極に適切な電圧を印加することによって、ポテンシャルバリアの実効的な高さおよび/または幅を、調整することができる。
【0012】
本発明によれば、バリア領域は高濃度にドーピングされた半導体材料とすることができる。バリア領域の材料は、隣接する低濃度ドーピングまたは真性の半導体領域に対する狭いバリアを形成するように選択しなければならない。このような材料の例として、トランジスタの適切な動作を保証するための適切な電子親和力を有する種々の金属および高濃度ドーピング半導体領域がある。
【0013】
本発明のトランジスタの実用的な好適例では、上記バリア領域を形成する半導体材料はインジウムヒ素であり、これに隣接する上記真性または低濃度ドーピング領域はシリコンまたはガリウムヒ素製である。
【0014】
他の好適例では、上記バリア領域は金属製である。この場合には、バリア領域の界面におけるポテンシャルバリアは、通常ショットキーバリアと称される。
【0015】
1つの好適例では、上記トランジスタは半導体基板上で成長可能なナノワイヤとして実現される。
【0016】
本発明の有利な改良では、上記ナノワイヤが高濃度にドーピングされた端部を有して上記トランジスタのソースおよびドレインを形成する。
【0017】
本発明のトランジスタの1つの実用的な好適例では、上記ナノワイヤの外面が絶縁層によって覆われている。この場合には、この絶縁層上に金属層が堆積されてゲート電極を形成することが好ましい。特定の好適例では、上記絶縁層は誘電体層またはワイドバンドギャップ半導体であり、ゲート電極に対するショットキーバリアを形成する。特定の好適例の1つでは、ゲート電極に対するショットキーバリアを形成するワイドバンドギャップ半導体は、デルタドーピング層を含む。
【発明を実施するための最良の形態】
【0018】
図面を参照した以下の説明を読めば、本発明をより良く理解することができ、本発明の他の特徴および利点が明らかになる。同様または対応する要素は同一の参照番号で表す。
【0019】
図1に、服部、中江、白藤による、応用物理学会誌、第31巻(1992年)、L1467〜L1469頁に記載されたトンネル効果トランジスタを示す。この既知のトランジスタは横型トランジスタ構造であり、このトランジスタはショットキーバリア接合の内部電界放出を用いる。このトランジスタは、その全体を参照番号1で表し、通常のp型シリコン基板2上に製造される。高濃度にn型ドーピングされたチャンネル層3を、通常のリンまたはヒ素イオンの注入によって基板の上側に実現する。チャネル層3は、マスキングステップによって横方向に規定される。さらなるマスキングステップによって、ソース4およびドレイン6が、パラジウムシリサイド(PdSi)をチャンネル層3上に成長させることによって堆積される。ソース4とドレイン6とは、酸化シリコン(SiO2)製の絶縁体層7によって分離され、絶縁層7上に金属ゲート8が堆積される。
【0020】
図2aに、図1に示すバンド構造を示し、ここではソース4とドレイン6との間にバイアス電圧が印加されず、かつゲート電圧は0である。通常のように、フェルミレベルEFは、トランジスタ構造全体のバンド図を横切る直線である。ソース4とチャネル層3との間に界面11が存在する。ドレイン6とチャネル層3との間に界面12が存在する。界面11、12にショットキーバリアが形成される。図2aには、ショットキーバリアの高さをeΦで示す。図2bに同じバンド構造を示し、ここではバイアス電圧がソース4とドレイン6との間に印加されているが、ゲート電圧はまだ印加されていない。ソース4とチャネル3の間のショットキーバリアは、電子がソース4からドレイン6へ流れることを防止する。
【0021】
最後に、図2cに、ソース‐ドレイン間のバイアス電圧および正のゲート電圧が印加されたトランジスタ1を示す。図に示すように、ソース4とチャネル3との間のショットキーバリアはより薄くなり、これにより、電子e−はソース4からショットキーバリアを通ってトンネル移動し、チャネル3の導電バンドを通ってドレイン6へ流れることができる。従って、図2cに示す状態はオン状態として表されるのに対し、図2bに示す状態はオフ状態として表される。このようにして、ソース4からドレイン6への電流がゲート電圧によって制御される。
【0022】
図3aは、従来のショットキー型ソース‐ドレインMOSFETを示す。明瞭にするために、基板およびチャネルはこの図には示していない。ソース4とチャネル3との間、並びにドレイン6とチャネル3との間に、ショットキーバリアによりダイオードが形成され、このショットキーバリアは、ソース4の金属及びドレイン6の金属のそれぞれと、チャネル3を形成するn型ドーピングシリコンとの間に展開する。
【0023】
図3bでは、ショットキー型ソース−ドレインMOSFETを、高濃度にドーピングされたチャネル13で補完する。図3cでは、ある種の「思考実験」を例証し、ここでは、図3bに示す構造をチャネル13の中央で切断し、図3c中の矢印14で示すように、ソース4とドレイン6とを並べて合わせる。半分にしたチャネル13を、それぞれ参照番号13aおよび13bで示す。この「思考実験」は、図3dに示すデバイスを生じさせる。この「思考実験」は、これらのダイオードの動作原理を変更せずに、図3aのデバイスの左側と右側とを交換することができることを例証する。図3aに示すトランジスタと図3dに示すトランジスタの違いは、前者ではダイオードのカソード(陰極)どうしが接続されるのに対し、後者ではダイオードのアノード(陽極)どうしが接続されることにある。図3dのトランジスタでは、ソース4とドレイン6とが互いに接触してバリア16を形成する。バリア16は、ショットキーバリアによって高濃度ドーピング領域13aおよび13bから分離される。ショットキーバリアの高さは、ゲート電圧をゲート8に印加することによって調整することができる。明らかに、図3dに示すトランジスタは、本発明の第1実施例を形成する横型デバイスである。
【0024】
トランジスタ1は、当業者に既知の従来技術によって製造することができる。
【0025】
この装置の動作を、本発明による縦型トランジスタの構造を示す図4に関して説明する。電子搬送原理は、横型および縦型トランジスタについて同様である。
【0026】
図4に、本発明による垂直トランジスタの概略構造を断面図で示す。トランジスタ全体を参照番号21で示す。トランジスタ21はナノワイヤ22を備え、ナノワイヤ22は基板23の上に直接成長し、縦型のヘテロ構造として実現される。本発明は、約100nm以下、好適には約5nm〜50nmの範囲内の直径、及び約50nm〜約200μmの範囲内の長さを有するナノワイヤの構造に関するものである。基板23に隣接した所では、ナノワイヤ22は高濃度にn型ドーピングされたシリコンから成り、トランジスタ21のソース24を形成する。基板23から離れた所では、ナノワイヤ22は真性または低濃度ドーピング領域26が軸方向に続き、ソース24をバリア領域27から分離する。バリア領域27は金属材料製である。本実施例では、この金属材料はコバルトシリサイド(CoSi2)である。しかし、他の具体例では、シリコンナノワイヤ22と相性が良いインジウムヒ素(InAs)のような小さいバンドギャップを有する他の金属材料または高濃度ドーピング半導体も同様に使用することができる。基板23からさらに軸方向に離れた所では、縦型のナノワイヤ22のヘテロ構造は、第2の真性または低濃度ドーピング領域28が再び続き、これにより、バリア27は第1と第2の真性領域26、28の間にはさまれる。ナノワイヤ22は、高濃度にn型ドーピングされたシリコン領域で終端して、トランジスタ21のドレイン29を形成する。ナノワイヤ22の周囲は、電気絶縁性の誘電層31で覆われる。誘電層31の外面上に金属ゲート層32が堆積される。ゲート層32は例えばアルミニウム製である。しかし、アルミニウムは一例にすぎず、他の金属層も同様に使用することができる。ドレイン29の上には抵抗接点33が存在する。
【0027】
他の実施例では、誘電層31がワイドバンドギャップ半導体層(例えばAl1−xGaxAs)に置き換えられ、このワイドバンドギャップ半導体層はゲート電極の界面にショットキーバリアを形成する。この実施例の代案の変形例では、ワイドバンドギャップ半導体層は、デルタドーピング層(図4には図示せず)を含むことも含まないこともできる。このデルタドーピング層は、追加的な不純物をナノワイヤの内部に導入することなしにナノワイヤ22の内部の電荷担体密度を増加させる。
【0028】
図1に関連して説明した横型トランジスタ構造のように、ショットキーバリアはバリア27と真性または低濃度ドーピング層26、28との間に形成される。バイアス電圧がソース24とドレイン29との間に印加されず、かつゲート電圧が印加されなければ、ショットキーバリアは電子がソース24からドレイン29に流れることを防止する。ショットキーバリアの高さは、ゲート32に印加されるゲート電圧によって調整することができる。ソース−ドレイン・バイアス電圧が印加され、ゲート電圧がショットキーバリアを低くすると、ソース24からドレイン26に電流が流れる。図4の右側には、トランジスタ21の電子構造を概略的に示す。バリア27と真性または低濃度ドーピング領域26、28との界面にショットキーバリアが形成される。
【0029】
電流は、ショットキーバリアを横切る熱電子放出電流およびショットキーバリアを通るトンネル電流から成る。全電流はショットキーバリアの実効的な高さおよび幅に指数関数的に依存し、これらはゲート電圧によって調整することができる。このようにして、トランジスタ動作を達成することができる。明らかにわかるように、実効ゲート長はバリア領域の厚さによって規定され、したがって非常に薄くなり得る。したがって、ゲート容量を非常に小さくすることができ、トランジスタが高周波で動作するのに適する。換言すれば、ゲートの長さが従来のマスキング技術によって規定されず、エピタキシャル成長するバリア領域27の厚さによって規定されるので、本発明によるトランジスタのゲート長は従来のトランジスタ構造に比べてずっと短くすることができる。
【0030】
なお完全な説明のため、「ショットキーバリア」という用語は一般に、金属−半導体の界面に用いられる。したがって、バリア領域27が高濃度にドーピングされた低バンドギャップの半導体(例えばInAs)から成る場合、このバリア領域はより一般的なポテンシャルバリアによって真性または低濃度ドーピング領域から分離される。
【0031】
縦型トランジスタ構造の寸法も、図4から同様に理解することができる。シリコン基板23の表面に対する法線方向のトランジスタ構造の全長は105nmである。ナノワイヤ22の直径は約30nmであり、その周囲は1nmの厚さを有する電気絶縁性の誘電層31で覆われている。従って誘電層31に覆われたナノワイヤの総径は32nmである。ゲート電極32の長さは、ナノワイヤの長軸方向に45nmであるのに対し、バリア領域27の厚さは長軸方向に5nmしかない。しかし、これらの寸法は例として提示するに過ぎず、本発明の範囲を制限するものとして理解すべきではない。
【0032】
また、本発明の他の実施例では、真性または低濃度ドーピング領域26、28は、シリコン(Si)製の代わりにガリウムヒ素(GaAs)製である。
【0033】
図5a〜図5hを参照する以下の説明では、図4に示すトランジスタ21を製造するために処理ステップの1つの可能な順序を提案する。なお、説明する処理方法は1つの好適な方法に過ぎず、当業者は、作製するデバイスの特定パラメータに応じて、開示する処理方法から多数の変形例を考案することができる。
【0034】
製造プロセスは、標準的なn型シリコン基板23から始まり、この基板は注入によって高濃度にn型ドーピングされる。ドーピングレベルは1O+19cm−3のオーダーであり、このレベルはヒ素(As)イオンまたはリン(P)イオンの注入によって達成される。このステップ用には、市販の注入装置を使用する。
【0035】
標準的な光リソグラフィによって触媒領域を規定し、この触媒領域は、成長触媒34として作用する前駆物質の金属層を含む。触媒34は、半導体ナノワイヤの成長のために使用する。金または鉄によるシリコン含有ガスの触媒分解によってナノワイヤを形成することができることはよく知られている。この技術は、一般に気−液−固(VLS)メカニズムと称される。金属およびシリコンを含むナノ液滴は、成長するワイヤの先端に配置する。不都合なことに、金および鉄はシリコン中で大きな拡散係数を有し、深い電子準位を発生させ、このことは仕上がったデバイスの電子性能にとって不利である。したがって、金属層が必要な際には常に、半導体処理技術では金属シリサイドがより好適である。本発明用に、ニッケルシリサイドおよびコバルトシリサイドを使用したが、以下では簡単のため、コバルトに基づくプロセスを説明するが、このことは本発明の範囲を制限するものではない。
【0036】
提案する方法によれば、コバルト層は、化学気相成長法(CVD)によって市販のシリコン基板上に堆積される。CoCl4ガスは、H2雰囲気の反応装置内に導入する。CoCl4の分圧は0,06Paであり、反応装置の全圧は670Paである。シリコン基板の表面では、CoCl4は基板のシリコンと反応しCoSi2を形成する。基板の堆積温度は600〜700℃の範囲内になるように選定する。後続するアニーリング(アニール加熱)ステップでは、900℃のオーダーまで上昇させた温度でコバルトシリサイドの形成を終了する。コバルトシリサイド上にシリコンナノワイヤを成長させるために、約650℃、2.7kPaの水素雰囲気中に分圧70PaのSiH2Cl2を有する反応装置内の雰囲気中に基板を曝露させる。これらの条件下で、シリコンナノワイヤがコバルトシリサイド上に成長する。
【0037】
シリコン/ゲルマニウムヘテロ構造としてナノワイヤを成長させることが望ましい場合には、レーザーを利用して、加熱炉内で目標物質(ターゲット)からゲルマニウムを蒸散させる。レーザー光線は、ゲルマニウム原子が蒸散するまで、加熱炉内に配置されたゲルマニウム目標物質の表面を加熱する。蒸散したゲルマニウム原子はナノワイヤ内に取り込まれる。成長条件次第で、ナノワイヤをSi/Geヘテロ構造として軸方向に成長させることができ、すなわち、ナノワイヤの組成は軸方向に変化する。コバルトシリサイドとナノワイヤとの界面において好適に分解反応が行われる限り、1次元の成長が維持される。同様に、Ge目標物質から蒸散するGe原子も、コバルトシリサイドとナノワイヤとの界面において、成長するナノワイヤ内に取り込まれる。シリコンとゲルマニウムの供給を交互にオン/オフ切り替えすることによって、Si/Geヘテロ構造を有するナノワイヤが、ナノワイヤの軸方向に成長する。
【0038】
ナノワイヤは、流入するガス流にアルシン(AsH3)またはホスフィン(PH3)を添加することによってn型にドーピングされる。そのドーピングレベルは、アルシンまたはホスフィンガスの分圧によって決まる。
【0039】
成長パラメータを適切に選択することによって、図5aに示すヘテロ接合を成長させることができる。この場合のバリア領域27は、高濃度n型ドーピングGeによって形成される。他の具体例では、バリア領域27は、InAs、あるいはナノワイヤとして気相から成長させることのできる他の小バンドギャップの半導体から成る。
【0040】
なお、「ヘテロ構造」とは、本発明の関係では、シリコン及びゲルマニウムのような異なる材料の組成、例えばn型ドーピング及びp型ドーピングのような異なるドーピング型を有するシリコンのような同一材料の組成、そして最後に、ナノワイヤの軸方向または放射方向に異なる結晶方向を有するシリコンのような同一材料の組成を有するナノワイヤを意味する。例えばナノワイヤの表面を変調ドーピングしたナノワイヤの放射方向のヘテロ構造は、高いキャリア移動度の意味で非常に有利になりうる。
【0041】
ナノワイヤ22の成長を終了すると、その構造を酸化シリコン(SiO2)層36で覆う(図5b)。そして、金属層37(例えばアルミニウム)を、SiO2層36上に堆積させる(図5c)。次のステップでは、金属層37は、厚い高濃度にn型ドーピングされた多結晶シリコン層38によって覆うが、ナノワイヤ22の最上部は除く(図5d)。金属層37の多結晶シリコン層によって覆われていない所を、適切なウェットエッチングによってエッチング除去する(図5e)。そして、他のSiO2層39を堆積させる(図5f)。平坦化ステップ後に(図5g)、ドレイン29に抵抗接点33を作製する。ゲート電極を形成する金属層38への接点は、多結晶シリコン層に接触させることによる従来の方法で作製する。ソース24は、多結晶シリコン層およびシリコン酸化層38、39内に窓を開口して高濃度にn型ドーピングされた基板23への接点を作製するよって接触させる。
【0042】
他の実施例では、多結晶シリコン層を金属層に置き換える。また、誘電層36を形成する酸化シリコンは、ゲート電極38に対する界面にショットキーバリアを形成するワイドバンドギャップ半導体のような他の材料に置き換えることができる。ワイドバンドギャップ半導体の成長中に、デルタドーピング層を含めることができる。
【図面の簡単な説明】
【0043】
【図1】従来技術において知られている横型ショットキー・ソース‐ドレインMOSFETトランジスタの構造略図を示す図である。
【図2】図2(a)〜(c)は、異なるバイアス電圧を印加した、図1に示すトランジスタの電子バンド構造を示す図である。
【図3】図3(a)〜(d)は、既知のショットキーMOSFETトランジスタの本発明によるトランジスタ構造に向けた進化を示す概略図である。
【図4】本発明によるナノワイヤトランジスタの概略構造、およびそのバンド構造を示す図である。
【図5−1】図5(a)、5(b)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図5−2】図5(c)、5(d)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図5−3】図5(e)、5(f)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【図5−4】図5(g)、5(h)は、本発明によるナノワイヤトランジスタ構造を製造する一連の処理ステップを示す図である。
【特許請求の範囲】
【請求項1】
ソースおよびドレイン、並びに前記ソースと前記ドレインとの間に配置されたバリア領域を備えたトランジスタにおいて、
前記バリア領域が、半導体材料の真性または低濃度ドーピング領域によって前記ソースおよび前記ドレインから分離され、前記バリア領域と前記真性または低ドーピング領域との界面にポテンシャルバリアが形成され、前記ポテンシャルバリアの付近にゲート電極が設けられ、前記ゲート電極に適切な電圧を印加することによって、前記ポテンシャルバリアの実効的な高さおよび/または幅を調整することができることを特徴とするトランジスタ。
【請求項2】
請求項1に記載のトランジスタにおいて、前記バリア領域が高濃度ドーピング半導体材料であることを特徴とするトランジスタ。
【請求項3】
請求項2に記載のトランジスタにおいて、前記バリア領域を形成する半導体材料がインジウムヒ素であり、前記バリア領域に隣接する前記真性または低濃度ドーピング領域が、シリコンまたはガリウムヒ素製であることを特徴とするトランジスタ。
【請求項4】
請求項1に記載のトランジスタにおいて、前記バリア領域が金属製であることを特徴とするトランジスタ。
【請求項5】
請求項1に記載のトランジスタにおいて、前記トランジスタがナノワイヤとして実現されることを特徴とするトランジスタ。
【請求項6】
請求項5に記載のトランジスタにおいて、前記ナノワイヤが半導体基板上に成長することを特徴とするトランジスタ。
【請求項7】
請求項5に記載のトランジスタにおいて、前記ナノワイヤが、前記トランジスタの前記ソースおよび前記ドレインを形成する高濃度にドーピングされた終端部を有することを特徴とするトランジスタ。
【請求項8】
請求項5に記載のトランジスタにおいて、前記ナノワイヤの外面が絶縁層で覆われていることを特徴とするトランジスタ。
【請求項9】
請求項8に記載のトランジスタにおいて、前記絶縁層の表面に金属層が堆積されて前記ゲート電極を形成することを特徴とするトランジスタ。
【請求項10】
請求項8に記載のトランジスタにおいて、前記絶縁層が誘電層であるか、前記ゲート電極に対するショットキーバリアを形成するワイドバンドギャップ半導体であることを特徴とするトランジスタ。
【請求項11】
請求項10に記載のトランジスタにおいて、前記ゲート電極に対する前記ショットキーバリアを形成する前記ワイドバンドギャップ半導体がデルタドーピング層を含むことを特徴とするトランジスタ。
【請求項1】
ソースおよびドレイン、並びに前記ソースと前記ドレインとの間に配置されたバリア領域を備えたトランジスタにおいて、
前記バリア領域が、半導体材料の真性または低濃度ドーピング領域によって前記ソースおよび前記ドレインから分離され、前記バリア領域と前記真性または低ドーピング領域との界面にポテンシャルバリアが形成され、前記ポテンシャルバリアの付近にゲート電極が設けられ、前記ゲート電極に適切な電圧を印加することによって、前記ポテンシャルバリアの実効的な高さおよび/または幅を調整することができることを特徴とするトランジスタ。
【請求項2】
請求項1に記載のトランジスタにおいて、前記バリア領域が高濃度ドーピング半導体材料であることを特徴とするトランジスタ。
【請求項3】
請求項2に記載のトランジスタにおいて、前記バリア領域を形成する半導体材料がインジウムヒ素であり、前記バリア領域に隣接する前記真性または低濃度ドーピング領域が、シリコンまたはガリウムヒ素製であることを特徴とするトランジスタ。
【請求項4】
請求項1に記載のトランジスタにおいて、前記バリア領域が金属製であることを特徴とするトランジスタ。
【請求項5】
請求項1に記載のトランジスタにおいて、前記トランジスタがナノワイヤとして実現されることを特徴とするトランジスタ。
【請求項6】
請求項5に記載のトランジスタにおいて、前記ナノワイヤが半導体基板上に成長することを特徴とするトランジスタ。
【請求項7】
請求項5に記載のトランジスタにおいて、前記ナノワイヤが、前記トランジスタの前記ソースおよび前記ドレインを形成する高濃度にドーピングされた終端部を有することを特徴とするトランジスタ。
【請求項8】
請求項5に記載のトランジスタにおいて、前記ナノワイヤの外面が絶縁層で覆われていることを特徴とするトランジスタ。
【請求項9】
請求項8に記載のトランジスタにおいて、前記絶縁層の表面に金属層が堆積されて前記ゲート電極を形成することを特徴とするトランジスタ。
【請求項10】
請求項8に記載のトランジスタにおいて、前記絶縁層が誘電層であるか、前記ゲート電極に対するショットキーバリアを形成するワイドバンドギャップ半導体であることを特徴とするトランジスタ。
【請求項11】
請求項10に記載のトランジスタにおいて、前記ゲート電極に対する前記ショットキーバリアを形成する前記ワイドバンドギャップ半導体がデルタドーピング層を含むことを特徴とするトランジスタ。
【図1】
【図2a】
【図2b】
【図2c】
【図3a】
【図3b】
【図3c】
【図3d】
【図4】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図5f】
【図5g】
【図5h】
【図2a】
【図2b】
【図2c】
【図3a】
【図3b】
【図3c】
【図3d】
【図4】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図5f】
【図5g】
【図5h】
【公表番号】特表2009−524923(P2009−524923A)
【公表日】平成21年7月2日(2009.7.2)
【国際特許分類】
【出願番号】特願2008−551928(P2008−551928)
【出願日】平成19年1月24日(2007.1.24)
【国際出願番号】PCT/IB2007/050239
【国際公開番号】WO2007/086008
【国際公開日】平成19年8月2日(2007.8.2)
【出願人】(507219491)エヌエックスピー ビー ヴィ (657)
【Fターム(参考)】
【公表日】平成21年7月2日(2009.7.2)
【国際特許分類】
【出願日】平成19年1月24日(2007.1.24)
【国際出願番号】PCT/IB2007/050239
【国際公開番号】WO2007/086008
【国際公開日】平成19年8月2日(2007.8.2)
【出願人】(507219491)エヌエックスピー ビー ヴィ (657)
【Fターム(参考)】
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