【課題】ゲートコンタクト抵抗値及びシート抵抗値を同時に低くし得る中間構造物を有するゲート構造及びゲート構造を有する半導体素子、並びにそれらの製造方法を提供すること。
【解決手段】本発明の半導体素子は、上面及び下面を有する基板２１と、基板２１の上面近くに形成され、ゲート絶縁膜２２、ゲート絶縁膜２２上に形成された第１電極２３、第１電極２３上に形成された中間構造物２４、及び中間構造物２４上に形成された第２電極２５を含むゲート構造とを備え、中間構造物２４が、チタン（Ｔｉ）を含む第１Ｔｉ膜１０１と、タングステン及びシリコンを含み、第１Ｔｉ膜上に形成された第２Ｗ膜２４Ｄとを備えることを特徴とする。 （もっと読む）

【課題】ゲートスタックのシート抵抗及びコンタクト抵抗が小さいながらも、不純物の外部拡散を効果的に抑制することのできる拡散防止膜を備える半導体素子の製造方法を提供すること。
【解決手段】本発明に係る半導体素子の製造方法は、第１導電層（２１）上に、少なくとも第１金属膜（２２Ａ）および窒素含有の金属シリサイド膜（２２Ｃ）を含む積層構造で拡散防止膜を形成するステップと、該拡散防止膜上に第２導電層（２３）を形成するステップとを含む。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上に、ゲート絶縁膜及びゲート電極を設け、それらの側面にダミー側壁を形成し、その周囲を層間絶縁膜で囲み、前記ゲート電極及びダミー側壁の上面が露出する構造を提供する工程と、
前記ダミー側壁を除去して空洞を形成する工程と、
前記空洞内を側壁材料で埋め、側壁を形成する工程と
を具備する半導体装置の製造方法。 （もっと読む）

【課題】ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上に薄いシリコン層１０２を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜１０３を形成する工程と、を備えたものである。 （もっと読む）

【課題】 製造プロセスの複雑化や製造コストの増大を招くことなく、デュアルメタルゲートＣＭＯＳ構造を実現する。
【解決手段】 基板上にｎ，ｐチャネルの各ＭＩＳトランジスタ１００，２００を有する半導体装置であって、ｎＭＩＳトランジスタ１００は、基板１０上に形成されたｐ型半導体領域１０１と、ｐ型半導体領域１０１上にゲート絶縁膜１０４を介して形成され、１モノレイヤー以上３ｎｍ以下の下層ゲート電極１１１と、下層ゲート電極１１１上に形成され、平均的な電気陰性度が下層ゲート電極１１１のそれより０．１以上小さい上層ゲート電極１１２とを含み、ｐＭＩＳトランジスタ２００は、基板１０上に形成されたｎ型半導体領域２０１と、ｎ型半導体領域２０１上にゲート絶縁膜２０４を介して形成され、上層ゲート電極１１１と同一金属材料からなるゲート電極２１０とを含んで形成されている。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】ＦｉｎＦＥＴのチャネル上縁部付近での電界集中を抑えると共に、製造の歩留りを高めた半導体装置を提供する。
【解決手段】ＦｉｎＦＥＴは、シリコン基板１１の表面に堆積され、ソース拡散層２４ａ、ドレイン拡散層２４ｂ、及び、チャネル領域を形成するシリコン層１４と、シリコン基板１１上に素子分離層１２を介して堆積され側部ゲート絶縁膜１６を介してチャネルの側面に対向する一対の第１電極部分１８と、頂部ゲート絶縁膜１５を介してチャネルの頂面に対向し、且つ、第１電極部分１８の頂部に接する第２電極部分１９とを有するゲート電極とを有する。 （もっと読む）

【課題】 ＦｉｎＦＥＴ構造を有する半導体装置に完全空乏化ＳＯＩ技術を適用した場合でも、トランジスタに十分なオン電流を流すことができる半導体装置及びその製造方法を提供する。
【解決手段】 活性領域であるフィン部を形成した後、フィン部を覆う第１ゲート絶縁膜２２及びシリコン窒化膜２３のチャネル部となる部分に対応する位置に開口を形成する。開口内に露出するシリコン基板２１の表面を酸化し酸化膜２８を形成し、その酸化膜２８を除去する。これにより、フィン部のチャネル部となる部分のみの幅を選択的に狭くする。 （もっと読む）

【課題】 素子分離領域に囲まれたアクティブ領域にトレンチを形成する場合に、トレンチに隣接する素子分離領域の側壁にシリコンのエッチ残りが発生しないようにする。
【解決手段】 ゲート用トレンチを形成する前に、素子分離領域を構成する埋め込み酸化膜を選択的にエッチングし、ラウンド形状となっているアクティブ領域の側壁肩部を露出させる。これにより、ゲート用トレンチを形成する際に、埋め込み酸化膜の端部がマスクとして作用する範囲を縮小する。この後、ゲート用トレンチを形成する。 （もっと読む）

【課題】金属ゲート電極のエッチング条件が、閾値電極を構成する材料が異なっても同一となる金属ゲート電極MOSFETを提供すること。
【解決手段】ゲート酸化膜に接して形成された第１の金属層と第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETとゲート酸化膜に接して形成された第２の金属層と第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路において、第１の金属層と第２の金属層が異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層とが同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる。 （もっと読む）

【課題】 微細化された半導体デバイスにおいては、側面酸化時にゲート電極のポリシリコン膜やゲート絶縁膜が酸化されゲート絶縁膜厚が部分的に厚くなり、ＭＩＳＦＥＴの電気特性が劣化するという問題がある。
【解決手段】 側面酸化をプラズマ酸化により行う。プラズマ酸化により酸化種の侵入距離を短くし、ポリシリコン膜やゲート絶縁膜の酸化を抑制する。側面酸化時の酸化を抑制することで、ゲート絶縁膜厚の増大を抑える事ができる。ゲート絶縁膜厚の増大を抑制することで安定した電気特性を有するＭＩＳＦＥＴを備えた半導体装置が得られる。 （もっと読む）

【課題】 微細化された半導体デバイスにおいては、ゲート電極のドープドポリシリコンが酸化されゲート酸化膜厚が部分的に厚くなり、ＭＯＳＦＥＴの電気特性が劣化するという問題がある。
【解決手段】 ゲート電極のポリシリコン形成工程において、ノンドープポリシリコンを成膜する。ノンドープポリシリコンとすることで、ゲート電極パターニング後の選択酸化時に形成される選択酸化膜を薄く、バーズビークを小さくすることができる。選択酸化時のポリシリコンの酸化を抑制することで、ゲート酸化膜厚のばらつきを抑える事ができる。ゲート酸化膜厚の増加や、ばらつきを抑制することで安定した電気特性を有するＭＯＳＦＥＴを備えた半導体装置が得られる。 （もっと読む）

【課題】 製品の製造に適用が容易な簡単な方法で，アクティブ領域をラウンド形状にし，特にメモリセル領域に用いられるトランジスタのオン電流（Ｉｏｎ）減少を防止することができる半導体装置とその製造方法とを提供することにある。
【解決手段】 シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域２ａと、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域２ｂとを備えた半導体装置において、前記第１の拡散層領域２ａは前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第２の拡散層領域２ｂは前記シリコン基板表面が第１の拡散層領域に比較して平坦な形状の拡散層で形成されている。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】フィントランジスタにおいて、フィン状の活性領域の上端部（角部）における電界集中を緩和し、フィントランジスタの閾値電圧の低下を抑制し、電流駆動能力の高いフィントランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】フィン状の活性領域１２と、活性領域の上面を覆う第１ゲート絶縁膜１３ｔと、活性領域の側面を覆う第２ゲート絶縁膜１３ｓとを備え、第１ゲート絶縁膜１３ｔの膜厚が第２ゲート絶縁膜１３ｓの膜厚よりも厚く構成される。あるいは、第２ゲート絶縁膜１３ｔを第１ゲート絶縁膜１３ｓよりも誘電率の高い材料で形成する。これにより、フィン状の活性領域の上端部（角部）における電界集中が緩和されることから、フィントランジスタの電流駆動能力を維持しつつ、閾値電圧の低下を抑制することが可能となる。 （もっと読む）

【課題】ポリメタル構造のゲート電極を有するＤＲＡＭ装置について、リフレッシュ特性を改善すると共に、配線抵抗の低減を実現する。
【解決手段】ポリメタルゲート電極の製造に際して、まず、ポリシリコンのゲート下部電極６を、その上に形成したマスク窒化膜でパターニングする。次いで、ゲート下部電極６についてリフレッシュ特性改善のための側壁酸化を行う。ゲート下部電極６及びマスク窒化膜の側壁に側壁酸化膜７を形成した後に、マスク窒化膜を除去してゲート下部電極６の表面を露出させ、その露出した表面上にタングステン層を含むゲート上部電極１３を形成する。 （もっと読む）

【課題】金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１１の上に絶縁膜１５を形成する工程（ａ）と、絶縁膜１５の上に窒素を含まない材料かなる膜である第１の導電膜１６を形成する工程（ｂ）と、第１の導電膜１６の上に窒素を含む材料からなる膜である第２の導電膜１８を形成する工程（ｃ）と、第２の導電膜１８及び第１の導電膜１６をパターニングしてゲート電極を形成すると共に、絶縁膜１５をパターニングしてゲート絶縁膜を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】 選択エピタキシャル成長技術を用いて基板上のソース及びドレインをせり上げた構造を有するＭＯＳトランジスタにおいて、選択エピタキシャル成長によるシリコン層への不純物濃度を低く抑えたまま、バルクの抵抗を低減する。
【解決手段】 シリコン基板上に形成したサイドウォールを有するゲートと、シリコン基板上に選択エピタキシャル成長により形成したシリコン層とを備えるＭＯＳトランジスタにおいて、シリコン層及びゲートを含む断面の少なくとも一部に、ゲートと反対の方向に下る傾斜部を形成する。 （もっと読む）

【課題】半導体装置において隣接するポリシリコンパッド間のショートを防止する技術を提供する。
【解決手段】半導体装置の製造方法は、（ａ）第１絶縁膜１３を介して下面を基板１表面に接するサイドウォール１２、１３、１４を備えるゲート２１を、基板１上に形成する工程と、（ｂ）ゲート２１間において、基板１内の拡散領域４１上にエピタキシャル膜３１を形成する工程と、（ｃ）拡散領域４１間に隣接する素子分離領域上に第２絶縁膜３２、３３を形成する工程と、（ｄ）拡散領域４１のエピタキシャル膜３１上にコンタクトプラグ１１を形成する工程とを具備する。（ｃ）工程は、（ｃ１）第２絶縁膜３２、３３の膜厚が第１絶縁膜１３よりも厚くなるように第２絶縁膜３２、３３を形成する工程を備えていても良い。 （もっと読む）

【課題】改善されたリセスチャンネルトランジスタを備えた半導体素子及びその製造方法に関するものである。
【解決手段】本発明は、半導体素子及びその製造方法に関し、特に３次元リセスチャンネル構造を埋め込む下部ゲート電極を第１下部ゲート導電層、リセスチャンネル構造の埋込み時に発生するシームとその移動を防止する支持層及び第２下部ゲート導電層の積層構造で形成するように半導体素子を設計することで、３次元リセスチャンネル構造のトポロジー特性により、リセスチャンネル構造内に生成するシームと後続する熱処理工程によるシームの移動現象を最小化し、素子の動作特性を向上させることのできる技術である。 （もっと読む）