【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂを形成してから、半導体基板１上にＮｉ_１−ｘＰｔ_ｘ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂとを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行ない、かつ、金属シリサイド層４１ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行なう。これにより、ｙ＞ｘとなる。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層４１ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層４１ｂを形成する。 （もっと読む）

【課題】高温特性を改善した高集積、高速且つ高性能なＭＩＳＦＥＴを得ること。
【解決手段】半導体基板に絶縁膜を埋め込んだトレンチ素子分離領域を選択的に設け、この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体を内側面の横方向にエピタキシャル成長させることにより、第１の半導体層に歪みを加える。この第２の半導体層の上部内側面を除く内側面に接して絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部内側面間に導電膜を設ける。歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部にはドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面にはソース領域を設けておき、配線体をそれぞれの領域に接続した縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。ｐ型半導体層１０３は、シリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる。凹部ＤＰ１は、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域に形成されている。 （もっと読む）

本明細書で述べられる実施形態は、無拡散アニールプロセスを使用して金属シリサイド層を形成する方法を包含する。一実施形態では、基板上に金属シリサイド材料を形成するための方法が、提供される。その方法は、基板のシリコン含有表面を覆って金属材料を堆積させるステップと、金属材料を覆って金属窒化物材料を堆積させるステップと、金属窒化物材料を覆って金属接点材料を堆積させるステップと、基板を無拡散アニールプロセスにさらして金属シリサイド材料を形成するステップとを含む。無拡散アニールプロセスの短い時間枠は、窒素がシリコン含有界面に拡散して窒化シリコンを形成する時間を低減し、それ故に界面抵抗を最小限にする。
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【課題】閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供する。
【解決手段】基板２と、ＳＴＩ素子分離領域３と、活性領域４と、活性領域４に形成された第１ゲートトレンチ５と、第１ゲートトレンチ５の底部に設けられた第２ゲートトレンチ６と、第１及び第２ゲートトレンチ５，６にゲート絶縁膜７を介して埋め込み形成されたゲート電極８と、第１ゲートトレンチ５の幅方向両側の活性領域４にイオンを注入することによって形成されたソース／ドレイン領域９とを備え、第２ゲートトレンチ６と第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間に、チャネルを構成するシリコン薄膜部１０が設けられていることを特徴とする半導体装置１。 （もっと読む）

【課題】微細化しても動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳトランジスタのゲート電極部をＮＭＯＳ仕事関数制御メタル層７及びゲート主電極５により構成する。ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により形成され、ディボット部２ｄが設けられるエッジ近傍領域である領域ｂにおける膜厚は、他の領域である領域ａにおける膜厚より薄く形成される。したがって、ＮＭＯＳ仕事関数制御メタル層７に関し、領域ｂにおける実効仕事関数が領域ａにおける実効仕事関数に比べ、ミッドギャップよりに設定される。 （もっと読む）

【課題】仕事関数金属膜と低抵抗膜とで構成されたゲート電極をプラズマエッチングする際に、膜質に応じたエッチングステップの切り替えの遅延を防ぐ。
【解決手段】低抵抗膜６中であって、仕事関数金属膜４との界面の近傍に、プラズマ発光モニタに感度のある、窒素を含む進捗モニタ層５を設けることで、エッチング中のプラズマ発光の変化を検知し、エッチングの進捗をモニタすることでエッチングステップ切り替えの遅延を防止することができる。 （もっと読む）

【課題】ゲート金属起因の閾値変調効果が制御されたＣＭＩＳＦＥＴを提供する。
【解決手段】半導体基板上に設けられたＣＭＩＳＦＥＴにおいて、ｐＭＩＳＦＥＴのゲート電極は、第１のゲート絶縁膜上に形成された第１の金属層と、その上に形成されたＩＩＡ族及びＩＩＩＡ族に属する少なくとも１つの金属元素を含む第１の上部金属層とを具備し、ｎＭＩＳＦＥＴのゲート電極は、第２のゲート絶縁膜上に形成された第２の金属層と、第２の金属層上に形成され、前記第１の上部金属層と実質的に同一組成の第２の上部金属層とを具備し、第１の金属層が第２の金属層よりも厚く、第１及び第２のゲート絶縁膜は前記金属元素を含み、第１のゲート絶縁膜に含まれる前記金属元素の原子密度が、第２のゲート絶縁膜に含まれる前記金属元素の原子密度よりも低い。 （もっと読む）

【課題】高速動作が可能なＭＩＰＳ構造を持つメタルゲートを含む半導体装置を得られるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜３と、該ゲート絶縁膜３の上に順次形成され、ＴｉＮ膜４とポリシリコン膜５とにより構成されたゲート電極２０の第２のゲート電極部２０ｂと、半導体基板１の上にゲート電極２０を覆うように形成された層間絶縁膜８とを有している。層間絶縁膜８及びポリシリコン膜５を貫通して形成されたコンタクト９は、ＴｉＮ膜４と直接に接続されている。 （もっと読む）

【課題】ｈｉｇｈ−ｋ膜を含むＦＥＴにおいて、低抵抗金属として高融点金属を用いた場合のイオン注入時のゲートにおけるドーパント突き抜けの問題と、低抵抗金属のグレインサイズの下地依存に起因したＰＭＩＳトランジスタとＮＭＩＳトランジスタとのゲート抵抗の差を解決する。
【解決手段】ｈｉｇｈ−ｋ膜４上に形成されるゲート電極を、仕事関数金属膜５とその上部の第一の低抵抗膜６、第二の低抵抗膜７で構成したＭＩＳトランジスタにおいて、仕事関数金属膜５上の、タングステンからなる第一の低抵抗膜６のグレインサイズを前記第一の低抵抗膜６上の第二の低抵抗膜７のグレインサイズより小さくする。 （もっと読む）

【課題】ＳＯＩ構造を有するＲＣ型トランジスタにおいて、しきい値電圧の低下を防止でき、さらに、しきい値電圧の制御や調整が容易にできる。
【解決手段】電界効果トランジスタを備えた半導体装置であって、電界効果トランジスタは、半導体基板１に形成された素子分離領域３によって仕切られた拡散層領域と、
その拡散層領域と交差するように設けられ、少なくとも一部が半導体基板１に形成されたゲート溝内に埋め込まれたゲート電極５と、拡散層領域内において、一方の側面がゲート電極５のうちゲート溝内に埋め込まれた部分と対向し、他方の側面が素子分離領域３の側面と接触するように形成されたＳＯＩ構造のチャネル層４とを有し、ソース・ドレイン領域として機能する不純物拡散層５がチャネル層４よりも上部に配置され、不純物拡散層５とチャネル層４とが離間して形成されている。 （もっと読む）

【課題】ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３、チャネル形成領域１２、ゲート電極４２３、ゲート絶縁膜４３０を備え、ゲート絶縁膜４３０はゲート絶縁膜本体部４３０Ａ及びゲート絶縁膜延在部４３０Ｂから構成されており、ゲート電極を構成する第１層４３１はゲート電極の側面部の途中まで薄膜状に形成されており、第２層の外側層４３２Ａは第１層４３１の上に薄膜状に形成されており、第２層の内側層４３２Ｂは第２層の外側層で囲まれた部分を埋め込んでおり、第３層の外側層４３３Ａは第２層の内側層、外側層、ゲート絶縁膜延在部を覆い、ゲート電極の頂面まで薄膜状に形成されており、第３層の内側層４３３Ｂはゲート電極の残部を占めている。 （もっと読む）

【課題】簡単化した集積機構を備えた二重仕事関数半導体デバイスおよびその製造方法を提供する。
【解決手段】二重仕事関数半導体デバイスは、第１実効仕事関数を有する第１ゲートスタック１１１を含む第１トランジスタと、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタック１１２を含む第２トランジスタとを備える。第１ゲートスタック１１１は、第１ゲート誘電体キャップ層１０４、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、バリア金属ゲート電極層１０７、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２ゲートスタック１１２は、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２金属ゲート電極層１０９は、第１金属ゲート電極層１０６と同じ金属組成からなる。 （もっと読む）

【課題】微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することを可能にする。
【解決手段】配列された複数の素子形成領域ＡＲ１を含むｐ型半導体層１０３における隣り合う素子形成領域ＡＲ１間に平行な２つの溝ＴＲを形成し、個片化時には２つの溝ＴＲの間に形成された凸部１２０を切断する。この構成により、スクライブ領域ＳＲ全体に溝ＴＲを形成する必要が無くなるため、溝ＴＲの幅を例えばダイシングブレードの厚さやレーザスポットの径よりも小さくすることが可能となる。この結果、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。 （もっと読む）

【課題】貼り合わせSOI基板を使用せずに容易な製造プロセスにより、微細で、高速且つ高性能なMIS電界効果トランジスタを提供する。
【解決手段】半導体基板1上に酸化膜2を介して、横方向エピタキシャル半導体層3が設けられ、素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。絶縁分離された横方向エピタキシャル半導体層3上に選択的に縦方向エピタキシャル半導体層7が設けられ、上部には高濃度ドレイン領域10及び低濃度ドレイン領域9が設けられ、下部には高濃度ソース領域8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられている。高濃度ドレイン領域10、高濃度ソース領域8及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている。 （もっと読む）

【課題】ＧａＮ系化合物半導体による電界効果トランジスタにおいて、ゲート電極及びソース電極間及び／又はゲート電極及びドレイン電極間に、外部負荷からの逆起電力等のサージ電圧や静電気からトランジスタを有効に保護するためのダイオードを内蔵させる。
【解決手段】基板上に少なくともバッファ層を含む下部半導体層１０４と、電子走行層及び電子供給層により形成された半導体動作層１０５と、当該半導体動作層１０５の上に形成されたソース電極１３、ドレイン電極１２及びゲート電極１４を有する窒化ガリウム系化合物半導体からなる電界効果トランジスタにおいて、ゲート電極１４及びソース電極１３間と、ゲート電極１４及びドレイン電極１２間と、の何れか一方又は両方に並列接続されるダイオードが、前記の各電極間であって半導体動作層１０５から下部半導体層１０４に至る溝により形成される。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法を提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と素子分離領域Ｓとの間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、トレンチ１００に埋設され、ゲート絶縁膜１９１を介してフィン型チャネル１８５と接するゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内においてゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１と、を具備してなり、ソース／ドレイン拡散領域２４１と半導体基板１０１の接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａより深い位置にあることを特徴とする。 （もっと読む）

【課題】埋め込みゲート電極脇の材料層の後退が防止され、これによって特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板１上に溝パターンａを有して設けられた絶縁膜１００と、溝パターンａの内壁を覆う状態で設けられたゲート絶縁膜９と、ゲート絶縁膜９を介して溝パターンａ内を埋め込むと共に、絶縁膜１００上における溝パターンａの両側に溝パターンａよりも幅広に張り出して形成されたゲート電極１０１とを備えたことを特徴とする半導体装置１０４。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜とメタルゲート電極を用いたメタルゲートＣＭＯＳの製造方法を簡略化する。
【解決手段】 高誘電率ゲート絶縁膜６上にシリコン膜７を形成し、ＰＭＯＳ領域のシリコン膜７のみを選択的に窒化してＳｉＮ膜９に置換する。そしてＮＭＯＳ領域上のシリコン膜７及びＰＭＯＳ領域上のＳｉＮ膜９上にキャップ膜としてのＬａ（Ｏ）膜１１及びメタル電極のＷ膜１２を形成した後、加熱処理して、Ｌａ（Ｏ）膜１１のＬａ元素をＮＭＯＳ領域の高誘電率ゲート絶縁膜に拡散させる。この際、ＰＭＯＳ領域においては、ＳｉＮ膜９によりＬａ元素の拡散をブロックする。これにより、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの作りわけを容易に行える。また、窒化されやすい高誘電率ゲート絶縁膜６であれば、シリコン膜７を省略して、窒化処理によりＰＭＯＳ領域の高誘電率ゲート絶縁膜６だけを選択的に窒化してもよい。 （もっと読む）