【課題】駆動電流を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２と、素子領域１０１におけるゲート電極１１２の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域１２２とを備えている。ソースドレイン領域１２２を構成するシリコン及びソースドレイン領域１２２に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。 （もっと読む）

【課題】ターンオン防止付き複合半導体デバイスを提供する。
【解決手段】本明細書は、ターンオン防止制御を有する複合III-窒化物半導体デバイスの種々の実現を開示する。１つの好適な実現では、ノーマリオフ複合半導体デバイスが、ノーマリオンIII-窒化物パワートランジスタ、及びこのノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイスを具えて、ノーマリオフ複合半導体デバイスを形成する。このＬＶデバイスは、ノイズを伴う環境内で、ノイズ電流が、ノーマリオンIII-窒化物パワートランジスタのチャネルを通って流れることを防止することによって、ノーマリオフ複合半導体デバイスに、ターンオン防止制御を与えるように構成されている。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】ＣＭＯＳトランジスタのソース−ドレイン置換技術に関し、装置一式を利用して基板材料に窪みをエッチングして、その後、応力を有する異なる材料を堆積することに関し、大気に曝すことなく、エッチングとその後の堆積とを行う方法の提供。
【解決手段】エッチングおよびデポジションによりＣＭＯＳトランジスタの接合領域を形成する方法であって、
第１接合領域２７０を形成すべくゲート電極１９０の隣の基板１２０の第１箇所と、前記基板１２０に第２接合領域２８０を形成すべく前記ゲート電極１９０を介して前記第１箇所とは反対側に位置する前記基板１２０の第２箇所とを除去する工程と、前記第１接合領域２７０と前記第２接合領域２８０とに結晶質材料のエピタキシャル厚みを有する層を形成する工程とを含み、前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの封止を破ることなく行う。 （もっと読む）

【課題】チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板のうちゲート電極5両側にエクステンション領域7s、7d、ポケット領域8s、8dを形成し、ゲート電極５側面にサイドウォール9を形成し、半導体基板１のうちサイドウォール9、ゲート電極5から露出した領域をエッチングして凹部1s、1dを形成し、凹部1s、1d内に第３不純物を含む半導体層11s,11dを形成し、第１熱処理により第３不純物を活性化してゲート電極5の両側方にソース／ドレイン領域11s,11dを形成し、半導体層11s,11d内に炭素を有する第４不純物をイオン注入して半導体層11s,11dをアモルファス領域13s,13dとなし、第２熱処理によりアモルファス領域13s,13d内結晶の格子位置での炭素の結合性を高めてゲート電極5の両側方に歪発生領域14s,14dを形成する工程を有する。 （もっと読む）

【課題】縦型ＰＮ接合において確実にオン／オフの制御をすることができる半導体装置を提供する。
【解決手段】半導体装置は、半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備える。第１導電型の第１のチャネル領域が、ゲート絶縁膜の下にある半導体層の表面の一部に設けられている。第１導電型とは異なる導電型である第２導電型の拡散層が、第１のチャネル領域のさらに下の半導体層に設けられ、半導体層の表面に対してほぼ垂直方向に第１のチャネル領域の底部と接し、該第１のチャネル領域の底部とＰＮ接合を形成する。第１導電型のドレインおよび第２導電型のソースが、第１のチャネル領域の両側にある半導体層内にそれぞれ設けられている。側壁絶縁膜は、第１のチャネル領域の拡散層側の側面を被覆する。 （もっと読む）

【課題】 ＴｉＣ膜を含む半導体構造を形成する方法を提供する。
【解決手段】 高誘電率（ｋ）の誘電体１４および界面層１２を含む積層体を基板１０の表面上に設けるステップと、Ｈｅによって希釈された炭素（Ｃ）源およびＡｒを含む雰囲気において、Ｔｉターゲットをスパッタすることにより、前記積層体上にＴｉＣ膜１６を形成するステップとを含む、半導体構造を形成する方法である。 （もっと読む）

【課題】フィントランジスタのオン電流のばらつきを抑制する。
【解決手段】半導体基板１０の上に形成され、半導体基板１０から突出するフィン活性領域１５ａ，１５ｂと、半導体基板１０の上に形成され、フィン活性領域１５ａ，１５ｂの下部の側面を覆う素子分離膜１６と、素子分離膜１６から突出するフィン活性領域１５ａ，１５ｂの中央部及び上部のうち、中央部の側面の上に形成されたサイドウォール１８ａ，１８ｂとを備えている。フィン活性領域１５ａ，１５ｂの上部は、サイドウォール１８ａ，１８ｂから突出している。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】ＭＩＳＦＥＴにおいて、信頼性寿命の低下を抑制する。
【解決手段】半導体装置１００は、少なくとも１つのＭＩＳＦＥＴを備える。ＭＩＳＦＥＴは、第１導電型の半導体基板１０１と、半導体基板１０１上にゲート絶縁膜１０４を介して形成されたゲート電極１０５と、半導体基板１０１におけるゲート電極１０５の側方に形成された第２導電型のソース領域１０６と、他方の側方に形成された第２導電型のドレイン領域１０７と、半導体基板１０１におけるゲート電極１０５の下方であり且つソース領域１０６及びドレイン領域１０７に挟まれたチャネル領域１１１とを備える。ゲート絶縁膜１０４は、ゲート電極１０５の底面下から側面上にまで亘って形成されている。チャネル領域１１１において、ドレイン領域１０７近傍の第１領域における不純物濃度は、チャネル領域１１１における第１領域以外の第２領域における不純物濃度に比べて低い。 （もっと読む）

【課題】トンネルトランジスタにおいて、その寄生容量を低減したゲート電極を提供する。
【解決手段】ゲート絶縁膜２０１を介して形成されたゲート電極２０２を挟むように形成された、第１導電型のソース領域１２１及び前記第１導電型とは逆導電型の第２導電型のドレイン領域１２２と、基板１０１内において前記ソース領域１２１と前記ドレイン領域１２２との間に形成された、第２導電型のチャネル領域１２３とを備える。そして、前記ゲート絶縁膜２０１は、前記ソース領域上に位置し、チャネル幅方向に平行な第１のエッジＥ１と、前記チャネル領域上又は前記ソース領域上に位置し、チャネル幅方向に平行な第２のエッジＥ２とを有し、第１の膜厚を有する第１の絶縁膜部分を有する。さらに、前記ゲート絶縁膜２０１は、前記第１の絶縁膜部分に対して前記ドレイン領域側に位置し、前記第１の膜厚よりも厚い第２の膜厚を有する第２の絶縁膜部分を有する。 （もっと読む）

【課題】用途によって異なるしきい値電圧を有するトランジスタを有する半導体装置、及び工程数の増加を抑えた当該半導体装置を製造する方法を提供する。
【解決手段】半導体装置１００は、半導体基板１０１上に形成された第１のゲート絶縁膜１１０ａと、第１のゲート絶縁膜１１０ａ上に形成された第１のゲート電極１０９ａと、第１のゲート絶縁膜１１０ａの側面上及び第１のゲート電極１０９ａの側面上に形成された第１のサイドウォール絶縁膜１４０ａとを有する第１導電型の第１のＭＩＳＦＥＴ１５０を備えている。第１のサイドウォール絶縁膜１４０ａの少なくとも一部には、第１のゲート絶縁膜１１０ａに正または負の固定電荷を誘起するための元素が含まれている。 （もっと読む）

【課題】バンド間トンネリングが横方向に起こる構造を有し、バンド間トンネリングが起こる領域が大きいトンネルトランジスタを備える半導体装置を提供する。
【解決手段】第１上面Ｓ１と、第１上面Ｓ１よりも高さの低い第２上面Ｓ２と、第１上面と第２上面との間に存在する段差側面Ｓ３と、を有する段差が形成された基板。さらに、基板の段差側面Ｓ３と第２上面Ｓ２とに連続して形成されたゲート絶縁膜と、基板の段差側面Ｓ３に形成されたゲート絶縁膜に接するよう、第２上面Ｓ２上にゲート絶縁膜１３１を介して形成されたゲート電極１３２とを備える。さらに、基板内において、第１上面の下方に形成された第１導電型のソース領域１２１と、第２上面の下方に形成された第２導電型のドレイン領域１２２と、段差側面Ｓ３とソース領域１２２との間に形成された第２導電型の側方拡散領域１２３とを備える。 （もっと読む）

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２を覆うように半導体基板１上に引張応力膜としての窒化シリコン膜５を形成する。窒化シリコン膜５は窒化シリコン膜５ａ，５ｂ，５ｃの積層膜である。窒化シリコン膜５ａ，５ｂの膜厚の合計は、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔の半分よりも小さく、窒化シリコン膜５ａ，５ｂは、成膜後に紫外線照射処理を行って引張応力を増大させる。窒化シリコン膜５ａ，５ｂ，５ｃの膜厚の合計は、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔の半分以上であり、窒化シリコン膜５ｃに対しては紫外線照射処理を行わない。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】微細化を達成するとともに、ゲート電極等の信頼性を確保する半導体装置の製造方法を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのゲート形成領域において、Ｎ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を、Ｐ型ＭＩＳトランジスタのゲート形成領域の凹部内に形成されたゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成し、第１の金属含有膜Ｆ１上及び第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成し、Ｎ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第１の金属含有膜Ｆ１の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜Ｆ０に接する第３の金属含有膜Ｆ３の仕事関数よりも小さい。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。
【解決手段】ＬＤＭＯＳトランジスタ形成領域のゲート電極１８ａと素子分離膜１１ｂの重なり幅をＡ1、ゲート電極１８ａとドレイン領域２３ｂとの間隔をＢ1とし、ＥＳＤ保護素子形成領域のゲート電極１８と素子分離膜１１ｃとの重なり幅をＡ2、ゲート電極１８ｂとアノード領域２２ｃとの間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、ゲート電極１８ａ、素子分離膜１１ｂ、ドレイン領域２０ａ、ゲート電極１８ｂ、素子分離膜１１ｃ及び前記アノード領域２２ｃを形成する （もっと読む）

【課題】トランジスタの更なる高性能化を実現し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜上にゲート電極２２を形成する工程と、ゲート電極の両側における半導体基板内にソース／ドレイン拡散層４０，４４を形成する工程と、ソース／ドレイン拡散層を形成する工程の後に、複数回のスパイクアニールを行う工程とを有している。 （もっと読む）

【課題】制御性よく空洞部を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】ダミーゲート電極２２上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極２２の側壁下部にオフセットスペーサ２４を形成する。そして、サイドウォール１５の形成後、ダミーゲート電極２２とオフセットスペーサ２４とを除去し、高誘電率材料からなるゲート絶縁膜１３とメタルゲート電極１４とを異方性の高い堆積方法を用いて形成する。 （もっと読む）

【課題】ＭＯＳＦＥＴ特性を改善することができる半導体装置及びその製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置は、基板と、基板の上方に形成されたゲート電極と、ゲート電極の下に形成されたゲート絶縁膜と、ゲート絶縁膜の下に、シリコン基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層と、チャネル方向に沿ってチャネル層を挟むように基板に形成されたソース領域とドレイン領域と、チャネル層とソース領域との間のシリコン基板に、チャネル層のソース側端部とオーバーラップするように形成され、且つ、チャネル層とともにキャリアがトンネルするヘテロ界面を成すソースエクステンション層とを有する。 （もっと読む）