【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。 （もっと読む）

【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６内に、ＬＤＤ層６よりも不純物濃度層が低いＮ⁻⁻層１１を形成して、チャネル領域側のドレイン領域端部の不純物濃度を低下させる。また、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅い接合深さで、且つＬＤＤ層６よりも低い不純物濃度で形成する。これにより、オン状態およびオフ状態のいずれの状態においてもドレイン領域の電界を緩和し、インパクトイオンおよびパンチスルーの発生を防ぐ。 （もっと読む）

【課題】高いオン電流を得つつ、オフリーク電流を抑制することができる半導体装置を簡単に製造することができる方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上にゲート電極を形成する。ドレイン層形成領域に第１導電型の不純物を導入する。次に、熱処理を行うことによってドレイン層形成領域の第１導電型の不純物を活性化する。次に、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化する。次に、ソース層形成領域に第２導電型の不純物を導入する。次に、半導体基板にマイクロ波を照射することによって少なくともソース層形成領域のアモルファス半導体を単結晶化し、かつ、ソース層形成領域の第２導電型の不純物を活性化する。ソース層形成領域における第２導電型の不純物の深さは、ドレイン層形成領域における第１導電型の不純物の深さよりも浅い。 （もっと読む）

【課題】レジストパターンの下地層への悪影響を及ぼすことなくスカムを最適に除去する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上に酸化膜５ｃを形成し、前記酸化膜５ｃ上にフォトレジスト８を塗布し、前記フォトレジスト８を露光し、露光された前記フォトレジスト８を現像することにより前記フォトレジス８トに開口部８ａを形成し、前記フォトレジスト８をマスクとして、前記酸化膜５ｃを酸素プラズマ処理し、前記酸素プラズマ処理の後、前記酸化膜５ｃと前記フォトレジスト８に希釈フッ酸を供給し、前記希釈フッ酸を供給する工程の後、前記フォトレジスト８をマスクとして前記酸化膜５ｃを通して記半導体基板１に一導電型不純物をイオン注入する工程を含む。 （もっと読む）

【課題】 寄生抵抗を低減可能な半導体装置を提供する。
【解決手段】 半導体装置は、第１半導体層の表面に沿って延びる突起(2)を有する第１半導体層(1)を含む。ゲート電極(12)は、突起の表面をゲート絶縁膜を挟んで覆う。第２半導体層(28, 45)は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝(31, 52)を有する。ソース／ドレイン領域(30, 46)は、第２半導体層内に形成される。シリサイド膜(33)は、溝内の表面を含め第２半導体層の表面を覆う。導電性のプラグ(37)は、シリサイド膜と接する。 （もっと読む）

【課題】オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置において、ゲート電極は、第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、素子領域においてゲート絶縁膜に隣接して第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、素子分離領域において、ゲート電極のゲート幅方向に垂直な面内において第１および第２のソース・ドレイン領域の下部のチャネルと重複する領域に設けられ、素子分離領域の構成材料と異なる絶縁材料からなりチャネルに対してゲート幅方向の両側から応力を付与する。 （もっと読む）

【課題】ＲＣＡＴの電流駆動能力を向上させることが可能な半導体装置を提供する。
【解決手段】半導体基板１１は、ゲート溝１３を有している。拡散層１２は、ゲート溝１３の上部に対応する半導体基板１１の表面領域に形成されている。ゲート絶縁膜１４は、ゲート溝の壁面に形成されている。ゲート電極１５は、ゲート溝１３の内部及びゲート溝１３の外部に形成されている。圧縮応力を有する膜１６は、ゲート溝１３の外部のゲート電極１５の全面に形成されている。 （もっと読む）

【課題】ヒ素（Ａｓ）を高濃度にドーピングした状態でエクステンション領域のエピタキシャル成長膜表面に凹凸を発生させることなく、平滑な面に形成することを可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３を備え、前記ゲート電極１３の両側の前記半導体基板１１上に形成された不純物を含有してなるエクステンション領域１７、１８を備えた半導体装置１であって、前記エクステンション領域１７、１８は、シリコンゲルマニウムにヒ素を含む状態でエピタキシャル成長されたエピタキシャル成長膜からなり、このエピタキシャル成長膜は、ヒ素をドーピングしながらシリコンとゲルマニウムとを前記半導体基板１１上に選択的にエピタキシャル成長させて形成される。 （もっと読む）

【課題】higher-k材料であるチタン酸化膜の半導体基板との界面を安定化でき、さらなる微細化に対応できるゲート構造を実現できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備えている。ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜５であり、ゲート電極は、第１の金属膜６又は第２の金属膜８を含む導電膜から構成されている。 （もっと読む）

【課題】トランジスタの集積度が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。 （もっと読む）

【課題】通電領域表面の周辺の強電界の影響がナノワイヤに及び難くして、ホットキャリアの生成やオフリーク電流を低減する。半導体装置を高性能化する。
【解決手段】基板の表面よりも深い位置に配置され互いに対向する２つの側壁を有する導電膜と、導電膜の２つの側壁の側方に形成され互いに同じ導電型の半導体領域である第１及び第２の通電領域と、導電膜を貫通して２つの半導体領域どうしを接続し第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。
【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。 （もっと読む）

【課題】多結晶シリコン膜との接触に起因するショットキー抵抗を低減する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタは、第１の活性領域の表面の一部を覆い二酸化シリコンよりも高い誘電率を有する第１の絶縁材料からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の金属材料からなる第１の金属ゲート電極と、第１の金属ゲート電極上に形成されたｐ型導電型の第１の多結晶シリコン膜を有する。 （もっと読む）

【課題】フィンがバルク基板上に形成されたフィン型トランジスタにおいて、ソース／ドレインボトム領域での接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上に形成されたシリサイドとの接触抵抗を低減する。
【解決手段】フィン型半導体３の両端部に形成した高濃度不純物拡散層１０からなるソース／ドレインの側面に、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８を形成し、フィン型半導体３の上部の高濃度不純物拡散層１０の表面には、シリサイド層９を形成する。 （もっと読む）

【課題】ドレイン電流が大きく、且つ、製造が容易な半導体装置及びその製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置は、基板と、基板の上に設けられたゲート電極と、ゲート電極の下に設けられたチャネル領域と、第１の不純物を有し、チャネル領域の一方の側に隣接して設けられ、且つ、チャネル領域とともに第１の境界を成すソース領域と、第２の不純物を有し、チャネル領域の他方の側に隣接して設けられ、且つ、チャネル領域とともに第２の境界を成すドレイン領域とを有する。ゲート電極のソース領域側の側面はゲート長方向に沿って延びる凸部を有し、ドレイン領域側の側面はゲート幅方向と平行である。第１の境界及び第２の境界は、ゲート電極のソース領域側の側面及びドレイン領域側の側面に対応する形状を有し、基板の表面上における第１の境界は、第２の境界の長さに比べて長い。 （もっと読む）

【課題】半導体基板における抵抗やコンタクト抵抗を低減させた半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、シリコン層と、シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第１不純物に起因するエンド・オブ・レンジ欠陥を有していない。 （もっと読む）

【課題】ＳＯＩ基板を用いることなく、絶縁層上にフィン型半導体を形成する。
【解決手段】半導体基板１上に支柱型半導体４を形成し、支柱型半導体４の下部を埋め込む絶縁層５を半導体基板１上に形成し、支柱型半導体４の上部の側面に接合されたフィン型半導体６を絶縁層５上に形成し、フィン型半導体６を絶縁層５上に残したまま支柱型半導体４を除去する。 （もっと読む）

【課題】結晶欠陥および金属汚染低減が可能な半導体基体の処理方法、そのための装置、また、それを用いた半導体装置の製造方法を提供する。
【解決手段】ＣとＮとを含む混合ガスをプラズマ化してＣＮ活性種を生成し、生成したＣＮ活性種により半導体基体１１の半導体層の表面を処理する。特に、前記処理としては、前記半導体基体１１の表面の半導体層を前記ＣＮ活性種によりパッシベートすることを含む。さらに、そのことにより、表面汚染金属および半導体中の欠陥を除去する。 （もっと読む）