半導体装置及びその製造方法
【課題】通電領域表面の周辺の強電界の影響がナノワイヤに及び難くして、ホットキャリアの生成やオフリーク電流を低減する。半導体装置を高性能化する。
【解決手段】基板の表面よりも深い位置に配置され互いに対向する２つの側壁を有する導電膜と、導電膜の２つの側壁の側方に形成され互いに同じ導電型の半導体領域である第１及び第２の通電領域と、導電膜を貫通して２つの半導体領域どうしを接続し第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。
【解決手段】基板の表面よりも深い位置に配置され互いに対向する２つの側壁を有する導電膜と、導電膜の２つの側壁の側方に形成され互いに同じ導電型の半導体領域である第１及び第２の通電領域と、導電膜を貫通して２つの半導体領域どうしを接続し第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ショートチャネル効果による閾値電圧の低下やサブスレッショルド特性の劣化の対策として、ゲート電極によるチャネル電位の制御性を向上させたフィン型のトランジスタやナノワイヤトランジスタが注目されている。特に、数十ｎｍ以下の径の半導体をチャネルとして適用したトランジスタでは、量子閉じ込め効果等のナノ構造物特有の物理現象でデバイス特性を改善することができる。
【０００３】
特開２０１０−１６５７３９号公報（特許文献１）および特開２００８−３０５９８２号公報（特許文献２）には、半導体ナノワイヤをチャネルとして用いたトランジスタの構造が開示されている。これらのトランジスタでは、ナノワイヤチャネルの電位を、その周囲に配置されたゲート電極によって効率的に制御できる。このように、ナノワイヤをチャネルに用いた電界効果トランジスタでは、ゲート電極によるチャネル電位の制御性に優れるため、閾値電圧の低下やサブスレッショルド特性の劣化を抑制できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６５７３９号公報
【特許文献２】特開２００８−３０５９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１、２のような構造のトランジスタを本発明者が検討したところ、以下の課題を有することが明らかになった。即ち、特許文献１、２のようにナノワイヤチャネルとソース／ドレイン電極とが略同一平面に配置された構造ではチャネルとソース／ドレイン接続部との配置位置が近く、接合電界の影響によりホットキャリアの生成やオフリーク電流の増大などを引き起こすことが分かった。
【０００６】
通常、電界効果トランジスタでは、チャネルへの同通経路（例えばソース／ドレイン拡散層）に対して、導電部であるソース／ドレイン電極を接触させる必要がある。このような接触個所では電界が集中し、電界強度が大きくなる。チャネルの近傍に電界強度の大きい領域があることは、チャネル内でホットキャリアが生成され易くなることを意味する。そして、チャネル内で生成されたホットキャリアはゲート絶縁膜を劣化させ、閾値電圧の変動やゲートリーク電流の増加を引き起こす原因となる。また、トランジスタのオフ時にはＧＩＤＬによるオフリーク電流が増大してしまう。
【課題を解決するための手段】
【０００７】
一実施形態は、
基板の表面よりも深い位置に配置され、互いに対向する２つの側壁を有する導電膜と、
前記導電膜の２つの側壁の側方に形成され、互いに同じ導電型の半導体領域である第１及び第２の通電領域と、
前記導電膜を貫通して２つの前記半導体領域どうしを接続し、前記第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、
前記導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、
を有することを特徴とする半導体装置に関する。
【０００８】
他の実施形態は、
第１の方向に延在する活性領域と、
前記活性領域内を前記第１の方向と交差する第２の方向に延在するワード線と、
前記第１の方向において前記ワード線を挟むように、前記活性領域内に設けられたソース及びドレインと、
前記活性領域の表面よりも深い位置に配置されたナノワイヤであって、前記ワード線を前記第１の方向に貫通して前記ソースとドレイン間を連結すると共に前記ソース及びドレインの導電型とは逆導電型の半導体領域であるナノワイヤと、
前記ワード線と前記ナノワイヤとの境界部に形成されたゲート絶縁膜と、
を有することを特徴とする半導体装置に関する。
【０００９】
他の実施形態は、
活性領域が延在する第1の方向に順に、第1の半導体領域、第２の半導体領域、及び第３の半導体領域を有する活性領域を形成する工程と、
前記第２の半導体領域の一部を除去することにより、前記活性領域の表面よりも深くに位置すると共に露出した表面を有し、かつ第1と第３の半導体領域間を連結する半導体領域であるナノワイヤを形成する工程と、
前記ナノワイヤの露出した表面を覆うように絶縁膜を形成する工程と、
前記絶縁膜を覆うように導電膜を形成する工程と、
前記第１及び第３の半導体領域内に、前記ナノワイヤとは逆導電型である第１及び第２の通電領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１０】
通電領域表面近傍の強電界の影響がナノワイヤに及び難くなり、ホットキャリアの生成やオフリーク電流を低減できる。この結果、半導体装置を高性能化することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施例の半導体装置を表す図である。
【図２】第１実施例の半導体装置の一製造工程を表す図である。
【図３】第１実施例の半導体装置の一製造工程を表す図である。
【図４】第１実施例の半導体装置の一製造工程を表す図である。
【図５】第１実施例の半導体装置の一製造工程を表す図である。
【図６】第１実施例の半導体装置の一製造工程を表す図である。
【図７】第１実施例の半導体装置の一製造工程を表す図である。
【図８】第１実施例の半導体装置の一製造工程を表す図である。
【図９】第１実施例の半導体装置の一製造工程を表す図である。
【図１０】第１実施例の半導体装置の一製造工程を表す図である。
【図１１】第２実施例の半導体装置を表す図である。
【図１２】第２実施例の半導体装置の一製造工程を表す図である。
【図１３】第２実施例の半導体装置の一製造工程を表す図である。
【図１４】第２実施例の半導体装置の一製造工程を表す図である。
【図１５】第２実施例の半導体装置の一製造工程を表す図である。
【図１６】第２実施例の半導体装置の一製造工程を表す図である。
【図１７】第２実施例の半導体装置の一製造工程を表す図である。
【図１８】第２実施例の半導体装置の一製造工程を表す図である。
【発明を実施するための形態】
【００１２】
本発明の半導体装置の一実施形態では、導電膜、２つの通電領域、ナノワイヤ、及び絶縁膜を有する。導電膜は、少なくとも基板の表面よりも深い位置に配置され、互いに対向する２つの側壁の部分を有する。２つの導通領域は、導電膜の２つの側壁を結ぶ方向において、少なくとも２つの側壁の側方に形成され、互いに同じ導電型の半導体領域であり、ソース及びドレインとして機能する。ナノワイヤは、導電膜を貫通して２つの半導体領域どうしを接続し、２つの通電領域の導電型とは逆導電型の半導体領域であり、トランジスタがＯＮ状態のときには、チャネルとして機能する。すなわち、ナノワイヤは、２つの側壁の部分並びにソース及びドレインと同じ高さの位置に形成され、トランジスタがＯＮ状態のときには、ナノワイヤを通してソース及びドレイン間に電流が流れる。絶縁膜は、導電膜とナノワイヤとの境界部に形成され、ゲート絶縁膜として機能する。
【００１３】
本発明の半導体装置の製造方法の一実施形態では、活性領域を形成する。活性領域は第1の方向に延在し、第1の方向に順に、第1の半導体領域、第２の半導体領域、及び第３の半導体領域を有する。第２の半導体領域の一部を除去することにより、ナノワイヤを形成する。ナノワイヤは、活性領域の表面よりも深くに位置すると共に露出した表面を有する。また、ナノワイヤは半導体領域であり、第1の方向に延在して第1と第３の半導体領域間を連結する。ナノワイヤの露出した表面を覆うように絶縁膜を形成する。絶縁膜を覆うように導電膜を形成する。これにより、導電膜とナノワイヤの境界部には絶縁膜が存在することとなる。第１及び第３の半導体領域内に、ナノワイヤとは逆導電型である第１及び第２の通電領域を形成する。
【００１４】
上記半導体装置では、ナノワイヤ及びその近傍の導電膜の部分は、基板の表面よりも深い位置に形成される。すなわち、ソース／ドレイン表面のコンタクトとナノワイヤチャネルとを離し易い構造となっている。これにより、ソース／ドレインコンタクト周辺の強電界の影響がナノワイヤのチャネルに及び難くなり、ホットキャリアの生成やオフリーク電流を低減できる。結果として、ナノワイヤチャネルトランジスタを有する半導体装置を高性能化することができる。
【００１５】
なお、導電膜とソース及びドレインが、基板の表面から基板内まで形成され、導電膜には基板の表面から基板内まで互いに対向する２つの壁面が存在する場合がある。この場合であっても、導電膜の少なくとも一部、２つの壁面の少なくとも一部、及びナノワイヤが基板の表面よりも深い位置に配置されていれば、ソース／ドレインコンタクトとナノワイヤチャネルが離れているため、本発明の効果を奏することができる。この場合、上記導電膜の「２つの側壁」とは、互いに対向する２つの壁面のうち、基板の表面から離れた位置に存在し、かつナノワイヤと同じ高さの位置に存在する壁面の部分を表す。
【００１６】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１７】
（第１実施例）
本実施例は、溝型のゲート構造を有し、ＯＮ状態時にシリコンナノワイヤをチャネルとして用いる２つのトランジスタに関するものである。
【００１８】
図１は、本実施例の半導体装置を表す図であり、図１Ａは平面図、図１Ｂは図１ＡのＡ−Ａ方向の断面図、図１Ｃは図１ＡのＢ−Ｂ方向の断面図を表す。
【００１９】
図１に示すように、本実施例の半導体装置は、素子分離領域１２に囲まれるようにして基板に活性領域が設けられている。活性領域は、上方に突出するように設けられており、活性領域の上面が基板の表面１３となる。各活性領域には、その延在方向と垂直な第２の方向Ｘ2に延在する２つの溝が設けられている。溝は、１対のナノワイヤの間において素子分離領域の上面（第１の面）５５よりも下方に窪んでいる。溝内に埋め込まれると共に、第１の面５５上を第２の方向Ｘ2に延在するように導電膜（ゲート電極；ワード線）２が形成されている。導電膜２は、基板の表面１３よりも深い位置に配置され、互いに対向する２つの側壁１４を有する。
【００２０】
活性領域の延在方向Ｘ1において、各活性領域は両端部に２つの第２の通電領域１０ｂと、中央部に１つの第1の通電領域１０ａ（第１及び第２の通電領域はソース及びドレインに相当する）が設けられている。２つの導電膜の間に位置する第１の通電領域１０ａは、２つのトランジスタの間で共通化されている。ソース及びドレイン１０ａ、１０ｂは何れも基板の表面からその内側に向かって設けられると共に、その一部は活性領域の延在方向Ｘ1に関して各導電膜２の２つの側壁１４の側方に形成され、互いに同じ導電型の半導体領域を構成する。各ソース及びドレイン１０ａ及び１０ｂ上にはコンタクトプラグ４が設けられている。
【００２１】
基板の表面１３よりも深い位置に形成され、活性領域の延在方向Ｘ1に延在するようにナノワイヤ９が設けられている。ナノワイヤ９は、各活性領域につき２対、それぞれが第１の面５５から上方に突出するように設けられている。ナノワイヤ９は導電膜２を貫通して、２つの半導体領域（ソース及びドレイン）１０ａと１０ｂを接続し、２つの通電領域（ソース及びドレイン）の導電型とは逆導電型の半導体領域を構成する。ゲート電極によるチャネル電位の制御性を良好にすると共に、オフリーク電流を低減できるため、ナノワイヤ９の径は１０ｎｍ以下であることが好ましい。
【００２２】
ナノワイヤ９と導電膜２の境界部には、ナノワイヤ９の表面を覆うように絶縁膜（ゲート絶縁膜）３０が形成されている。
【００２３】
上記の導電膜２、２つの通電領域１０ａ、１０ｂ、ナノワイヤ９、及び絶縁膜３０とからトランジスタが構成される。すなわち、導電膜２に所定の電圧を印加してトランジスタがＯＮ状態になると、ナノワイヤ９内にチャネルが誘起され、ソースからドレインまでキャリアが移動することによってドレイン電流が流れる。図１は、２つのトランジスタを表しており、真ん中の第１の通電領域１０ａは、２つのトランジスタに共有されている。
【００２４】
図１の半導体装置では、チャネルはナノワイヤ構造であり、ゲート電極がその周囲に配置されることで、ゲート電極によるチャネル電位の制御性が良好となる。これにより、チャネルを介したオフリーク電流を低減できる。ゲート電極内には、シリコン基板の表面よりも深い位置を貫通するようにナノワイヤが配置されている。即ち、コンタクトプラグとソース及びドレインとの接触部からナノワイヤチャネルを離し易い構造となっている。これにより、ソース及びドレインコンタクト周辺の強電界の影響がナノワイヤチャネルに及び難くなる。
【００２５】
上記の効果として、チャネルをドリフトするキャリアに対しての、ソース及びドレインコンタクト周辺の強電界の影響が低減される。従って、チャネル内でのホットキャリア化が低減され、ゲート絶縁膜の破壊やゲート絶縁膜中への固定電荷の生成などを低減できる。これにより、閾値電圧の変動やゲートリーク電流を低減できる。
【００２６】
上記の他の効果として、チャネルを介した接合リーク電流を低減できることから、逆バイアス時の空乏層幅を広く設計することが可能となる。
【００２７】
以上のように、本実施例によれば、ナノワイヤチャネルトランジスタを有する半導体装置を高性能化できる。
【００２８】
以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図２〜１０においてＡ図は平面図、Ｂ図はＡ図のＡ−Ａ方向の断面図、Ｃ図はＡ図のＢ−Ｂ方向の断面図、Ｄ図はＡ図のＣ−Ｃ方向の断面図を表す。なお、構成要素を分かり易くするために、上層を覆う絶縁膜や中間層などを適宜、省略して示すこととする。また、図面中において、ナノワイヤと同じ高さの位置を点線で示す場合がある。
【００２９】
図２に示すように、半導体基板上にパッド酸化膜２１及び窒化シリコン膜２２を形成した後、公知のフォトリソグラフィー法とドライエッチング法により、窒化シリコン膜２２をパターニングしてハードマスクを形成する。ハードマスク２２を用いたドライエッチングにより、半導体基板内にフィン２３ａを形成する。半導体基板の表面を熱酸化することにより、酸化シリコン膜２０を形成する。
【００３０】
図３に示すように、酸化シリコン膜２０をエッチバックした後、ハードマスク２２及び酸化シリコン膜２０をマスクに用いたドライエッチングにより、半導体基板を更に掘り下げて、フィン２３ｂを形成する。
【００３１】
図４に示すように、ハードマスク２２及び酸化シリコン膜２０をマスクに用いたウェットエッチングにより、フィンの底部の側面を後退させる。これにより、上部の幅が大きく、下部の幅が小さいフィン２３ｃが形成される。なお、フォン２３ｃの上部の側面５６はテーパー状を有しており、活性領域の表面ではフィン２３ｃの幅及び断面積は小さく、深い位置になるほどフィン２３ｃ上部の幅及び断面積は大きくなる。次に、半導体基板を熱酸化することにより、酸化シリコン膜１５を形成した後、半導体基板上の全面に、ＳＯＤ（Ｓｉｌｉｃｏｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を形成した後、ＨＤＰ−ＣＶＤ法により酸化シリコン膜（以下では、ＳＯＤ膜と、ＨＤＰ−ＣＶＤ法により酸化シリコン膜をまとめて符号２４で示す）を形成する。窒化シリコン膜２２をストッパに用いたＣＭＰ処理により、酸化シリコン膜２４を平坦化する。
【００３２】
図５に示すように、ウェットエッチングにより、フィン２３ｃ上の酸化シリコン膜１５の一部を除去した後、窒化シリコン膜２２を除去する。フィン２３ｃ上の全面に窒化シリコン膜２５を形成した後、公知の方法により、ラインアンドスペース形状のフォトレジストパターン２６を形成する。
【００３３】
図６に示すように、フォトレジストパターン２６を用いた窒化シリコン膜２５のエッチングにより、窒化シリコン膜２５からなるハードマスクパターンを形成する。ハードマスクパターン２５を用いたパッド酸化膜２１のドライエッチングを行った後、酸化シリコン膜に対してエッチング選択比を有するように半導体基板の異方性エッチングを行う。この際、活性領域内において第１の方向Ｘ1に順に存在する第１の半導体領域１０ｃ、第２の半導体領域１０ｄ、第３の半導体領域１０ｅのうち、第２の半導体領域１０ｄの一部の異方性エッチングを行い、第１の半導体領域１０ｃ及び第３の半導体領域１０ｅについてはマスクで覆い、異方性エッチングを行わない。また、図６では２つの第２の半導体領域１０ｄの異方性エッチングを行うため、第１の方向Ｘ1において両端の半導体領域が第１の半導体領域１０ｃ、中央の半導体領域が第３の半導体領域１０ｅに相当する。これにより、フィン２３ｃの上部に第１の溝２７ａを形成する。
【００３４】
図７に示すように、ハードマスクパターン２５を用いて酸化シリコン膜２４と半導体基板がほぼ同じエッチングレートなるように異方性ドライエッチングを行い、フィン２３ｃの第１の溝の部分２７ａの底部を更に掘り下げて、第１の溝２７ｂを形成する。
【００３５】
図８に示すように、ハードマスクパターン２５を用いて、酸化シリコン膜２４を半導体基板に対してエッチング選択比がとれる条件で、酸化シリコン膜２４のドライエッチング（異方性ドライエッチング）を行う。これにより、テーパー状の側面５６と第１の溝２７ｂの内壁の間の半導体領域をナノワイヤとして露出させる。最終的に、フィン２３ｃの両側に設けられると共に酸化シリコン膜２４の第１の面５５上に突出したシリコンナノワイヤ９が完成する。
【００３６】
図９に示すように、ハードマスクパターン２５を除去した後、熱酸化を行うことにより、シリコンナノワイヤの表面に酸化シリコン膜（ゲート絶縁膜）３０を形成する。
【００３７】
図１０に示すように、酸化シリコン膜上に順に、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜８、タングステンシリサイド膜７、窒化タングステン膜及びタングステン膜６、窒化シリコン膜５を形成する。公知の方法により、窒化シリコン膜５をパターニングしてハードマスクパターンを形成する。ハードマスクパターン５を用いて、タングステン膜及び窒化タングステン膜６、タングステンシリサイド膜７、及びＤＯＰＯＳ膜８のドライエッチングを行い、ＤＯＰＯＳ膜、タングステンシリサイド膜、窒化タングステン膜及びタングステン膜からなるゲート電極（導電膜）を形成する。全面に窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極の側壁上にサイドウォール膜２９を形成する。窒化シリコン膜５及びサイドウォール膜２９をマスクに用いて、半導体基板内に不純物をイオン注入することにより、ソース及びドレイン（第１及び第２の通電領域）１０ａ及び１０ｂを形成する。全面に酸化シリコン膜１１を形成した後、酸化シリコン膜１１内にソース及びドレイン１０ａ及び１０ｂを露出させるように、コンタクトホールを形成する。コンタクトホール内に導電材料を埋め込んだ後、平坦化を行うことでコンタクトプラグ４を形成する。これにより、本実施例の半導体装置が完成する。
【００３８】
（第２実施例）
本実施例は、ＯＮ状態時にシリコンナノワイヤをチャネルとして用いるトランジスタを、６Ｆ２型ＤＲＡＭのセルトランジスタに適用した例に関するものである。本実施例のトランジスタの基本的構成は第１実施例と同様であるので、その説明は省略し、半導体基板の表面よりも上部の構造を中心に説明する。ソース又はドレイン１０ａの上にはビット線３５、ソース又はドレイン１０ｂの上には容量コンタクトプラグ３４が形成されている。ビット線３５は、それぞれポリシリコン膜５１、タングステンシリサイド膜５２、窒化タングステン膜及びタングステン膜５３から構成される。また、ビット線３５上には更に、窒化シリコン膜４４が設けられている。
【００３９】
容量コンタクトプラグ３４は、ＤＯＰＯＳ膜４１、Ｃｏシリサイドなどのシリサイド膜４２、及びタングステン膜４３から構成されている。容量コンタクトプラグ３４は、コンタクトパッド３９を介してキャパシタＣｐに接続されている。キャパシタＣｐは、下部電極３１、容量絶縁膜３２、及び上部電極３３ａ及び３３ｂから構成されている。
【００４０】
１つのトランジスタ、キャパシタから１つのメモリセルが形成される。図１１では、２つのメモリセルを表す。
【００４１】
本実施例の半導体装置は、第１実施例と同様の効果に加えて、ナノワイヤチャネルトランジスタによればオフリーク電流を低減できるため、ＤＲＡＭの選択トランジスタとして適用することで、データ保持特性を向上できる。
【００４２】
以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図１２〜１７においてＡ図は平面図、Ｂ図はＡ図のＡ−Ａ方向の断面図、Ｃ図はＡ図のＢ−Ｂ方向の断面図、Ｄ図はＡ図のＣ−Ｃ方向の断面図を表す。図１８において、Ａ図及びＢ図はそれぞれ、図１２〜１７のＢ図及びＣ図に対応する断面図である。なお、構成要素を分かり易くするために、上層を覆う絶縁膜や中間層などを適宜、省略して示すこととする。また、図面中において、ナノワイヤと同じ高さの位置を点線で示す場合がある。
【００４３】
第１実施例の図２〜８の工程を実施する。ただし、本実施例では、図４の工程までに、半導体基板内のソース及びドレイン（第１及び第２の通電領域）を形成する予定の領域に不純物を注入する。この際、熱処理後の不純物がナノワイヤを形成する予定の領域にまで拡散しないように条件を設定する。
【００４４】
図１２に示すように、熱酸化により酸化シリコン膜（ゲート絶縁膜）３０を形成する。
【００４５】
図１３に示すように、全面に窒化チタン膜３６、窒化タングステン膜及びタングステン膜２８を形成した後、エッチバックを行うことにより、第1の溝の内部にまでこれらの膜を後退させる。エッチバック後の窒化チタン膜３６、窒化タングステン膜及びタングステン膜２８は導電膜（ゲート電極；ワード線）を構成する。
【００４６】
図１４に示すように、全面に窒化シリコン膜及び酸窒化シリコン膜３７を形成した後、ＳＯＤ膜３８を形成する。
【００４７】
図１５に示すように、ウェットエッチングにより、ＳＯＤ膜３８と、窒化シリコン膜及び酸窒化シリコン膜３７、窒化シリコン膜２５、及びパッド酸化膜２１の一部を除去した後、ＬＰ−ＴＥＯＳ等の酸化シリコン膜４０を形成する。公知のリソグラフィー法とドライエッチングにより、ソース又はドレイン１０ａを露出させるように開口を形成する。半導体基板上の全面にポリシリコン膜５１、タングステンシリサイド膜５２、窒化タングステン膜及びタングステン膜５３を、この順に形成する。更に、窒化タングステン膜及びタングステン膜５３上に窒化シリコン膜４４を形成する。
【００４８】
図１６に示すように、窒化シリコン膜４４上にフォトレジストパターン（図示していない）を形成した後、これを用いて窒化シリコン膜４４をパターニングしてハードマスクパターンを形成する。フォトレジストパターンを除去した後、ハードマスクパターン４４を用いて、窒化タングステン膜及びタングステン膜５３、タングステンシリサイド膜５２、ポリシリコン膜５１をエッチングしてビット線３４を形成する。
【００４９】
次に、全面に窒化シリコン膜４５、窒化シリコン膜及び酸窒化シリコン膜４６、ＳＯＤ膜４７を形成した後、窒化シリコン膜及び酸窒化シリコン膜４６をストッパに用いたＣＭＰ処理によりＳＯＤ膜４７を平坦化する。全面にキャップＴＥＯＳ膜４８を形成する。
【００５０】
図１７に示すように、キャップＴＥＯＳ膜４８、ＳＯＤ膜４７、窒化シリコン膜及び酸窒化シリコン膜４６、及び窒化シリコン膜４５内に、ソース又はドレイン１０ｂを露出させるようにコンタクトホールを形成する。全面に窒化シリコン膜を形成した後、エッチバックを行うことによりコンタクトホールの側壁上にサイドウォール膜５０を形成する。全面にＤＯＰＯＳ膜４１を形成した後、エッチバックを行う。Ｃｏシリサイド等のシリサイド膜４２、及びタングステン膜４３を形成した後、ＣＭＰ処理又はエッチバックを行うことにより、これらの膜を平坦化する。これにより、容量コンタクトプラグ３５を形成する。
【００５１】
図１８に示すように、容量コンタクトプラグ３５上にコンタクトパッド３９を形成する。全面に窒化シリコン膜５４を形成した後、更に酸化シリコン膜（図示していない）を形成する。酸化シリコン膜及び窒化シリコン膜５４内に、コンタクトパッド３９を露出させるようにキャパシタホールを形成する。キャパシタホールの内壁上に、窒化チタン膜からなる下部電極３１を形成した後、酸化シリコン膜を除去する。下部電極３１の表面上に順に、容量絶縁膜３２、窒化チタン膜３３ａ、及びＤＯＰＯＳ膜３３ｂを形成する。窒化チタン膜３３ａ、及びＤＯＰＯＳ膜３３ｂは上部電極を構成する。これにより、本実施例の半導体装置が完成する。
【符号の説明】
【００５２】
４ コンタクトプラグ
５、２２、２５、４４、４５、５４ 窒化シリコン膜
６ 窒化タングステン膜及びタングステン膜
７ タングステンシリサイド膜
８ ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜
９ シリコンナノワイヤ
１０ ソース及びドレイン
１１、１５、２０、２４、４０ 酸化シリコン膜
１２ 素子分離領域
１３ 基板の表面
１４ 側壁
２１ パッド酸化膜
２３ａ、２３ｂ、２３ｃ フィン
２６ フォトレジストパターン
２７ａ、２７ｂ、２７ｃ 第１の溝
２８、４３ 窒化タングステン膜及びタングステン膜
２９ サイドウォール膜
３０ 酸化シリコン膜（ゲート絶縁膜）
３１ 下部電極
３２ 容量絶縁膜
３３ 上部電極
３３ａ 窒化チタン膜
３３ｂ ＤＯＰＯＳ膜
３４ 容量コンタクトプラグ
３５ ビット線
３６ 窒化チタン膜
３７、４６ 窒化シリコン膜及び酸窒化シリコン膜
３８、４７ ＳＯＤ膜
３９ コンタクトパッド
４１ ＤＯＰＯＳ膜
４２ シリサイド膜
４３ タングステン膜
４８ キャップＴＥＯＳ膜
５０ サイドウォール膜
５１ ポリシリコン膜
５２ タングステンシリサイド膜
５３ 窒化タングステン膜及びタングステン膜
５５ 第１の面
５６ テーパー状の側面
Ｃｐ キャパシタ
Ｘ1 第１の方向
Ｘ2 第２の方向
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ショートチャネル効果による閾値電圧の低下やサブスレッショルド特性の劣化の対策として、ゲート電極によるチャネル電位の制御性を向上させたフィン型のトランジスタやナノワイヤトランジスタが注目されている。特に、数十ｎｍ以下の径の半導体をチャネルとして適用したトランジスタでは、量子閉じ込め効果等のナノ構造物特有の物理現象でデバイス特性を改善することができる。
【０００３】
特開２０１０−１６５７３９号公報（特許文献１）および特開２００８−３０５９８２号公報（特許文献２）には、半導体ナノワイヤをチャネルとして用いたトランジスタの構造が開示されている。これらのトランジスタでは、ナノワイヤチャネルの電位を、その周囲に配置されたゲート電極によって効率的に制御できる。このように、ナノワイヤをチャネルに用いた電界効果トランジスタでは、ゲート電極によるチャネル電位の制御性に優れるため、閾値電圧の低下やサブスレッショルド特性の劣化を抑制できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６５７３９号公報
【特許文献２】特開２００８−３０５９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１、２のような構造のトランジスタを本発明者が検討したところ、以下の課題を有することが明らかになった。即ち、特許文献１、２のようにナノワイヤチャネルとソース／ドレイン電極とが略同一平面に配置された構造ではチャネルとソース／ドレイン接続部との配置位置が近く、接合電界の影響によりホットキャリアの生成やオフリーク電流の増大などを引き起こすことが分かった。
【０００６】
通常、電界効果トランジスタでは、チャネルへの同通経路（例えばソース／ドレイン拡散層）に対して、導電部であるソース／ドレイン電極を接触させる必要がある。このような接触個所では電界が集中し、電界強度が大きくなる。チャネルの近傍に電界強度の大きい領域があることは、チャネル内でホットキャリアが生成され易くなることを意味する。そして、チャネル内で生成されたホットキャリアはゲート絶縁膜を劣化させ、閾値電圧の変動やゲートリーク電流の増加を引き起こす原因となる。また、トランジスタのオフ時にはＧＩＤＬによるオフリーク電流が増大してしまう。
【課題を解決するための手段】
【０００７】
一実施形態は、
基板の表面よりも深い位置に配置され、互いに対向する２つの側壁を有する導電膜と、
前記導電膜の２つの側壁の側方に形成され、互いに同じ導電型の半導体領域である第１及び第２の通電領域と、
前記導電膜を貫通して２つの前記半導体領域どうしを接続し、前記第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、
前記導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、
を有することを特徴とする半導体装置に関する。
【０００８】
他の実施形態は、
第１の方向に延在する活性領域と、
前記活性領域内を前記第１の方向と交差する第２の方向に延在するワード線と、
前記第１の方向において前記ワード線を挟むように、前記活性領域内に設けられたソース及びドレインと、
前記活性領域の表面よりも深い位置に配置されたナノワイヤであって、前記ワード線を前記第１の方向に貫通して前記ソースとドレイン間を連結すると共に前記ソース及びドレインの導電型とは逆導電型の半導体領域であるナノワイヤと、
前記ワード線と前記ナノワイヤとの境界部に形成されたゲート絶縁膜と、
を有することを特徴とする半導体装置に関する。
【０００９】
他の実施形態は、
活性領域が延在する第1の方向に順に、第1の半導体領域、第２の半導体領域、及び第３の半導体領域を有する活性領域を形成する工程と、
前記第２の半導体領域の一部を除去することにより、前記活性領域の表面よりも深くに位置すると共に露出した表面を有し、かつ第1と第３の半導体領域間を連結する半導体領域であるナノワイヤを形成する工程と、
前記ナノワイヤの露出した表面を覆うように絶縁膜を形成する工程と、
前記絶縁膜を覆うように導電膜を形成する工程と、
前記第１及び第３の半導体領域内に、前記ナノワイヤとは逆導電型である第１及び第２の通電領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１０】
通電領域表面近傍の強電界の影響がナノワイヤに及び難くなり、ホットキャリアの生成やオフリーク電流を低減できる。この結果、半導体装置を高性能化することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施例の半導体装置を表す図である。
【図２】第１実施例の半導体装置の一製造工程を表す図である。
【図３】第１実施例の半導体装置の一製造工程を表す図である。
【図４】第１実施例の半導体装置の一製造工程を表す図である。
【図５】第１実施例の半導体装置の一製造工程を表す図である。
【図６】第１実施例の半導体装置の一製造工程を表す図である。
【図７】第１実施例の半導体装置の一製造工程を表す図である。
【図８】第１実施例の半導体装置の一製造工程を表す図である。
【図９】第１実施例の半導体装置の一製造工程を表す図である。
【図１０】第１実施例の半導体装置の一製造工程を表す図である。
【図１１】第２実施例の半導体装置を表す図である。
【図１２】第２実施例の半導体装置の一製造工程を表す図である。
【図１３】第２実施例の半導体装置の一製造工程を表す図である。
【図１４】第２実施例の半導体装置の一製造工程を表す図である。
【図１５】第２実施例の半導体装置の一製造工程を表す図である。
【図１６】第２実施例の半導体装置の一製造工程を表す図である。
【図１７】第２実施例の半導体装置の一製造工程を表す図である。
【図１８】第２実施例の半導体装置の一製造工程を表す図である。
【発明を実施するための形態】
【００１２】
本発明の半導体装置の一実施形態では、導電膜、２つの通電領域、ナノワイヤ、及び絶縁膜を有する。導電膜は、少なくとも基板の表面よりも深い位置に配置され、互いに対向する２つの側壁の部分を有する。２つの導通領域は、導電膜の２つの側壁を結ぶ方向において、少なくとも２つの側壁の側方に形成され、互いに同じ導電型の半導体領域であり、ソース及びドレインとして機能する。ナノワイヤは、導電膜を貫通して２つの半導体領域どうしを接続し、２つの通電領域の導電型とは逆導電型の半導体領域であり、トランジスタがＯＮ状態のときには、チャネルとして機能する。すなわち、ナノワイヤは、２つの側壁の部分並びにソース及びドレインと同じ高さの位置に形成され、トランジスタがＯＮ状態のときには、ナノワイヤを通してソース及びドレイン間に電流が流れる。絶縁膜は、導電膜とナノワイヤとの境界部に形成され、ゲート絶縁膜として機能する。
【００１３】
本発明の半導体装置の製造方法の一実施形態では、活性領域を形成する。活性領域は第1の方向に延在し、第1の方向に順に、第1の半導体領域、第２の半導体領域、及び第３の半導体領域を有する。第２の半導体領域の一部を除去することにより、ナノワイヤを形成する。ナノワイヤは、活性領域の表面よりも深くに位置すると共に露出した表面を有する。また、ナノワイヤは半導体領域であり、第1の方向に延在して第1と第３の半導体領域間を連結する。ナノワイヤの露出した表面を覆うように絶縁膜を形成する。絶縁膜を覆うように導電膜を形成する。これにより、導電膜とナノワイヤの境界部には絶縁膜が存在することとなる。第１及び第３の半導体領域内に、ナノワイヤとは逆導電型である第１及び第２の通電領域を形成する。
【００１４】
上記半導体装置では、ナノワイヤ及びその近傍の導電膜の部分は、基板の表面よりも深い位置に形成される。すなわち、ソース／ドレイン表面のコンタクトとナノワイヤチャネルとを離し易い構造となっている。これにより、ソース／ドレインコンタクト周辺の強電界の影響がナノワイヤのチャネルに及び難くなり、ホットキャリアの生成やオフリーク電流を低減できる。結果として、ナノワイヤチャネルトランジスタを有する半導体装置を高性能化することができる。
【００１５】
なお、導電膜とソース及びドレインが、基板の表面から基板内まで形成され、導電膜には基板の表面から基板内まで互いに対向する２つの壁面が存在する場合がある。この場合であっても、導電膜の少なくとも一部、２つの壁面の少なくとも一部、及びナノワイヤが基板の表面よりも深い位置に配置されていれば、ソース／ドレインコンタクトとナノワイヤチャネルが離れているため、本発明の効果を奏することができる。この場合、上記導電膜の「２つの側壁」とは、互いに対向する２つの壁面のうち、基板の表面から離れた位置に存在し、かつナノワイヤと同じ高さの位置に存在する壁面の部分を表す。
【００１６】
以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１７】
（第１実施例）
本実施例は、溝型のゲート構造を有し、ＯＮ状態時にシリコンナノワイヤをチャネルとして用いる２つのトランジスタに関するものである。
【００１８】
図１は、本実施例の半導体装置を表す図であり、図１Ａは平面図、図１Ｂは図１ＡのＡ−Ａ方向の断面図、図１Ｃは図１ＡのＢ−Ｂ方向の断面図を表す。
【００１９】
図１に示すように、本実施例の半導体装置は、素子分離領域１２に囲まれるようにして基板に活性領域が設けられている。活性領域は、上方に突出するように設けられており、活性領域の上面が基板の表面１３となる。各活性領域には、その延在方向と垂直な第２の方向Ｘ2に延在する２つの溝が設けられている。溝は、１対のナノワイヤの間において素子分離領域の上面（第１の面）５５よりも下方に窪んでいる。溝内に埋め込まれると共に、第１の面５５上を第２の方向Ｘ2に延在するように導電膜（ゲート電極；ワード線）２が形成されている。導電膜２は、基板の表面１３よりも深い位置に配置され、互いに対向する２つの側壁１４を有する。
【００２０】
活性領域の延在方向Ｘ1において、各活性領域は両端部に２つの第２の通電領域１０ｂと、中央部に１つの第1の通電領域１０ａ（第１及び第２の通電領域はソース及びドレインに相当する）が設けられている。２つの導電膜の間に位置する第１の通電領域１０ａは、２つのトランジスタの間で共通化されている。ソース及びドレイン１０ａ、１０ｂは何れも基板の表面からその内側に向かって設けられると共に、その一部は活性領域の延在方向Ｘ1に関して各導電膜２の２つの側壁１４の側方に形成され、互いに同じ導電型の半導体領域を構成する。各ソース及びドレイン１０ａ及び１０ｂ上にはコンタクトプラグ４が設けられている。
【００２１】
基板の表面１３よりも深い位置に形成され、活性領域の延在方向Ｘ1に延在するようにナノワイヤ９が設けられている。ナノワイヤ９は、各活性領域につき２対、それぞれが第１の面５５から上方に突出するように設けられている。ナノワイヤ９は導電膜２を貫通して、２つの半導体領域（ソース及びドレイン）１０ａと１０ｂを接続し、２つの通電領域（ソース及びドレイン）の導電型とは逆導電型の半導体領域を構成する。ゲート電極によるチャネル電位の制御性を良好にすると共に、オフリーク電流を低減できるため、ナノワイヤ９の径は１０ｎｍ以下であることが好ましい。
【００２２】
ナノワイヤ９と導電膜２の境界部には、ナノワイヤ９の表面を覆うように絶縁膜（ゲート絶縁膜）３０が形成されている。
【００２３】
上記の導電膜２、２つの通電領域１０ａ、１０ｂ、ナノワイヤ９、及び絶縁膜３０とからトランジスタが構成される。すなわち、導電膜２に所定の電圧を印加してトランジスタがＯＮ状態になると、ナノワイヤ９内にチャネルが誘起され、ソースからドレインまでキャリアが移動することによってドレイン電流が流れる。図１は、２つのトランジスタを表しており、真ん中の第１の通電領域１０ａは、２つのトランジスタに共有されている。
【００２４】
図１の半導体装置では、チャネルはナノワイヤ構造であり、ゲート電極がその周囲に配置されることで、ゲート電極によるチャネル電位の制御性が良好となる。これにより、チャネルを介したオフリーク電流を低減できる。ゲート電極内には、シリコン基板の表面よりも深い位置を貫通するようにナノワイヤが配置されている。即ち、コンタクトプラグとソース及びドレインとの接触部からナノワイヤチャネルを離し易い構造となっている。これにより、ソース及びドレインコンタクト周辺の強電界の影響がナノワイヤチャネルに及び難くなる。
【００２５】
上記の効果として、チャネルをドリフトするキャリアに対しての、ソース及びドレインコンタクト周辺の強電界の影響が低減される。従って、チャネル内でのホットキャリア化が低減され、ゲート絶縁膜の破壊やゲート絶縁膜中への固定電荷の生成などを低減できる。これにより、閾値電圧の変動やゲートリーク電流を低減できる。
【００２６】
上記の他の効果として、チャネルを介した接合リーク電流を低減できることから、逆バイアス時の空乏層幅を広く設計することが可能となる。
【００２７】
以上のように、本実施例によれば、ナノワイヤチャネルトランジスタを有する半導体装置を高性能化できる。
【００２８】
以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図２〜１０においてＡ図は平面図、Ｂ図はＡ図のＡ−Ａ方向の断面図、Ｃ図はＡ図のＢ−Ｂ方向の断面図、Ｄ図はＡ図のＣ−Ｃ方向の断面図を表す。なお、構成要素を分かり易くするために、上層を覆う絶縁膜や中間層などを適宜、省略して示すこととする。また、図面中において、ナノワイヤと同じ高さの位置を点線で示す場合がある。
【００２９】
図２に示すように、半導体基板上にパッド酸化膜２１及び窒化シリコン膜２２を形成した後、公知のフォトリソグラフィー法とドライエッチング法により、窒化シリコン膜２２をパターニングしてハードマスクを形成する。ハードマスク２２を用いたドライエッチングにより、半導体基板内にフィン２３ａを形成する。半導体基板の表面を熱酸化することにより、酸化シリコン膜２０を形成する。
【００３０】
図３に示すように、酸化シリコン膜２０をエッチバックした後、ハードマスク２２及び酸化シリコン膜２０をマスクに用いたドライエッチングにより、半導体基板を更に掘り下げて、フィン２３ｂを形成する。
【００３１】
図４に示すように、ハードマスク２２及び酸化シリコン膜２０をマスクに用いたウェットエッチングにより、フィンの底部の側面を後退させる。これにより、上部の幅が大きく、下部の幅が小さいフィン２３ｃが形成される。なお、フォン２３ｃの上部の側面５６はテーパー状を有しており、活性領域の表面ではフィン２３ｃの幅及び断面積は小さく、深い位置になるほどフィン２３ｃ上部の幅及び断面積は大きくなる。次に、半導体基板を熱酸化することにより、酸化シリコン膜１５を形成した後、半導体基板上の全面に、ＳＯＤ（Ｓｉｌｉｃｏｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を形成した後、ＨＤＰ−ＣＶＤ法により酸化シリコン膜（以下では、ＳＯＤ膜と、ＨＤＰ−ＣＶＤ法により酸化シリコン膜をまとめて符号２４で示す）を形成する。窒化シリコン膜２２をストッパに用いたＣＭＰ処理により、酸化シリコン膜２４を平坦化する。
【００３２】
図５に示すように、ウェットエッチングにより、フィン２３ｃ上の酸化シリコン膜１５の一部を除去した後、窒化シリコン膜２２を除去する。フィン２３ｃ上の全面に窒化シリコン膜２５を形成した後、公知の方法により、ラインアンドスペース形状のフォトレジストパターン２６を形成する。
【００３３】
図６に示すように、フォトレジストパターン２６を用いた窒化シリコン膜２５のエッチングにより、窒化シリコン膜２５からなるハードマスクパターンを形成する。ハードマスクパターン２５を用いたパッド酸化膜２１のドライエッチングを行った後、酸化シリコン膜に対してエッチング選択比を有するように半導体基板の異方性エッチングを行う。この際、活性領域内において第１の方向Ｘ1に順に存在する第１の半導体領域１０ｃ、第２の半導体領域１０ｄ、第３の半導体領域１０ｅのうち、第２の半導体領域１０ｄの一部の異方性エッチングを行い、第１の半導体領域１０ｃ及び第３の半導体領域１０ｅについてはマスクで覆い、異方性エッチングを行わない。また、図６では２つの第２の半導体領域１０ｄの異方性エッチングを行うため、第１の方向Ｘ1において両端の半導体領域が第１の半導体領域１０ｃ、中央の半導体領域が第３の半導体領域１０ｅに相当する。これにより、フィン２３ｃの上部に第１の溝２７ａを形成する。
【００３４】
図７に示すように、ハードマスクパターン２５を用いて酸化シリコン膜２４と半導体基板がほぼ同じエッチングレートなるように異方性ドライエッチングを行い、フィン２３ｃの第１の溝の部分２７ａの底部を更に掘り下げて、第１の溝２７ｂを形成する。
【００３５】
図８に示すように、ハードマスクパターン２５を用いて、酸化シリコン膜２４を半導体基板に対してエッチング選択比がとれる条件で、酸化シリコン膜２４のドライエッチング（異方性ドライエッチング）を行う。これにより、テーパー状の側面５６と第１の溝２７ｂの内壁の間の半導体領域をナノワイヤとして露出させる。最終的に、フィン２３ｃの両側に設けられると共に酸化シリコン膜２４の第１の面５５上に突出したシリコンナノワイヤ９が完成する。
【００３６】
図９に示すように、ハードマスクパターン２５を除去した後、熱酸化を行うことにより、シリコンナノワイヤの表面に酸化シリコン膜（ゲート絶縁膜）３０を形成する。
【００３７】
図１０に示すように、酸化シリコン膜上に順に、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜８、タングステンシリサイド膜７、窒化タングステン膜及びタングステン膜６、窒化シリコン膜５を形成する。公知の方法により、窒化シリコン膜５をパターニングしてハードマスクパターンを形成する。ハードマスクパターン５を用いて、タングステン膜及び窒化タングステン膜６、タングステンシリサイド膜７、及びＤＯＰＯＳ膜８のドライエッチングを行い、ＤＯＰＯＳ膜、タングステンシリサイド膜、窒化タングステン膜及びタングステン膜からなるゲート電極（導電膜）を形成する。全面に窒化シリコン膜を形成した後、エッチバックを行うことにより、ゲート電極の側壁上にサイドウォール膜２９を形成する。窒化シリコン膜５及びサイドウォール膜２９をマスクに用いて、半導体基板内に不純物をイオン注入することにより、ソース及びドレイン（第１及び第２の通電領域）１０ａ及び１０ｂを形成する。全面に酸化シリコン膜１１を形成した後、酸化シリコン膜１１内にソース及びドレイン１０ａ及び１０ｂを露出させるように、コンタクトホールを形成する。コンタクトホール内に導電材料を埋め込んだ後、平坦化を行うことでコンタクトプラグ４を形成する。これにより、本実施例の半導体装置が完成する。
【００３８】
（第２実施例）
本実施例は、ＯＮ状態時にシリコンナノワイヤをチャネルとして用いるトランジスタを、６Ｆ２型ＤＲＡＭのセルトランジスタに適用した例に関するものである。本実施例のトランジスタの基本的構成は第１実施例と同様であるので、その説明は省略し、半導体基板の表面よりも上部の構造を中心に説明する。ソース又はドレイン１０ａの上にはビット線３５、ソース又はドレイン１０ｂの上には容量コンタクトプラグ３４が形成されている。ビット線３５は、それぞれポリシリコン膜５１、タングステンシリサイド膜５２、窒化タングステン膜及びタングステン膜５３から構成される。また、ビット線３５上には更に、窒化シリコン膜４４が設けられている。
【００３９】
容量コンタクトプラグ３４は、ＤＯＰＯＳ膜４１、Ｃｏシリサイドなどのシリサイド膜４２、及びタングステン膜４３から構成されている。容量コンタクトプラグ３４は、コンタクトパッド３９を介してキャパシタＣｐに接続されている。キャパシタＣｐは、下部電極３１、容量絶縁膜３２、及び上部電極３３ａ及び３３ｂから構成されている。
【００４０】
１つのトランジスタ、キャパシタから１つのメモリセルが形成される。図１１では、２つのメモリセルを表す。
【００４１】
本実施例の半導体装置は、第１実施例と同様の効果に加えて、ナノワイヤチャネルトランジスタによればオフリーク電流を低減できるため、ＤＲＡＭの選択トランジスタとして適用することで、データ保持特性を向上できる。
【００４２】
以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図１２〜１７においてＡ図は平面図、Ｂ図はＡ図のＡ−Ａ方向の断面図、Ｃ図はＡ図のＢ−Ｂ方向の断面図、Ｄ図はＡ図のＣ−Ｃ方向の断面図を表す。図１８において、Ａ図及びＢ図はそれぞれ、図１２〜１７のＢ図及びＣ図に対応する断面図である。なお、構成要素を分かり易くするために、上層を覆う絶縁膜や中間層などを適宜、省略して示すこととする。また、図面中において、ナノワイヤと同じ高さの位置を点線で示す場合がある。
【００４３】
第１実施例の図２〜８の工程を実施する。ただし、本実施例では、図４の工程までに、半導体基板内のソース及びドレイン（第１及び第２の通電領域）を形成する予定の領域に不純物を注入する。この際、熱処理後の不純物がナノワイヤを形成する予定の領域にまで拡散しないように条件を設定する。
【００４４】
図１２に示すように、熱酸化により酸化シリコン膜（ゲート絶縁膜）３０を形成する。
【００４５】
図１３に示すように、全面に窒化チタン膜３６、窒化タングステン膜及びタングステン膜２８を形成した後、エッチバックを行うことにより、第1の溝の内部にまでこれらの膜を後退させる。エッチバック後の窒化チタン膜３６、窒化タングステン膜及びタングステン膜２８は導電膜（ゲート電極；ワード線）を構成する。
【００４６】
図１４に示すように、全面に窒化シリコン膜及び酸窒化シリコン膜３７を形成した後、ＳＯＤ膜３８を形成する。
【００４７】
図１５に示すように、ウェットエッチングにより、ＳＯＤ膜３８と、窒化シリコン膜及び酸窒化シリコン膜３７、窒化シリコン膜２５、及びパッド酸化膜２１の一部を除去した後、ＬＰ−ＴＥＯＳ等の酸化シリコン膜４０を形成する。公知のリソグラフィー法とドライエッチングにより、ソース又はドレイン１０ａを露出させるように開口を形成する。半導体基板上の全面にポリシリコン膜５１、タングステンシリサイド膜５２、窒化タングステン膜及びタングステン膜５３を、この順に形成する。更に、窒化タングステン膜及びタングステン膜５３上に窒化シリコン膜４４を形成する。
【００４８】
図１６に示すように、窒化シリコン膜４４上にフォトレジストパターン（図示していない）を形成した後、これを用いて窒化シリコン膜４４をパターニングしてハードマスクパターンを形成する。フォトレジストパターンを除去した後、ハードマスクパターン４４を用いて、窒化タングステン膜及びタングステン膜５３、タングステンシリサイド膜５２、ポリシリコン膜５１をエッチングしてビット線３４を形成する。
【００４９】
次に、全面に窒化シリコン膜４５、窒化シリコン膜及び酸窒化シリコン膜４６、ＳＯＤ膜４７を形成した後、窒化シリコン膜及び酸窒化シリコン膜４６をストッパに用いたＣＭＰ処理によりＳＯＤ膜４７を平坦化する。全面にキャップＴＥＯＳ膜４８を形成する。
【００５０】
図１７に示すように、キャップＴＥＯＳ膜４８、ＳＯＤ膜４７、窒化シリコン膜及び酸窒化シリコン膜４６、及び窒化シリコン膜４５内に、ソース又はドレイン１０ｂを露出させるようにコンタクトホールを形成する。全面に窒化シリコン膜を形成した後、エッチバックを行うことによりコンタクトホールの側壁上にサイドウォール膜５０を形成する。全面にＤＯＰＯＳ膜４１を形成した後、エッチバックを行う。Ｃｏシリサイド等のシリサイド膜４２、及びタングステン膜４３を形成した後、ＣＭＰ処理又はエッチバックを行うことにより、これらの膜を平坦化する。これにより、容量コンタクトプラグ３５を形成する。
【００５１】
図１８に示すように、容量コンタクトプラグ３５上にコンタクトパッド３９を形成する。全面に窒化シリコン膜５４を形成した後、更に酸化シリコン膜（図示していない）を形成する。酸化シリコン膜及び窒化シリコン膜５４内に、コンタクトパッド３９を露出させるようにキャパシタホールを形成する。キャパシタホールの内壁上に、窒化チタン膜からなる下部電極３１を形成した後、酸化シリコン膜を除去する。下部電極３１の表面上に順に、容量絶縁膜３２、窒化チタン膜３３ａ、及びＤＯＰＯＳ膜３３ｂを形成する。窒化チタン膜３３ａ、及びＤＯＰＯＳ膜３３ｂは上部電極を構成する。これにより、本実施例の半導体装置が完成する。
【符号の説明】
【００５２】
４ コンタクトプラグ
５、２２、２５、４４、４５、５４ 窒化シリコン膜
６ 窒化タングステン膜及びタングステン膜
７ タングステンシリサイド膜
８ ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）膜
９ シリコンナノワイヤ
１０ ソース及びドレイン
１１、１５、２０、２４、４０ 酸化シリコン膜
１２ 素子分離領域
１３ 基板の表面
１４ 側壁
２１ パッド酸化膜
２３ａ、２３ｂ、２３ｃ フィン
２６ フォトレジストパターン
２７ａ、２７ｂ、２７ｃ 第１の溝
２８、４３ 窒化タングステン膜及びタングステン膜
２９ サイドウォール膜
３０ 酸化シリコン膜（ゲート絶縁膜）
３１ 下部電極
３２ 容量絶縁膜
３３ 上部電極
３３ａ 窒化チタン膜
３３ｂ ＤＯＰＯＳ膜
３４ 容量コンタクトプラグ
３５ ビット線
３６ 窒化チタン膜
３７、４６ 窒化シリコン膜及び酸窒化シリコン膜
３８、４７ ＳＯＤ膜
３９ コンタクトパッド
４１ ＤＯＰＯＳ膜
４２ シリサイド膜
４３ タングステン膜
４８ キャップＴＥＯＳ膜
５０ サイドウォール膜
５１ ポリシリコン膜
５２ タングステンシリサイド膜
５３ 窒化タングステン膜及びタングステン膜
５５ 第１の面
５６ テーパー状の側面
Ｃｐ キャパシタ
Ｘ1 第１の方向
Ｘ2 第２の方向
【特許請求の範囲】
【請求項１】
基板の表面よりも深い位置に配置され、互いに対向する２つの側壁を有する導電膜と、
前記導電膜の２つの側壁の側方に形成され、互いに同じ導電型の半導体領域である第１及び第２の通電領域と、
前記導電膜を貫通して２つの前記半導体領域どうしを接続し、前記第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、
前記導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記ナノワイヤは、前記基板の表面よりも深い位置に存在すると共に前記基板の表面と平行な第１の面から突出した１対の領域からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電膜は、前記１対の領域の間において前記第１の面よりも下方に窪んだ溝内に設けられると共に、前記第１の面上を前記第1と第２の通電領域を結ぶ第１の方向と交差する第２の方向に延在することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の方向に延在する活性領域を有し、
１つの前記第１の通電領域と、２つの前記第２の通電領域とを有し、
前記第１の通電領域は第１の方向における活性領域の中央部に位置し、前記第２の通電領域は第１の方向における活性領域の両端部に位置し、
前記ナノワイヤは２対、設けられ、
２つのトランジスタを有し、
前記第１の通電領域は、２つのトランジスタに共有されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１の通電領域上に設けられたビット線と、
前記第２の通電領域上に設けられた容量コンタクトプラグと、
前記容量コンタクトプラグに電気的に接続されたキャパシタと、
を更に有することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記第１及び第２の通電領域上に設けられたコンタクトプラグを更に有することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項７】
前記ナノワイヤの径は１０ｎｍ以下であることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
第１の方向に延在する活性領域と、
前記活性領域内を前記第１の方向と交差する第２の方向に延在するワード線と、
前記第１の方向において前記ワード線を挟むように、前記活性領域内に設けられたソース及びドレインと、
前記活性領域の表面よりも深い位置に配置されたナノワイヤであって、前記ワード線を前記第１の方向に貫通して前記ソースとドレイン間を連結すると共に前記ソース及びドレインの導電型とは逆導電型の半導体領域であるナノワイヤと、
前記ワード線と前記ナノワイヤとの境界部に形成されたゲート絶縁膜と、
を有することを特徴とする半導体装置。
【請求項９】
活性領域が延在する第1の方向に順に、第1の半導体領域、第２の半導体領域、及び第３の半導体領域を有する活性領域を形成する工程と、
前記第２の半導体領域の一部を除去することにより、前記活性領域の表面よりも深くに位置すると共に露出した表面を有し、かつ第1と第３の半導体領域間を連結する半導体領域であるナノワイヤを形成する工程と、
前記ナノワイヤの露出した表面を覆うように絶縁膜を形成する工程と、
前記絶縁膜を覆うように導電膜を形成する工程と、
前記第１及び第３の半導体領域内に、前記ナノワイヤとは逆導電型である第１及び第２の通電領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ナノワイヤを形成する工程において、
前記活性領域の表面よりも深くに位置すると共に前記活性領域の表面と平行な第１の面から突出した１対の領域からなるナノワイヤを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記活性領域を形成する工程において、
テーパー状の側面を有すると共に素子分離領域で区画された活性領域を形成し、
前記ナノワイヤを形成する工程は、
前記活性領域の異方性エッチングを行い、前記活性領域内に第1の溝を形成する工程と、
前記活性領域と素子分離領域の異方性エッチングを行い、前記素子分離領域の一部を除去すると共に前記第1の溝の底部を更に掘り下げる工程と、
前記素子分離領域の異方性エッチングを行い、前記第1の溝の側壁とテーパー状の側面の間の半導体領域をナノワイヤとして露出させる工程と、
を有し、
前記第1の面は、前記素子分離領域の上面であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記導電膜を形成する工程において、
前記１対の領域の間において前記第１の面よりも下方に窪むと共に、前記第１の面上を前記第１の方向と交差する第２の方向に延在する導電膜を形成することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の通電領域上にビット線を形成する工程と、
前記第２の通電領域上に容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグに電気的に接続されるようにキャパシタを形成する工程と、
を更に有することを特徴とする請求項９〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１及び第２の通電領域上にコンタクトプラグを形成する工程を更に有することを特徴とする請求項９〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記ナノワイヤの径は１０ｎｍ以下であることを特徴とする請求項９〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１】
基板の表面よりも深い位置に配置され、互いに対向する２つの側壁を有する導電膜と、
前記導電膜の２つの側壁の側方に形成され、互いに同じ導電型の半導体領域である第１及び第２の通電領域と、
前記導電膜を貫通して２つの前記半導体領域どうしを接続し、前記第１及び第２の通電領域の導電型とは逆導電型の半導体領域であるナノワイヤと、
前記導電膜と前記ナノワイヤとの境界部に形成された絶縁膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記ナノワイヤは、前記基板の表面よりも深い位置に存在すると共に前記基板の表面と平行な第１の面から突出した１対の領域からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電膜は、前記１対の領域の間において前記第１の面よりも下方に窪んだ溝内に設けられると共に、前記第１の面上を前記第1と第２の通電領域を結ぶ第１の方向と交差する第２の方向に延在することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の方向に延在する活性領域を有し、
１つの前記第１の通電領域と、２つの前記第２の通電領域とを有し、
前記第１の通電領域は第１の方向における活性領域の中央部に位置し、前記第２の通電領域は第１の方向における活性領域の両端部に位置し、
前記ナノワイヤは２対、設けられ、
２つのトランジスタを有し、
前記第１の通電領域は、２つのトランジスタに共有されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１の通電領域上に設けられたビット線と、
前記第２の通電領域上に設けられた容量コンタクトプラグと、
前記容量コンタクトプラグに電気的に接続されたキャパシタと、
を更に有することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記第１及び第２の通電領域上に設けられたコンタクトプラグを更に有することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項７】
前記ナノワイヤの径は１０ｎｍ以下であることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
第１の方向に延在する活性領域と、
前記活性領域内を前記第１の方向と交差する第２の方向に延在するワード線と、
前記第１の方向において前記ワード線を挟むように、前記活性領域内に設けられたソース及びドレインと、
前記活性領域の表面よりも深い位置に配置されたナノワイヤであって、前記ワード線を前記第１の方向に貫通して前記ソースとドレイン間を連結すると共に前記ソース及びドレインの導電型とは逆導電型の半導体領域であるナノワイヤと、
前記ワード線と前記ナノワイヤとの境界部に形成されたゲート絶縁膜と、
を有することを特徴とする半導体装置。
【請求項９】
活性領域が延在する第1の方向に順に、第1の半導体領域、第２の半導体領域、及び第３の半導体領域を有する活性領域を形成する工程と、
前記第２の半導体領域の一部を除去することにより、前記活性領域の表面よりも深くに位置すると共に露出した表面を有し、かつ第1と第３の半導体領域間を連結する半導体領域であるナノワイヤを形成する工程と、
前記ナノワイヤの露出した表面を覆うように絶縁膜を形成する工程と、
前記絶縁膜を覆うように導電膜を形成する工程と、
前記第１及び第３の半導体領域内に、前記ナノワイヤとは逆導電型である第１及び第２の通電領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ナノワイヤを形成する工程において、
前記活性領域の表面よりも深くに位置すると共に前記活性領域の表面と平行な第１の面から突出した１対の領域からなるナノワイヤを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記活性領域を形成する工程において、
テーパー状の側面を有すると共に素子分離領域で区画された活性領域を形成し、
前記ナノワイヤを形成する工程は、
前記活性領域の異方性エッチングを行い、前記活性領域内に第1の溝を形成する工程と、
前記活性領域と素子分離領域の異方性エッチングを行い、前記素子分離領域の一部を除去すると共に前記第1の溝の底部を更に掘り下げる工程と、
前記素子分離領域の異方性エッチングを行い、前記第1の溝の側壁とテーパー状の側面の間の半導体領域をナノワイヤとして露出させる工程と、
を有し、
前記第1の面は、前記素子分離領域の上面であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記導電膜を形成する工程において、
前記１対の領域の間において前記第１の面よりも下方に窪むと共に、前記第１の面上を前記第１の方向と交差する第２の方向に延在する導電膜を形成することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の通電領域上にビット線を形成する工程と、
前記第２の通電領域上に容量コンタクトプラグを形成する工程と、
前記容量コンタクトプラグに電気的に接続されるようにキャパシタを形成する工程と、
を更に有することを特徴とする請求項９〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１及び第２の通電領域上にコンタクトプラグを形成する工程を更に有することを特徴とする請求項９〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記ナノワイヤの径は１０ｎｍ以下であることを特徴とする請求項９〜１４の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−５５１２１（Ｐ２０１３−５５１２１Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９０６４９（Ｐ２０１１−１９０６４９）
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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