半導体装置の製造方法
【課題】高いオン電流を得つつ、オフリーク電流を抑制することができる半導体装置を簡単に製造することができる方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上にゲート電極を形成する。ドレイン層形成領域に第１導電型の不純物を導入する。次に、熱処理を行うことによってドレイン層形成領域の第１導電型の不純物を活性化する。次に、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化する。次に、ソース層形成領域に第２導電型の不純物を導入する。次に、半導体基板にマイクロ波を照射することによって少なくともソース層形成領域のアモルファス半導体を単結晶化し、かつ、ソース層形成領域の第２導電型の不純物を活性化する。ソース層形成領域における第２導電型の不純物の深さは、ドレイン層形成領域における第１導電型の不純物の深さよりも浅い。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上にゲート電極を形成する。ドレイン層形成領域に第１導電型の不純物を導入する。次に、熱処理を行うことによってドレイン層形成領域の第１導電型の不純物を活性化する。次に、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化する。次に、ソース層形成領域に第２導電型の不純物を導入する。次に、半導体基板にマイクロ波を照射することによって少なくともソース層形成領域のアモルファス半導体を単結晶化し、かつ、ソース層形成領域の第２導電型の不純物を活性化する。ソース層形成領域における第２導電型の不純物の深さは、ドレイン層形成領域における第１導電型の不純物の深さよりも浅い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
トンネル電界効果トランジスタ（ＴＦＥＴ（Tunnel Field-Effect Transistor））が金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ（Metal-Oxide Semiconductor FET））の後継として開発されている。ＴＦＥＴは、ゲート電圧によってソースとチャネルとの間の界面のエネルギー障壁を狭め、バンド間トンネリングを用いて電流を流す。このとき、ソースとチャネルとの間のバンド間の抵抗が大きいと、オン電流Ｉｏｎが低下してしまう。これに対処するために、ソースとチャネル部との間の接合部の濃度勾配を急峻にすることによってソースとチャネルとの間のエネルギー障壁を予め狭く形成することが考えられる。しかし、ソースとチャネル部との間の接合部の濃度勾配を急峻にした場合、ドレインとチャネル部との間の接合部の濃度勾配も必然的に急峻になる。ソースとチャネル部との間の接合部およびドレインとチャネル部との間の接合部の両方の濃度勾配が急峻な場合、ＴＦＥＴがオフのときに、バンド間トンネリングが生じることによってオフリーク電流が増大してしまう。
【０００３】
高いオン電流を得つつ、オフリーク電流を抑制するためには、ソースとチャネル部との間の接合部の濃度勾配を急峻にしながら、ドレインとチャネル部との間の接合部の濃度勾配を緩やかにする必要がある。しかし、ソースとドレインとにおいて濃度勾配を非対称に形成することは困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４７８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高いオン電流を得つつ、オフリーク電流を抑制することができる半導体装置を簡単に製造することができる製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する。次に、ゲート絶縁膜上にゲート電極を形成する。次に、ドレイン層形成領域に第１導電型の不純物を導入する。次に、熱処理を行うことによってドレイン層形成領域の第１導電型の不純物を活性化する。次に、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化する。次に、ソース層形成領域に第２導電型の不純物を導入する。次に、半導体基板にマイクロ波を照射することによって少なくともソース層形成領域のアモルファス半導体を単結晶化し、かつ、ソース層形成領域の第２導電型の不純物を活性化する。ソース層形成領域における第２導電型の不純物の深さは、ドレイン層形成領域における第１導電型の不純物の深さよりも浅い。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＰ型ＴＦＥＴの製造方法を示す断面図。
【図２】図１に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図３】図２に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図４】図３に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図５】図４に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図６】図５に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図７】第１の実施形態によるＰ型ＴＦＥＴの動作を示すエネルギーバンド図。
【図８】第１の実施形態によるＮ型ＴＦＥＴの動作を示すエネルギーバンド図。
【図９】第２の実施形態によるＴＦＥＴの製造方法を示す断面図。
【図１０】図９に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図１１】図１０に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図１２】図１１に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１から図６は、第１の実施形態によるＰ型ＴＦＥＴの製造方法を示す断面図である。図６は、第１の実施形態によるＴＦＥＴの構成も示す。尚、Ｎ型ＴＥＦＴの製造方法については、Ｐ型ＴＦＥＴの製造方法を参照することによって容易に理解できるので、ここでは、その説明を省略する。
【００１０】
図１に示すように、まず、半導体装置としてのシリコン基板１０を準備する。シリコン基板１０上に犠牲酸化膜（図示せず）を形成した後、Ｎウェルおよびチャネル部を形成するために不純物を注入する。さらにシリコン基板１０を熱処理することによってＮウェルおよびチャネル部を形成する。
【００１１】
次に、シリコン基板１０のＮウェル上にゲート絶縁膜２０を形成する。ゲート絶縁膜２０は、例えば、シリコン酸化膜またはシリコン酸化膜よりも誘電率の高い高誘電体材料を用いて形成される。次に、ゲート絶縁膜上にゲート電極３０の材料を堆積し、さらに、ゲート電極３０の材料上にマスク材料４０を堆積する。ゲート電極３０の材料は、例えば、ドープトポリシリコンを用いて形成される。マスク材料４０は、例えば、シリコン酸化膜またはシリコン窒化膜等を用いて形成される。
【００１２】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いてマスク材料４０をゲート電極３０のパターンに加工する。さらに、加工後のマスク材料４０をマスクとして用いてゲート電極３０の材料をＲＩＥ法でエッチングする。これにより、図１に示す構造が得られる。
【００１３】
次に、図２に示すように、シリコン基板１０、マスク材料４０およびゲート電極３０を被覆するようにライナ層５０を堆積する。ライナ層５０は、例えば、シリコン窒化膜またはシリコン酸化膜等の絶縁膜である。
【００１４】
次に、側壁膜６０の材料をライナ層５０上に堆積し、側壁膜６０をエッチングバックする。これにより、側壁膜６０がゲート電極３０の側面部に残置される。側壁膜６０の材料は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜である。
【００１５】
次に、図３に示すように、リソグラフィ技術を用いて、ソース層形成領域ＳＲをフォトレジストＰＲによって被覆し、ドレイン層形成領域ＤＲを開口する。続いて、ドレイン層形成領域ＤＲに第１導電型の不純物としてＰ型不純物を注入する。Ｐ型不純物としては、例えば、ボロン（Ｂ＋）が用いられる。注入条件は、例えば、２Ｅ１５ｃｍ−２の濃度のボロンを、８ｋｅＶのエネルギーでイオン注入する。そして、ＲＴＡ（Rapid Thermal Anneal）法等を用いてこの不純物を拡散させかつ活性化させる。これにより、図３に示すようにドレイン層７０が形成される。このとき、ＲＴＡは、例えば、約１０００度の温度で、約１０秒間実行される。このように、ドレイン層７０は、通常通り高温アニールで形成される。これにより、ドレイン層７０は深く（広く）拡散されるので、ドレイン層７０とチャネル部ＣＨとの間の濃度勾配（濃度プロファイル）は、比較的緩やかなものとなる。
【００１６】
次に、ソース層形成領域ＳＲを被覆していたフォトレジストＰＲを除去した後、リソグラフィ技術を用いて、図４に示すように、ドレイン層形成領域ＤＲをフォトレジストＰＲによって被覆し、ソース層形成領域ＳＲを開口する。続いて、ソース層形成領域ＳＲに、不活性不純物を注入することによって、ソース層形成領域ＳＲのシリコン基板１０（シリコン単結晶）をアモルファス化する。不活性不純物としては、シリコン基板１０の材料であるシリコン、シリコンよりも大きなゲルマニウム、あるいは、ゲルマニウムとシリコンとの化合物(Ｓｉ１-ｘＧｅｘ（Ｘ＝０〜１）)等の不活性材料（第１４属元素）が用いられる。不活性不純物は不活性であるので、後に形成されるソース層９５（図６参照）に影響を与えない。本実施形態では、不活性不純物としてゲルマニウムを用いている。ソース層形成領域ＳＲのアモルファス化は、例えば、ゲルマニウム（Ｇｅ＋）を約１５ｋｅＶのエネルギーで、約２Ｅ１５ｃｍ-２の濃度でイオン注入することによって実行される。これにより、図４に示すように、ソース層形成領域ＳＲのシリコン基板１０にアモルファスシリコン層８０が形成される。ゲルマニウムは、ボロンやシリコンよりも大きな原子であるため、１０ｋｅＶのエネルギーで注入しても、ドレイン層７０よりも浅い位置までしか到達しない。つまり、ソース層形成領域ＳＲは、ドレイン層７０よりも浅い位置までしかアモルファス化されず、アモルファスシリコン層８０は、ドレイン層７０よりも浅い。
【００１７】
次に、ソース層形成領域ＳＲに第２の導電型の不純物としてＮ型不純物を注入する。Ｎ型不純物としては、例えば、砒素（Ａｓ＋）が用いられる。注入条件は、例えば、２Ｅ１５ｃｍ−２の濃度の砒素を、１５ｋｅＶのエネルギーでイオン注入する。これにより、図５に示すように不純物層９０がアモルファスシリコン層８０内に形成される。尚、砒素は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層９０は、アモルファスシリコン層８０よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層９０の全体を活性化させることができる。
【００１８】
次に、エクステンション層９６を形成するために、フォトレジストＰＲおよび側壁膜６０を除去し、側壁膜６０よりも薄いＴＥＯＳ（Tetraethoxysilane）を堆積する。このＴＥＯＳをエッチングバックすることによって、ゲート電極３０の側面部に側壁膜６０よりも薄い第２の側壁膜６１を残置させる。次に、リソグラフィ技術を用いて、再度、ドレイン層形成領域ＤＲをフォトレジストＰＲによって被覆し、ソース層形成領域ＳＲを開口する。次に、ソース層形成領域ＳＲにＮ型不純物をさらに注入する。Ｎ型不純物としては、例えば、砒素（Ａｓ＋）が用いられる。注入条件は、例えば、１.８Ｅ１５ｃｍ−２の濃度の砒素を、７ｋｅＶのエネルギーでイオン注入する。これにより、不純物は、不純物層９０よりも浅く注入される。尚、エクステンション層９６は、省略してもよい。
【００１９】
次に、フォトレジストＰＲを除去した後、マイクロ波アニールを実行する。
【００２０】
従来から半導体装置の製造プロセスにおけるアニール工程は、半導体装置の結晶の性質改善およびドーパントの活性化等の目的のために不可欠なものであり、半導体産業において重要な役割を果たしてきた。
【００２１】
しかし、長時間に亘ってアニールを行うと、不純物の濃度プロファイルが劣化し、並びに、様々な界面特性が設計値からずれてしまう。そこで近年、非常に高い温度で短時間に行うアニール方法としてＲＴＡ法等が用いられている。このような高温度で短時間に行うアニール方法は、長時間のアニールに伴う不具合を抑制しつつ、結晶性の改善およびドーパントの活性化を達成することができる。
【００２２】
しかし、このような高温アニールだけは、半導体基板の一部のみに局所的に実行することができないため、ソースおよびドレインの両方を等しく拡散させてしまう。即ち、高温アニールでは、ソースおよびドレインにおいて非対称な濃度勾配（濃度プロファイル）を形成することが困難であった。
【００２３】
そこで、本実施形態では、急峻な濃度勾配を必要とするソース層の形成工程において、マイクロ波アニールを用いる。マイクロ波アニールは、低温（２００度〜５５０度）のもとであっても、結晶特性を充分に改善しかつ不純物を活性化させることができる。
【００２４】
マイクロ波は、その特性上、アモルファス化された材料に効率良く吸収され、単結晶材料にはあまり吸収されない。このため、マイクロ波は、ソース層形成領域ＳＲのアモルファスシリコン層８０に高効率で吸収される。これにより、ソース層形成領域ＳＲのアモルファスシリコン層８０の温度は、或る程度上昇する。一方、マイクロ波は、ドレイン層形成領域ＤＲには余り吸収されず、ドレイン層７０には余り影響を与えない。
【００２５】
よって、マイクロ波をシリコン基板１０に照射することによって、ドレイン層形成領域ＤＲに影響を与えることなく、ソース層形成領域ＳＲを低温アニールすることができる。マイクロ波をシリコン基板１０に照射することによって、アモルファスシリコン層８０は再結晶化され、かつ、不純物層９０の不純物およびエクステンション層９６に用いられる不純物は、さほど拡散されることなく活性化される。これにより、図６に示すように、ソース層９５およびエクステンション層９６が形成される。尚、ソース層９５は、マイクロ波によって低温でアニールされるので、ゲルマニウム層８１は、依然としてソース層９５よりも深い位置に存在する。
【００２６】
ソース層９５およびエクステンション層９６は、ドレイン層７０に比べて浅く形成される。即ち、ソース層９５の不純物の深さは、ドレイン層７０の不純物の深さよりも浅い。これにより、ソース層９５およびエクステンション層９６は、ドレイン層７０に比べて急峻な不純物濃度勾配を有し、逆に、ドレイン層７０は、ソース層９５およびエクステンション層９６に比べて緩やかな不純物濃度勾配を有する。
【００２７】
その後、層間絶縁膜、コンタクトおよび金属配線等（いずれも図示せず）を形成することによって、本実施形態によるＰ型ＴＦＥＴが完成する。尚、Ｎ型ＴＦＥＴは、ウェル、チャネル部、ソース層、ドレイン層等に導入される不純物の導電型をＰ型ＴＦＥＴのそれと逆導電型にすればよい。
【００２８】
図７（Ａ）および図７（Ｂ）は、本実施形態によるＰ型ＴＦＥＴの動作を示すエネルギーバンド図である。図７（Ａ）は、Ｐ型ＴＦＥＴがＯＮ状態である場合のエネルギーバンド図であり、図７（Ｂ）は、Ｐ型ＴＦＥＴがＯＦＦ状態である場合のエネルギーバンド図である。
【００２９】
ゲート電極３０に正電圧を与えると、図７（Ａ）に示すようにソース層９５とチャネル領域ＣＨとの間のエネルギー障壁の幅が狭くなる。これにより、矢印で示すように正孔Ｈｏｎがソース層９５の伝導帯からチャネル部ＣＨの価電子帯へトンネルする。本実施形態によれば、ソース層９５とチャネル領域ＣＨとの間の不純物濃度勾配は急峻であるため、オン抵抗は小さく、かつ、大きなオン電流Ｉｏｎ（多くの正孔Ｈｏｎ）が流れる。
【００３０】
ゲート電極３０への電圧印加を停止すると、図７（Ｂ）に示すようにドレイン層７０とチャネル領域ＣＨとの間のエネルギー障壁の幅が多少狭くなる。しかし、本実施形態では、ドレイン層７０とチャネル領域ＣＨとの間の不純物濃度勾配は緩やかであるため、矢印で示すような正孔Ｈｏｆｆのトンネリング（オフリーク電流）は抑制される。
【００３１】
図８（Ａ）および図８（Ｂ）は、本実施形態によるＮ型ＴＦＥＴの動作を示すエネルギーバンド図である。図８（Ａ）は、Ｎ型ＴＦＥＴがＯＮ状態である場合のエネルギーバンド図であり、図８（Ｂ）は、Ｎ型ＴＦＥＴがＯＦＦ状態である場合のエネルギーバンド図である。
【００３２】
ゲート電極３０に負電圧を与えると、図８（Ａ）に示すようにソース層９５とチャネル領域ＣＨとの間のエネルギー障壁の幅が狭くなる。これにより、矢印で示すように電子Ｅｏｎがソース層９５の価電子帯からチャネル部ＣＨの伝導帯へトンネルする。本実施形態によれば、ソース層９５とチャネル領域ＣＨとの間の不純物濃度勾配は急峻であるため、オン抵抗は小さく、かつ、大きなオン電流Ｉｏｎ（多くの電子Ｅｏｎ）が流れる。
【００３３】
ゲート電極３０への電圧印加を停止すると、図８（Ｂ）に示すようにドレイン層７０とチャネル領域ＣＨとの間のエネルギー障壁の幅が多少狭くなる。しかし、本実施形態では、ドレイン層７０とチャネル領域ＣＨとの間の不純物濃度勾配は緩やかであるため、矢印で示すような電子Ｅｏｆｆのトンネリング（オフリーク電流）は抑制される。
【００３４】
次に、本実施形態によるＰ型ＴＦＥＴの構成を説明する。本実施形態によるＰ型ＴＦＥＴは、図６に示すように、半導体基板としてのシリコン基板１０を備える。Ｐ型のドレイン層７０は、シリコン基板１０の表面に設けられている。Ｎ型のソース層９５は、シリコン基板１０の表面に設けられている。ゲート絶縁膜２０は、ソース層９５とドレイン層７０との間にあるシリコン基板の表面上に設けられている。ゲート電極３０は、ゲート絶縁膜２０上に設けられている。ドレイン層７０はソース層９５よりも深い。また、ゲート電極３０の下にあるチャネル領域ＣＨからソース層９５にわたる不純物濃度の変化は、チャネル領域ＣＨからドレイン層７０にわたる不純物濃度の変化よりも急峻である。そして、ソース層９５に不活性不純物としてのゲルマニウムが含まれている。尚、本実施形態によるＮ型ＴＦＥＴは、上記Ｐ型ＴＦＥＴのＰ型ドレイン層７０に代えてＮ型ドレイン層を設け、Ｎ型ソース層９５に代えてＰ型ソース層を設ければよい。
【００３５】
本実施形態によるＴＦＥＴでは、ソース層９５とチャネル部ＣＨとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層７０とチャネル部ＣＨとの間の不純物濃度勾配が緩やかである。従って、本実施形態によるＴＦＥＴは、高いオン電流を得つつ、オフリーク電流を抑制することができる。
【００３６】
本実施形態による製造方法によれば、ソース層９５とチャネル部ＣＨとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層７０とチャネル部ＣＨとの間の不純物濃度勾配が緩やかなＴＦＥＴを簡単に形成することができる。即ち、ＴＦＥＴの拡散層形成工程にマイクロ波アニールを導入することによって、ソース層９５およびドレイン層７０の不純物濃度プロファイルをそれぞれ個別に制御することができる。これにより、本実施形態による製造方法は、高いオン電流を得つつ、オフリーク電流を抑制することができるＴＦＥＴを簡単に製造することができる。
【００３７】
（第２の実施形態）
図９から図１２は、第２の実施形態によるＴＦＥＴの製造方法を示す断面図である。
【００３８】
図１および図２を参照して上述した工程を経た後、図９に示すように、リソグラフィ技術を用いて、ソース層形成領域ＳＲをフォトレジストＰＲによって被覆し、ドレイン層形成領域ＤＲを開口する。続いて、ドレイン層形成領域ＤＲに、不活性不純物を注入することによって、ドレイン層形成領域ＤＲのシリコン基板１０（シリコン単結晶）をアモルファス化する。不活性不純物としては、シリコン基板１０の材料であるシリコン、シリコンよりも大きなゲルマニウム、あるいは、ゲルマニウムとシリコンとの化合物(Ｓｉ１-ｘＧｅｘ（Ｘ＝０〜１）)等の不活性材料（第１４属元素）が用いられる。本実施形態では、不活性不純物としてゲルマニウムを用いている。ソース層形成領域ＳＲのアモルファス化は、例えば、ゲルマニウム（Ｇｅ＋）を約３０ｋｅＶのエネルギーで、約２Ｅ１５ｃｍ-２の濃度でイオン注入することによって実行される。これにより、図９に示すように、アモルファスシリコン層８５が形成される。
【００３９】
次に、ドレイン層形成領域ＤＲに第１の導電型の不純物としてＰ型不純物を注入する。Ｐ型不純物としては、例えば、ボロン（Ｂ＋）が用いられる。注入条件は、例えば、２Ｅ１５ｃｍ−２の濃度のボロンを、８ｋｅＶのエネルギーでイオン注入する。これにより、図１０に示すように不純物層６５がアモルファスシリコン層８５内に形成される。尚、Ｐ型不純物は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層６５は、アモルファスシリコン層８５よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層６５の全体を活性化させることができる。
【００４０】
次に、ソース層形成領域ＳＲを被覆していたフォトレジストＰＲを除去した後、リソグラフィ技術を用いて、図１１に示すように、ドレイン層形成領域ＤＲをフォトレジストＰＲによって被覆し、ソース層形成領域ＳＲを開口する。続いて、図５を参照して説明したように、ソース層形成領域ＳＲに、ゲルマニウムを注入することによって、ソース層形成領域ＳＲのシリコン基板１０（シリコン単結晶）をアモルファス化する。これにより、図１１に示すように、ソース層形成領域ＳＲのシリコン基板１０にアモルファスシリコン層８０が形成される。
【００４１】
このとき、ゲルマニウムは、ドレイン層形成領域ＤＲよりもソース層形成領域ＳＲにおいて浅く導入される。例えば、ソース層形成領域ＳＲのアモルファス化は、例えば、ゲルマニウム（Ｇｅ＋）を約１０ｋｅＶのエネルギーで、約２Ｅ１５ｃｍ-２の濃度でイオン注入することによって実行される。アモルファスシリコン層８０の形成時のゲルマニウムの注入エネルギーは、アモルファスシリコン層８５の形成時のそれよりも小さい。これにより、ソース層形成領域ＳＲのアモルファスシリコン層８０は、ドレイン層形成領域ＤＲのアモルファスシリコン層８５よりも浅く形成される。
【００４２】
次に、図５を参照して説明したように、ソース層形成領域ＳＲに第２の導電型の不純物としてＮ型不純物を注入する。Ｎ型不純物としては、例えば、砒素（Ａｓ＋）が用いられる。注入条件は、例えば、２Ｅ１５ｃｍ−２の濃度の砒素を、２０ｋｅＶのエネルギーでイオン注入する。これにより、図１１に示すように不純物層９０がアモルファスシリコン層８０内に形成される。尚、Ｎ型不純物は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層９０は、アモルファスシリコン層８０よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層９０の全体を活性化させることができる。
【００４３】
次に、エクステンション層９６を形成するために、フォトレジストＰＲおよび側壁膜６０を除去し、側壁膜６０よりも薄いＴＥＯＳ（Tetraethoxysilane）を堆積する。このＴＥＯＳをエッチングバックすることによって、ゲート電極３０の側面部に側壁膜６０よりも薄い第２の側壁膜６１を残置させる。次に、リソグラフィ技術を用いて、再度、ドレイン層形成領域ＤＲをフォトレジストＰＲによって被覆し、ソース層形成領域ＳＲを開口する。次に、ソース層形成領域ＳＲにＮ型不純物をさらに注入する。Ｎ型不純物としては、例えば、砒素（Ａｓ＋）が用いられる。注入条件は、例えば、１Ｅ１５ｃｍ−２の濃度の砒素を、１０ｋｅＶのエネルギーでイオン注入する。これにより、不純物は、不純物層９０よりも浅く注入される。
【００４４】
次に、フォトレジストＰＲを除去した後、マイクロ波アニールを実行する。アモルファスシリコン層８０、８５がそれぞれソース層形成領域ＳＲおよびドレイン層形成領域ＤＲに形成されている。このため、マイクロ波をシリコン基板１０へ照射することによって、アモルファスシリコン層８０および８５の両方を同時に一括で単結晶化し、かつ、ドレイン層形成領域ＤＲのＰ型不純物およびソース層形成領域ＳＲのＮ型不純物を同時に一括で活性化させることができる。
【００４５】
このとき、ドレイン層形成領域ＤＲのアモルファスシリコン層８５は、ソース層形成領域ＳＲのアモルファスシリコン層８０よりも深く形成されている。上述の通り、マイクロ波は、アモルファス状態のシリコンによって効率良く吸収されるため、ドレイン層形成領域ＤＲは、ソース層形成領域ＳＲより高温でアニールされる。従って、図１２に示すように、ドレイン層形成領域ＤＲにおいて、不純物（ボロン）はソース層形成領域ＳＲにおける不純物（砒素）よりも深く（広く）拡散される。その結果、ソース層９５およびエクステンション層９６は、ドレイン層７０に比べて急峻な不純物濃度勾配を有し、逆に、ドレイン層７０は、ソース層９５およびエクステンション層９６に比べて緩やかな不純物濃度勾配を有する。
【００４６】
その後、層間絶縁膜、コンタクトおよび金属配線等（いずれも図示せず）を形成することによって、本実施形態によるＰ型ＴＦＥＴが完成する。尚、Ｎ型ＴＦＥＴは、ウェル、チャネル部、ソース層、ドレイン層等に導入される不純物の導電型をＰ型ＴＦＥＴのそれと逆導電型にすればよい。
【００４７】
尚、ソース層９５は、マイクロ波によって低温でアニールされるので、ゲルマニウム層８１は、依然としてソース層９５よりも深い位置に存在する。また、ゲルマニウム層８６も、ドレイン層７０よりも深い位置に存在し得る。
【００４８】
第２の実施形態によるＴＦＥＴの動作は、第１の実施形態によるＴＦＥＴの動作と同様である。
【００４９】
第２の実施形態によるＴＦＥＴでは、ソース層９５とチャネル部ＣＨとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層７０とチャネル部ＣＨとの間の不純物濃度勾配が緩やかである。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５０】
第２の実施形態による製造方法によれば、ＴＦＥＴの拡散層形成工程にマイクロ波アニールを導入することによって、ソース層９５およびドレイン層７０の不純物濃度プロファイルをそれぞれ個別に制御することができる。これにより、第２の実施形態による製造方法は、第１の実施形態による製造方法と同様の効果を得ることができる。
【００５１】
さらに、第２の実施形態は、ソース層９５およびドレイン層７０の両方をマイクロ波アニールで同時に一括で形成している。従って、第２の実施形態では、ソース層９５およびドレイン層７０の形成のためにＲＴＡ法のような高温アニールを用いる必要がない。これにより、第２の実施形態による製造方法は、第１の実施形態のそれよりもさらに簡単になる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５３】
１０・・・シリコン基板、２０・・・ゲート絶縁膜、３０・・・ゲート電極、４０・・・マスク材料、５０・・・ライナ層、６０、６１・・・側壁膜、７０・・・ドレイン層、８０、８５・・・アモルファスシリコン層、８１、８６・・・ゲルマニウム層、６５、９０・・・不純物層、９５・・・ソース層
【技術分野】
【０００１】
本発明による実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
トンネル電界効果トランジスタ（ＴＦＥＴ（Tunnel Field-Effect Transistor））が金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ（Metal-Oxide Semiconductor FET））の後継として開発されている。ＴＦＥＴは、ゲート電圧によってソースとチャネルとの間の界面のエネルギー障壁を狭め、バンド間トンネリングを用いて電流を流す。このとき、ソースとチャネルとの間のバンド間の抵抗が大きいと、オン電流Ｉｏｎが低下してしまう。これに対処するために、ソースとチャネル部との間の接合部の濃度勾配を急峻にすることによってソースとチャネルとの間のエネルギー障壁を予め狭く形成することが考えられる。しかし、ソースとチャネル部との間の接合部の濃度勾配を急峻にした場合、ドレインとチャネル部との間の接合部の濃度勾配も必然的に急峻になる。ソースとチャネル部との間の接合部およびドレインとチャネル部との間の接合部の両方の濃度勾配が急峻な場合、ＴＦＥＴがオフのときに、バンド間トンネリングが生じることによってオフリーク電流が増大してしまう。
【０００３】
高いオン電流を得つつ、オフリーク電流を抑制するためには、ソースとチャネル部との間の接合部の濃度勾配を急峻にしながら、ドレインとチャネル部との間の接合部の濃度勾配を緩やかにする必要がある。しかし、ソースとドレインとにおいて濃度勾配を非対称に形成することは困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４７８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高いオン電流を得つつ、オフリーク電流を抑制することができる半導体装置を簡単に製造することができる製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する。次に、ゲート絶縁膜上にゲート電極を形成する。次に、ドレイン層形成領域に第１導電型の不純物を導入する。次に、熱処理を行うことによってドレイン層形成領域の第１導電型の不純物を活性化する。次に、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化する。次に、ソース層形成領域に第２導電型の不純物を導入する。次に、半導体基板にマイクロ波を照射することによって少なくともソース層形成領域のアモルファス半導体を単結晶化し、かつ、ソース層形成領域の第２導電型の不純物を活性化する。ソース層形成領域における第２導電型の不純物の深さは、ドレイン層形成領域における第１導電型の不純物の深さよりも浅い。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるＰ型ＴＦＥＴの製造方法を示す断面図。
【図２】図１に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図３】図２に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図４】図３に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図５】図４に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図６】図５に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図７】第１の実施形態によるＰ型ＴＦＥＴの動作を示すエネルギーバンド図。
【図８】第１の実施形態によるＮ型ＴＦＥＴの動作を示すエネルギーバンド図。
【図９】第２の実施形態によるＴＦＥＴの製造方法を示す断面図。
【図１０】図９に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図１１】図１０に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【図１２】図１１に続く、Ｐ型ＴＦＥＴの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１から図６は、第１の実施形態によるＰ型ＴＦＥＴの製造方法を示す断面図である。図６は、第１の実施形態によるＴＦＥＴの構成も示す。尚、Ｎ型ＴＥＦＴの製造方法については、Ｐ型ＴＦＥＴの製造方法を参照することによって容易に理解できるので、ここでは、その説明を省略する。
【００１０】
図１に示すように、まず、半導体装置としてのシリコン基板１０を準備する。シリコン基板１０上に犠牲酸化膜（図示せず）を形成した後、Ｎウェルおよびチャネル部を形成するために不純物を注入する。さらにシリコン基板１０を熱処理することによってＮウェルおよびチャネル部を形成する。
【００１１】
次に、シリコン基板１０のＮウェル上にゲート絶縁膜２０を形成する。ゲート絶縁膜２０は、例えば、シリコン酸化膜またはシリコン酸化膜よりも誘電率の高い高誘電体材料を用いて形成される。次に、ゲート絶縁膜上にゲート電極３０の材料を堆積し、さらに、ゲート電極３０の材料上にマスク材料４０を堆積する。ゲート電極３０の材料は、例えば、ドープトポリシリコンを用いて形成される。マスク材料４０は、例えば、シリコン酸化膜またはシリコン窒化膜等を用いて形成される。
【００１２】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いてマスク材料４０をゲート電極３０のパターンに加工する。さらに、加工後のマスク材料４０をマスクとして用いてゲート電極３０の材料をＲＩＥ法でエッチングする。これにより、図１に示す構造が得られる。
【００１３】
次に、図２に示すように、シリコン基板１０、マスク材料４０およびゲート電極３０を被覆するようにライナ層５０を堆積する。ライナ層５０は、例えば、シリコン窒化膜またはシリコン酸化膜等の絶縁膜である。
【００１４】
次に、側壁膜６０の材料をライナ層５０上に堆積し、側壁膜６０をエッチングバックする。これにより、側壁膜６０がゲート電極３０の側面部に残置される。側壁膜６０の材料は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜である。
【００１５】
次に、図３に示すように、リソグラフィ技術を用いて、ソース層形成領域ＳＲをフォトレジストＰＲによって被覆し、ドレイン層形成領域ＤＲを開口する。続いて、ドレイン層形成領域ＤＲに第１導電型の不純物としてＰ型不純物を注入する。Ｐ型不純物としては、例えば、ボロン（Ｂ＋）が用いられる。注入条件は、例えば、２Ｅ１５ｃｍ−２の濃度のボロンを、８ｋｅＶのエネルギーでイオン注入する。そして、ＲＴＡ（Rapid Thermal Anneal）法等を用いてこの不純物を拡散させかつ活性化させる。これにより、図３に示すようにドレイン層７０が形成される。このとき、ＲＴＡは、例えば、約１０００度の温度で、約１０秒間実行される。このように、ドレイン層７０は、通常通り高温アニールで形成される。これにより、ドレイン層７０は深く（広く）拡散されるので、ドレイン層７０とチャネル部ＣＨとの間の濃度勾配（濃度プロファイル）は、比較的緩やかなものとなる。
【００１６】
次に、ソース層形成領域ＳＲを被覆していたフォトレジストＰＲを除去した後、リソグラフィ技術を用いて、図４に示すように、ドレイン層形成領域ＤＲをフォトレジストＰＲによって被覆し、ソース層形成領域ＳＲを開口する。続いて、ソース層形成領域ＳＲに、不活性不純物を注入することによって、ソース層形成領域ＳＲのシリコン基板１０（シリコン単結晶）をアモルファス化する。不活性不純物としては、シリコン基板１０の材料であるシリコン、シリコンよりも大きなゲルマニウム、あるいは、ゲルマニウムとシリコンとの化合物(Ｓｉ１-ｘＧｅｘ（Ｘ＝０〜１）)等の不活性材料（第１４属元素）が用いられる。不活性不純物は不活性であるので、後に形成されるソース層９５（図６参照）に影響を与えない。本実施形態では、不活性不純物としてゲルマニウムを用いている。ソース層形成領域ＳＲのアモルファス化は、例えば、ゲルマニウム（Ｇｅ＋）を約１５ｋｅＶのエネルギーで、約２Ｅ１５ｃｍ-２の濃度でイオン注入することによって実行される。これにより、図４に示すように、ソース層形成領域ＳＲのシリコン基板１０にアモルファスシリコン層８０が形成される。ゲルマニウムは、ボロンやシリコンよりも大きな原子であるため、１０ｋｅＶのエネルギーで注入しても、ドレイン層７０よりも浅い位置までしか到達しない。つまり、ソース層形成領域ＳＲは、ドレイン層７０よりも浅い位置までしかアモルファス化されず、アモルファスシリコン層８０は、ドレイン層７０よりも浅い。
【００１７】
次に、ソース層形成領域ＳＲに第２の導電型の不純物としてＮ型不純物を注入する。Ｎ型不純物としては、例えば、砒素（Ａｓ＋）が用いられる。注入条件は、例えば、２Ｅ１５ｃｍ−２の濃度の砒素を、１５ｋｅＶのエネルギーでイオン注入する。これにより、図５に示すように不純物層９０がアモルファスシリコン層８０内に形成される。尚、砒素は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層９０は、アモルファスシリコン層８０よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層９０の全体を活性化させることができる。
【００１８】
次に、エクステンション層９６を形成するために、フォトレジストＰＲおよび側壁膜６０を除去し、側壁膜６０よりも薄いＴＥＯＳ（Tetraethoxysilane）を堆積する。このＴＥＯＳをエッチングバックすることによって、ゲート電極３０の側面部に側壁膜６０よりも薄い第２の側壁膜６１を残置させる。次に、リソグラフィ技術を用いて、再度、ドレイン層形成領域ＤＲをフォトレジストＰＲによって被覆し、ソース層形成領域ＳＲを開口する。次に、ソース層形成領域ＳＲにＮ型不純物をさらに注入する。Ｎ型不純物としては、例えば、砒素（Ａｓ＋）が用いられる。注入条件は、例えば、１.８Ｅ１５ｃｍ−２の濃度の砒素を、７ｋｅＶのエネルギーでイオン注入する。これにより、不純物は、不純物層９０よりも浅く注入される。尚、エクステンション層９６は、省略してもよい。
【００１９】
次に、フォトレジストＰＲを除去した後、マイクロ波アニールを実行する。
【００２０】
従来から半導体装置の製造プロセスにおけるアニール工程は、半導体装置の結晶の性質改善およびドーパントの活性化等の目的のために不可欠なものであり、半導体産業において重要な役割を果たしてきた。
【００２１】
しかし、長時間に亘ってアニールを行うと、不純物の濃度プロファイルが劣化し、並びに、様々な界面特性が設計値からずれてしまう。そこで近年、非常に高い温度で短時間に行うアニール方法としてＲＴＡ法等が用いられている。このような高温度で短時間に行うアニール方法は、長時間のアニールに伴う不具合を抑制しつつ、結晶性の改善およびドーパントの活性化を達成することができる。
【００２２】
しかし、このような高温アニールだけは、半導体基板の一部のみに局所的に実行することができないため、ソースおよびドレインの両方を等しく拡散させてしまう。即ち、高温アニールでは、ソースおよびドレインにおいて非対称な濃度勾配（濃度プロファイル）を形成することが困難であった。
【００２３】
そこで、本実施形態では、急峻な濃度勾配を必要とするソース層の形成工程において、マイクロ波アニールを用いる。マイクロ波アニールは、低温（２００度〜５５０度）のもとであっても、結晶特性を充分に改善しかつ不純物を活性化させることができる。
【００２４】
マイクロ波は、その特性上、アモルファス化された材料に効率良く吸収され、単結晶材料にはあまり吸収されない。このため、マイクロ波は、ソース層形成領域ＳＲのアモルファスシリコン層８０に高効率で吸収される。これにより、ソース層形成領域ＳＲのアモルファスシリコン層８０の温度は、或る程度上昇する。一方、マイクロ波は、ドレイン層形成領域ＤＲには余り吸収されず、ドレイン層７０には余り影響を与えない。
【００２５】
よって、マイクロ波をシリコン基板１０に照射することによって、ドレイン層形成領域ＤＲに影響を与えることなく、ソース層形成領域ＳＲを低温アニールすることができる。マイクロ波をシリコン基板１０に照射することによって、アモルファスシリコン層８０は再結晶化され、かつ、不純物層９０の不純物およびエクステンション層９６に用いられる不純物は、さほど拡散されることなく活性化される。これにより、図６に示すように、ソース層９５およびエクステンション層９６が形成される。尚、ソース層９５は、マイクロ波によって低温でアニールされるので、ゲルマニウム層８１は、依然としてソース層９５よりも深い位置に存在する。
【００２６】
ソース層９５およびエクステンション層９６は、ドレイン層７０に比べて浅く形成される。即ち、ソース層９５の不純物の深さは、ドレイン層７０の不純物の深さよりも浅い。これにより、ソース層９５およびエクステンション層９６は、ドレイン層７０に比べて急峻な不純物濃度勾配を有し、逆に、ドレイン層７０は、ソース層９５およびエクステンション層９６に比べて緩やかな不純物濃度勾配を有する。
【００２７】
その後、層間絶縁膜、コンタクトおよび金属配線等（いずれも図示せず）を形成することによって、本実施形態によるＰ型ＴＦＥＴが完成する。尚、Ｎ型ＴＦＥＴは、ウェル、チャネル部、ソース層、ドレイン層等に導入される不純物の導電型をＰ型ＴＦＥＴのそれと逆導電型にすればよい。
【００２８】
図７（Ａ）および図７（Ｂ）は、本実施形態によるＰ型ＴＦＥＴの動作を示すエネルギーバンド図である。図７（Ａ）は、Ｐ型ＴＦＥＴがＯＮ状態である場合のエネルギーバンド図であり、図７（Ｂ）は、Ｐ型ＴＦＥＴがＯＦＦ状態である場合のエネルギーバンド図である。
【００２９】
ゲート電極３０に正電圧を与えると、図７（Ａ）に示すようにソース層９５とチャネル領域ＣＨとの間のエネルギー障壁の幅が狭くなる。これにより、矢印で示すように正孔Ｈｏｎがソース層９５の伝導帯からチャネル部ＣＨの価電子帯へトンネルする。本実施形態によれば、ソース層９５とチャネル領域ＣＨとの間の不純物濃度勾配は急峻であるため、オン抵抗は小さく、かつ、大きなオン電流Ｉｏｎ（多くの正孔Ｈｏｎ）が流れる。
【００３０】
ゲート電極３０への電圧印加を停止すると、図７（Ｂ）に示すようにドレイン層７０とチャネル領域ＣＨとの間のエネルギー障壁の幅が多少狭くなる。しかし、本実施形態では、ドレイン層７０とチャネル領域ＣＨとの間の不純物濃度勾配は緩やかであるため、矢印で示すような正孔Ｈｏｆｆのトンネリング（オフリーク電流）は抑制される。
【００３１】
図８（Ａ）および図８（Ｂ）は、本実施形態によるＮ型ＴＦＥＴの動作を示すエネルギーバンド図である。図８（Ａ）は、Ｎ型ＴＦＥＴがＯＮ状態である場合のエネルギーバンド図であり、図８（Ｂ）は、Ｎ型ＴＦＥＴがＯＦＦ状態である場合のエネルギーバンド図である。
【００３２】
ゲート電極３０に負電圧を与えると、図８（Ａ）に示すようにソース層９５とチャネル領域ＣＨとの間のエネルギー障壁の幅が狭くなる。これにより、矢印で示すように電子Ｅｏｎがソース層９５の価電子帯からチャネル部ＣＨの伝導帯へトンネルする。本実施形態によれば、ソース層９５とチャネル領域ＣＨとの間の不純物濃度勾配は急峻であるため、オン抵抗は小さく、かつ、大きなオン電流Ｉｏｎ（多くの電子Ｅｏｎ）が流れる。
【００３３】
ゲート電極３０への電圧印加を停止すると、図８（Ｂ）に示すようにドレイン層７０とチャネル領域ＣＨとの間のエネルギー障壁の幅が多少狭くなる。しかし、本実施形態では、ドレイン層７０とチャネル領域ＣＨとの間の不純物濃度勾配は緩やかであるため、矢印で示すような電子Ｅｏｆｆのトンネリング（オフリーク電流）は抑制される。
【００３４】
次に、本実施形態によるＰ型ＴＦＥＴの構成を説明する。本実施形態によるＰ型ＴＦＥＴは、図６に示すように、半導体基板としてのシリコン基板１０を備える。Ｐ型のドレイン層７０は、シリコン基板１０の表面に設けられている。Ｎ型のソース層９５は、シリコン基板１０の表面に設けられている。ゲート絶縁膜２０は、ソース層９５とドレイン層７０との間にあるシリコン基板の表面上に設けられている。ゲート電極３０は、ゲート絶縁膜２０上に設けられている。ドレイン層７０はソース層９５よりも深い。また、ゲート電極３０の下にあるチャネル領域ＣＨからソース層９５にわたる不純物濃度の変化は、チャネル領域ＣＨからドレイン層７０にわたる不純物濃度の変化よりも急峻である。そして、ソース層９５に不活性不純物としてのゲルマニウムが含まれている。尚、本実施形態によるＮ型ＴＦＥＴは、上記Ｐ型ＴＦＥＴのＰ型ドレイン層７０に代えてＮ型ドレイン層を設け、Ｎ型ソース層９５に代えてＰ型ソース層を設ければよい。
【００３５】
本実施形態によるＴＦＥＴでは、ソース層９５とチャネル部ＣＨとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層７０とチャネル部ＣＨとの間の不純物濃度勾配が緩やかである。従って、本実施形態によるＴＦＥＴは、高いオン電流を得つつ、オフリーク電流を抑制することができる。
【００３６】
本実施形態による製造方法によれば、ソース層９５とチャネル部ＣＨとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層７０とチャネル部ＣＨとの間の不純物濃度勾配が緩やかなＴＦＥＴを簡単に形成することができる。即ち、ＴＦＥＴの拡散層形成工程にマイクロ波アニールを導入することによって、ソース層９５およびドレイン層７０の不純物濃度プロファイルをそれぞれ個別に制御することができる。これにより、本実施形態による製造方法は、高いオン電流を得つつ、オフリーク電流を抑制することができるＴＦＥＴを簡単に製造することができる。
【００３７】
（第２の実施形態）
図９から図１２は、第２の実施形態によるＴＦＥＴの製造方法を示す断面図である。
【００３８】
図１および図２を参照して上述した工程を経た後、図９に示すように、リソグラフィ技術を用いて、ソース層形成領域ＳＲをフォトレジストＰＲによって被覆し、ドレイン層形成領域ＤＲを開口する。続いて、ドレイン層形成領域ＤＲに、不活性不純物を注入することによって、ドレイン層形成領域ＤＲのシリコン基板１０（シリコン単結晶）をアモルファス化する。不活性不純物としては、シリコン基板１０の材料であるシリコン、シリコンよりも大きなゲルマニウム、あるいは、ゲルマニウムとシリコンとの化合物(Ｓｉ１-ｘＧｅｘ（Ｘ＝０〜１）)等の不活性材料（第１４属元素）が用いられる。本実施形態では、不活性不純物としてゲルマニウムを用いている。ソース層形成領域ＳＲのアモルファス化は、例えば、ゲルマニウム（Ｇｅ＋）を約３０ｋｅＶのエネルギーで、約２Ｅ１５ｃｍ-２の濃度でイオン注入することによって実行される。これにより、図９に示すように、アモルファスシリコン層８５が形成される。
【００３９】
次に、ドレイン層形成領域ＤＲに第１の導電型の不純物としてＰ型不純物を注入する。Ｐ型不純物としては、例えば、ボロン（Ｂ＋）が用いられる。注入条件は、例えば、２Ｅ１５ｃｍ−２の濃度のボロンを、８ｋｅＶのエネルギーでイオン注入する。これにより、図１０に示すように不純物層６５がアモルファスシリコン層８５内に形成される。尚、Ｐ型不純物は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層６５は、アモルファスシリコン層８５よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層６５の全体を活性化させることができる。
【００４０】
次に、ソース層形成領域ＳＲを被覆していたフォトレジストＰＲを除去した後、リソグラフィ技術を用いて、図１１に示すように、ドレイン層形成領域ＤＲをフォトレジストＰＲによって被覆し、ソース層形成領域ＳＲを開口する。続いて、図５を参照して説明したように、ソース層形成領域ＳＲに、ゲルマニウムを注入することによって、ソース層形成領域ＳＲのシリコン基板１０（シリコン単結晶）をアモルファス化する。これにより、図１１に示すように、ソース層形成領域ＳＲのシリコン基板１０にアモルファスシリコン層８０が形成される。
【００４１】
このとき、ゲルマニウムは、ドレイン層形成領域ＤＲよりもソース層形成領域ＳＲにおいて浅く導入される。例えば、ソース層形成領域ＳＲのアモルファス化は、例えば、ゲルマニウム（Ｇｅ＋）を約１０ｋｅＶのエネルギーで、約２Ｅ１５ｃｍ-２の濃度でイオン注入することによって実行される。アモルファスシリコン層８０の形成時のゲルマニウムの注入エネルギーは、アモルファスシリコン層８５の形成時のそれよりも小さい。これにより、ソース層形成領域ＳＲのアモルファスシリコン層８０は、ドレイン層形成領域ＤＲのアモルファスシリコン層８５よりも浅く形成される。
【００４２】
次に、図５を参照して説明したように、ソース層形成領域ＳＲに第２の導電型の不純物としてＮ型不純物を注入する。Ｎ型不純物としては、例えば、砒素（Ａｓ＋）が用いられる。注入条件は、例えば、２Ｅ１５ｃｍ−２の濃度の砒素を、２０ｋｅＶのエネルギーでイオン注入する。これにより、図１１に示すように不純物層９０がアモルファスシリコン層８０内に形成される。尚、Ｎ型不純物は、不活性不純物としてのゲルマニウムよりも浅く注入される。即ち、不純物層９０は、アモルファスシリコン層８０よりも浅く形成される。これにより、後述するマイクロ波アニール工程において、不純物層９０の全体を活性化させることができる。
【００４３】
次に、エクステンション層９６を形成するために、フォトレジストＰＲおよび側壁膜６０を除去し、側壁膜６０よりも薄いＴＥＯＳ（Tetraethoxysilane）を堆積する。このＴＥＯＳをエッチングバックすることによって、ゲート電極３０の側面部に側壁膜６０よりも薄い第２の側壁膜６１を残置させる。次に、リソグラフィ技術を用いて、再度、ドレイン層形成領域ＤＲをフォトレジストＰＲによって被覆し、ソース層形成領域ＳＲを開口する。次に、ソース層形成領域ＳＲにＮ型不純物をさらに注入する。Ｎ型不純物としては、例えば、砒素（Ａｓ＋）が用いられる。注入条件は、例えば、１Ｅ１５ｃｍ−２の濃度の砒素を、１０ｋｅＶのエネルギーでイオン注入する。これにより、不純物は、不純物層９０よりも浅く注入される。
【００４４】
次に、フォトレジストＰＲを除去した後、マイクロ波アニールを実行する。アモルファスシリコン層８０、８５がそれぞれソース層形成領域ＳＲおよびドレイン層形成領域ＤＲに形成されている。このため、マイクロ波をシリコン基板１０へ照射することによって、アモルファスシリコン層８０および８５の両方を同時に一括で単結晶化し、かつ、ドレイン層形成領域ＤＲのＰ型不純物およびソース層形成領域ＳＲのＮ型不純物を同時に一括で活性化させることができる。
【００４５】
このとき、ドレイン層形成領域ＤＲのアモルファスシリコン層８５は、ソース層形成領域ＳＲのアモルファスシリコン層８０よりも深く形成されている。上述の通り、マイクロ波は、アモルファス状態のシリコンによって効率良く吸収されるため、ドレイン層形成領域ＤＲは、ソース層形成領域ＳＲより高温でアニールされる。従って、図１２に示すように、ドレイン層形成領域ＤＲにおいて、不純物（ボロン）はソース層形成領域ＳＲにおける不純物（砒素）よりも深く（広く）拡散される。その結果、ソース層９５およびエクステンション層９６は、ドレイン層７０に比べて急峻な不純物濃度勾配を有し、逆に、ドレイン層７０は、ソース層９５およびエクステンション層９６に比べて緩やかな不純物濃度勾配を有する。
【００４６】
その後、層間絶縁膜、コンタクトおよび金属配線等（いずれも図示せず）を形成することによって、本実施形態によるＰ型ＴＦＥＴが完成する。尚、Ｎ型ＴＦＥＴは、ウェル、チャネル部、ソース層、ドレイン層等に導入される不純物の導電型をＰ型ＴＦＥＴのそれと逆導電型にすればよい。
【００４７】
尚、ソース層９５は、マイクロ波によって低温でアニールされるので、ゲルマニウム層８１は、依然としてソース層９５よりも深い位置に存在する。また、ゲルマニウム層８６も、ドレイン層７０よりも深い位置に存在し得る。
【００４８】
第２の実施形態によるＴＦＥＴの動作は、第１の実施形態によるＴＦＥＴの動作と同様である。
【００４９】
第２の実施形態によるＴＦＥＴでは、ソース層９５とチャネル部ＣＨとの間の不純物濃度勾配が急峻であり、かつ、ドレイン層７０とチャネル部ＣＨとの間の不純物濃度勾配が緩やかである。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５０】
第２の実施形態による製造方法によれば、ＴＦＥＴの拡散層形成工程にマイクロ波アニールを導入することによって、ソース層９５およびドレイン層７０の不純物濃度プロファイルをそれぞれ個別に制御することができる。これにより、第２の実施形態による製造方法は、第１の実施形態による製造方法と同様の効果を得ることができる。
【００５１】
さらに、第２の実施形態は、ソース層９５およびドレイン層７０の両方をマイクロ波アニールで同時に一括で形成している。従って、第２の実施形態では、ソース層９５およびドレイン層７０の形成のためにＲＴＡ法のような高温アニールを用いる必要がない。これにより、第２の実施形態による製造方法は、第１の実施形態のそれよりもさらに簡単になる。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５３】
１０・・・シリコン基板、２０・・・ゲート絶縁膜、３０・・・ゲート電極、４０・・・マスク材料、５０・・・ライナ層、６０、６１・・・側壁膜、７０・・・ドレイン層、８０、８５・・・アモルファスシリコン層、８１、８６・・・ゲルマニウム層、６５、９０・・・不純物層、９５・・・ソース層
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
ドレイン層形成領域に第１導電型の不純物を導入し、
熱処理を行うことによって前記ドレイン層形成領域の第１導電型の不純物を活性化し、
ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化し、
前記ソース層形成領域に第２導電型の不純物を導入し、
前記半導体基板にマイクロ波を照射することによって少なくとも前記ソース層形成領域のアモルファス半導体を単結晶化し、かつ、前記ソース層形成領域の第２導電型の不純物を活性化することを具備し、
前記ソース層形成領域における第２導電型の不純物の深さは、前記ドレイン層形成領域における第１導電型の不純物の深さよりも浅いことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
ドレイン層形成領域に第１導電型の不純物を導入し、
ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化し、
前記ソース層形成領域に第２導電型の不純物を導入し、
前記半導体基板にマイクロ波を照射することによって少なくとも前記ソース層形成領域のアモルファス半導体を単結晶化し、かつ、前記ソース層形成領域の第２導電型の不純物を活性化することを具備した半導体装置の製造方法。
【請求項３】
前記ドレイン層形成領域に第１導電型の不純物を導入した後、熱処理を行うことによって前記ドレイン層形成領域の第１導電型の不純物を活性化することをさらに具備し、
前記ドレイン層形成領域の第１導電型の不純物の活性化後、前記ソース層形成領域の半導体基板の単結晶をアモルファス化することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ドレイン層形成領域における第１導電型の不純物の深さは、前記ソース層形成領域における第２導電型の不純物の深さよりも深いことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記不活性不純物は、ゲルマニウム、シリコンまたはゲルマニウムとシリコンとの化合物(Ｓｉ１-ｘＧｅｘ（Ｘ＝０〜１）)であることを特徴とする請求項２から請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記ソース層形成領域において、前記不活性不純物は、第２導電型の不純物よりも深く導入されることを特徴とする請求項２から請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記ドレイン層形成領域に第１導電型の不純物を導入する前に、前記ドレイン層形成領域に不活性不純物を導入することによって該ドレイン層形成領域の半導体基板の単結晶をアモルファス化し、
前記半導体基板にマイクロ波を照射するときに、前記ソース層形成領域のアモルファス半導体および前記ドレイン層形成領域のアモルファス半導体を単結晶化し、かつ、前記ドレイン層形成領域の第１導電型の不純物および前記ソース層形成領域の第２導電型の不純物を活性化することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】
前記不活性不純物は、前記ソース層形成領域よりも前記ドレイン層形成領域に深く導入されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不活性不純物の導入によって、前記ドレイン層形成領域は、前記ソース層形成領域よりも深くアモルファス化されることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記不活性不純物は、ゲルマニウム、シリコンまたはゲルマニウムとシリコンとの化合物(Ｓｉ１-ｘＧｅｘ（Ｘ＝０〜１）)であることを特徴とする請求項７から請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記ドレイン層形成領域において、前記不活性不純物は、第１導電型の不純物よりも深く導入され、
前記ソース層形成領域において、前記不活性不純物は、第２導電型の不純物よりも深く導入されることを特徴とする請求項７から請求項１０のいずれかに記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
ドレイン層形成領域に第１導電型の不純物を導入し、
熱処理を行うことによって前記ドレイン層形成領域の第１導電型の不純物を活性化し、
ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化し、
前記ソース層形成領域に第２導電型の不純物を導入し、
前記半導体基板にマイクロ波を照射することによって少なくとも前記ソース層形成領域のアモルファス半導体を単結晶化し、かつ、前記ソース層形成領域の第２導電型の不純物を活性化することを具備し、
前記ソース層形成領域における第２導電型の不純物の深さは、前記ドレイン層形成領域における第１導電型の不純物の深さよりも浅いことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
ドレイン層形成領域に第１導電型の不純物を導入し、
ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化し、
前記ソース層形成領域に第２導電型の不純物を導入し、
前記半導体基板にマイクロ波を照射することによって少なくとも前記ソース層形成領域のアモルファス半導体を単結晶化し、かつ、前記ソース層形成領域の第２導電型の不純物を活性化することを具備した半導体装置の製造方法。
【請求項３】
前記ドレイン層形成領域に第１導電型の不純物を導入した後、熱処理を行うことによって前記ドレイン層形成領域の第１導電型の不純物を活性化することをさらに具備し、
前記ドレイン層形成領域の第１導電型の不純物の活性化後、前記ソース層形成領域の半導体基板の単結晶をアモルファス化することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ドレイン層形成領域における第１導電型の不純物の深さは、前記ソース層形成領域における第２導電型の不純物の深さよりも深いことを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記不活性不純物は、ゲルマニウム、シリコンまたはゲルマニウムとシリコンとの化合物(Ｓｉ１-ｘＧｅｘ（Ｘ＝０〜１）)であることを特徴とする請求項２から請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記ソース層形成領域において、前記不活性不純物は、第２導電型の不純物よりも深く導入されることを特徴とする請求項２から請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記ドレイン層形成領域に第１導電型の不純物を導入する前に、前記ドレイン層形成領域に不活性不純物を導入することによって該ドレイン層形成領域の半導体基板の単結晶をアモルファス化し、
前記半導体基板にマイクロ波を照射するときに、前記ソース層形成領域のアモルファス半導体および前記ドレイン層形成領域のアモルファス半導体を単結晶化し、かつ、前記ドレイン層形成領域の第１導電型の不純物および前記ソース層形成領域の第２導電型の不純物を活性化することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】
前記不活性不純物は、前記ソース層形成領域よりも前記ドレイン層形成領域に深く導入されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不活性不純物の導入によって、前記ドレイン層形成領域は、前記ソース層形成領域よりも深くアモルファス化されることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記不活性不純物は、ゲルマニウム、シリコンまたはゲルマニウムとシリコンとの化合物(Ｓｉ１-ｘＧｅｘ（Ｘ＝０〜１）)であることを特徴とする請求項７から請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記ドレイン層形成領域において、前記不活性不純物は、第１導電型の不純物よりも深く導入され、
前記ソース層形成領域において、前記不活性不純物は、第２導電型の不純物よりも深く導入されることを特徴とする請求項７から請求項１０のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−６９９７７（Ｐ２０１３−６９９７７Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０８９１３（Ｐ２０１１−２０８９１３）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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