電子デバイスを形成する際、半導体層を予めドープして、ドーパント分布アニールをゲート画定前に行う。場合によっては、ゲートは金属から形成されている。したがって、続いて形成される浅いソースおよびドレインは、ゲートアニールステップの影響を受けない。
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ソース側のハロー領域を有する絶縁ゲート電界効果半導体コンポーネント（１００）と、半導体コンポーネント（１００）の製造方法である。ゲート構造（１１２）は半導体基板（１０２）に形成される。ソース側のハロー領域（１２０）は半導体基板（１０２）に形成される。ソース側のハロー領域形成後、スペーサ（１２７、１２８、１５２、１５４）が、ゲート構造（１１２）の対辺に隣接して形成される。ソースエクステンション領域（１３６Ａ）及びドレインエクステンション領域（１３８Ａ）は、傾斜注入を用いて半導体基板（１０２）に形成される。ソースエクステンション領域（１３６Ａ）は、ゲート構造（１１２）の下に延在する。一方で、ドレインエクステンション領域（１３８Ａ）は、ゲート構造（１１２）の下に延在してもよく、あるいは、ゲート構造（１１２）から横方向に離間してもよい。ソース領域（１５６）及びドレイン領域（１５８）は、半導体基板（１０２）に形成される。
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【課題】 低コストで歩留り良く製造でき、ゲート絶縁膜の信頼性が高く、しきい値電圧のばらつきが小さい半導体装置及びその製造方法を提供する。
【解決手段】 金属シリサイド膜４は、ゲート絶縁膜３上にアモルファスＳｉ膜、金属膜及びＳｉ膜５を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にＳｉ膜５を形成し、ゲート電極のゲート絶縁膜３側からのシリサイド化反応により金属シリサイド膜４を形成するため、不純物イオンがゲート電極とゲート絶縁膜３との界面に濃縮することが無い。これにより、不純物イオンのゲート絶縁膜３中又はチャネル領域への拡散を抑制し、ＭＩＳＦＥＴのしきい値のばらつきを低減できる。また、ゲート絶縁膜３とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜３の信頼性が高い。 （もっと読む）

【課題】厚み均一で且つ低抵抗のシリサイド層をゲート電極に有する半導体装置およびその製造方法を提供する。
【解決手段】シリサイド化する高融点金属の堆積前に、ゲート電極上面に角が発生しないように端部丸めを実施した後にシリサイド化を行ことで、熱処理時に発生する膜応力の集中を緩和し、均一でかつ十分な厚さのシリサイド層を形成する。 （もっと読む）

【課題】 本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】 半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）

【課題】 ゲート絶縁膜に生じるリーク電流を抑制でき、高いトランジスタ特性を維持したまましきい値電圧の制御を個々のトランジスタごとに実行することができる相補型ＭＩＳＦＥＴを提供することである。
【解決手段】 相補型のトランジスタのうちのｎ型トランジスタのゲート絶縁膜８とｐ型トランジスタのゲート絶縁膜９との対比において、膜厚および組成のうち少なくともいずれか一方が異なる。それにより、ゲート絶縁膜のしきい値電圧が個々のトランジスタごとに異なる。 （もっと読む）

【課題】 改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法およびそれにより生産されたデバイスを提供することにある。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。 （もっと読む）

半導体素子（１０）を形成する方法では、一の表面を有する基板（２０）を設け、絶縁層（２２）を基板（２０）の表面の上に形成し、第１パターニング済み導電層（３０）を絶縁層（２２）の上に形成し、第２パターニング済み導電層（３２）を第１パターニング済み導電層（３０）の上に形成し、パターニング済み非絶縁層（３４）を第２パターニング済み導電層（３２）の上に形成し、そして第１及び第２パターニング済み導電層（３０，３２）の一部分を選択的に除去して、半導体素子（１０）の切り欠き制御電極を形成する。
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本発明は、半導体デバイス（１０）を製造する方法であって、シリコンの半導体本体（１）がその表面に第１導電型の半導体領域（４）を備え、その領域に、第１導電型とは逆の第２導電型の第２半導体領域（２Ａ、３Ａ）が、第２導電型のドーパント原子の半導体本体（１）への添加によって第１半導体領域（４）とのｐｎ接合を形成して形成され、前記ドーパント原子の添加の前に、不活性原子のアモルファス化注入によってアモルファス領域が半導体本体（１）内に形成され、アモルファス化注入後、半導体本体（１）に暫定的ドーパント原子が注入され、第２導電型のドーパント原子の添加後、半導体本体が、それに約５００℃から約８００℃までの、好ましくは５５０℃から７５０℃までの範囲の温度での熱処理を加えることによって、アニールされる方法に関する。第２導電型のドーパント原子はイオン注入によって半導体本体（１）に添加される。このようにして、非常に浅く、熱的に安定で、急峻で、低オーミックであるＭＯＳＦＥＴのソースおよびドレイン拡張部（２Ａ、３Ａ）を形成するのに非常に適しているｐｎ接合が形成される。
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生物細胞又は類似のバイオコンポーネントについて測定を実施するための装置であって、電界効果トランジスタ（１）を有しており、その電界効果トランジスタが基板上にソース、ドレイン及びそれらを互いに接続するチャネルエリア（４）を有しており、そのチャネルエリア上にゲート電極（８）が配置されている。ゲート電極（８）は、少なくとも２つの、側方に並べて配置された電極領域（１０）を有しており、それらは、チャネルエリア（４）がソース（３ａ）をドレイン（３ｂ）と接続する方向に対して直角方向に互いに対して隔たって、かつ電気的に互いに対して絶縁されている。 （もっと読む）

半導体基板（１０２）に集積回路の形成方法（９００）を提供する。半導体基板（１０２）上にゲート絶縁膜（１０４）が形成され、このゲート絶縁膜（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）にソース／ドレイン接合部（３０４）（３０６）が形成される。低出力プラズマ化学気相成長法プロセスを使用して、ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。ソース／ドレイン接合部（３０４）（３０６）およびゲート（１０６）に、シリサイド（６０４）（６０６）（６０８）を形成し、半導体基板（１０２）上に層間絶縁層（７０２）をたい積する。その後、層間絶縁層（７０２）中にシリサイド（６０４）（６０６）（６０８）へのコンタクト（８０２）（８０４）（８０６）が形成される。
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半導体構造体(10)は、第1格子定数を有する第1緩和半導体材料から構成された基板を含む。半導体デバイス層(34)は基板を覆い、該半導体デバイス層は第1格子定数とは異なる第2格子定数を有する第２緩和半導体材料(22)を含む。加えて、誘電体層が基板と半導体デバイス層との間に介在され、該誘電体層は第1格子定数と第2格子定数間の遷移のため、誘電体層内に配置されたプログラムされた遷移帯を含む。該プログラムされた遷移帯は複数層を含み、該複数層の隣接する層は異なる格子定数を有し、隣接する層の1つが欠陥を形成するのに必要な第1限界厚さを超える第1厚さを有し、隣接する層の別の層が第2限界厚さを超えない第2厚さを有する。複数層の各隣接する層は、遷移帯内の欠陥を促進してプログラムされた遷移帯の縁部に移行させて終端させる境界面を形成する。また、該半導体構造を製造する方法も開示される。

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Ｓｉ（１００）基板の表面にシリコン酸化膜を形成した後、このシリコン酸化膜をプラズマ窒化して酸窒化シリコン膜にする。その後ＮＯガス雰囲気中で７７０乃至９７０℃の温度条件下で熱処理することにより、ゲート絶縁膜における基板との界面部分の窒素濃度を１乃至１０原子％にすると共に、基板と酸窒化シリコン膜との界面に存在する界面Ｓｉ結合欠陥の結合手の方位角分布が、基板の［１００］方位に対して２５°以上の角度にピークをもつようにする。 （もっと読む）