【課題】ソース／ドレイン領域における接合部の耐圧を向上でき、寄生バイポーラトランジスタ特性の影響を低減できる半導体装置を提供する。
【解決手段】（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。（ｂ）に示す高耐圧トランジスタは、ソース／ドレイン領域２３，２４間の基板１１の表面が所定の深さ除去された第２領域上に形成された、ゲート絶縁膜１５より膜厚が厚いゲート絶縁膜２５、及び第２ゲート電極１６と、ソース／ドレイン領域２３，２４上のシリサイド層２３Ａ，２４Ａとを備える。所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。 （もっと読む）

【課題】パンチスルーの発生を抑制すると共に、ソース、ドレインの寄生容量を低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】凹部１３が形成された半導体基板１と、凹部１３の底面上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極５と、ゲート電極５とその直下６とを含む領域の両側の半導体基板１にそれぞれ形成された第１導電型のＳ／Ｄ層７と、半導体基板１に形成された第２導電型のハロー層９と、を備え、Ｓ／Ｄ層７は、凹部１３の直下の領域に形成された低濃度の第１不純物層７ａと、凹部１３の側面に隣接する領域に形成された高濃度の第２不純物層７ｂと、を有し、ハロー層９は、第１不純物層７ａの直下の領域に形成され、且つ第２不純物層７ｂの直下の領域には形成されていない。 （もっと読む）

【課題】電力損失が小さい半導体装置を提供する。
【解決手段】半導体装置１に形成された１対のｎチャネル横型ＭＯＳＦＥＴ１０において、ドレイン電極２６をドレイン領域１７に接続するドレインコンタクト３２を２列に配列する。そして、ドレイン領域１６におけるドレインコンタクト３２が接続された領域間にトレンチ３６を形成し、このトレンチ３６内に絶縁体３７を埋設する。 （もっと読む）

【課題】横型ＮＭＯＳＦＥＴとトレンチ型ＮＭＯＳＦＥＴを同一半導体基板の上に形成した場合でも、特性ばらつき、歩留まりの低下、信頼性劣化等の問題が生じない半導体装置の製造方法を提供することが課題となる。
【解決手段】本発明の半導体装置の製造方法によれば、横型ＮＭＯＳＦＥＴのソース層１８、ドレイン層１９をゲート電極１０ａの側壁に形成した絶縁膜からなるサイドウォール１５をマスクにして形成している。したがって、閾値電圧のバラツキが少ない等の優れた特性を実現することが出来る。この場合、サイドウォール１５形成時にトレンチ型ＮＭＯＳＦＥＴのトレンチゲート電極１０ｂの最上面に露出したゲート絶縁膜９やそれに続くトレンチゲート電極１０ｂとＰ型チャネル層７の間のゲート絶縁膜９がエッチングされるのを防止するためサイドウォール用絶縁膜１３の下にシリコン窒化膜１１ａ等のエッチングストッパ膜を設ける。 （もっと読む）

【課題】 金属層と半導体層との接続抵抗の上昇を抑えた積層ゲート電極を有する半導体装置、及びその製造方法を提供する。
【解決手段】 半導体装置１０は、半導体基板１１に形成された第１導電型のソース領域及びドレイン領域１４と、ソース領域とドレイン領域との間に形成されたチャネル領域１６と、チャネル領域上に形成されたゲート絶縁膜２１とを有する。半導体装置１０は更に、ゲート絶縁膜上に形成された金属ゲート電極層２２と、金属ゲート電極層上に形成された、第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層２３とを有する。 （もっと読む）

【課題】横型の電界効果トランジスタを備えた半導体装置であって、素子面積を大きくしても特性が均一な半導体装置を提供する。
【解決手段】半導体装置１において、Ｐ型基板１１の上層部分にディープＮウエル（ＤＮＷ）１２を形成し、ＤＮＷ１２の上層部分の一部にＰウエル１３を形成し、Ｐウエル１３の上層部分にＮ型ＬＤＭＯＳ２６を形成する。そして、ソース層１５とドレイン層１７との間ではパンチスルーが発生せず、ドレイン層１７とＤＮＷ１２との間ではパンチスルーが発生するような電圧を、ソース層１５とドレイン層１７との間に印加して、Ｎ型ＬＤＭＯＳ２６を駆動させる。これにより、ＤＮＷ１２におけるドレイン層１７の直下域にドレイン電位を印加する。 （もっと読む）

【課題】ウエル近接効果の発生を抑制することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法においては、半導体基板ＳＵＢの主表面上に反射防止膜ＢＫが形成される。その反射防止膜ＢＫ上に、パターン端部において半導体基板ＳＵＢ側に向かって広がるような傾斜を有するレジストパターンＰＲ１が形成される。そのレジストパターンＰＲ１をマスクとして半導体基板ＳＵＢの主表面にイオンが注入される。 （もっと読む）

【課題】ＳｉＧｅ膜をチャネル領域に用いるＦＥＴにおいて、このＳｉＧｅ膜中のＧｅ濃度及びＳｉＧｅ膜の膜厚のばらつきを抑制する。
【解決手段】シリコンを主成分とする基板と、前記基板に形成され、素子領域を区画する溝と、前記基板上に形成されたＳｉＧｅ膜と、前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、を備える。 （もっと読む）

【課題】 高ＯＦＦ耐圧および低ＯＮ抵抗を実現し、かつ小形化が可能な半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極４Ａをドレイン側Ｎ^-拡散層２ｂ上まで設けることによって、ゲート電極４Ａに電圧が印加されるＯＮ状態において、ドレイン側Ｎ^-拡散層２ｂにキャリアを誘起することができるので、前提技術に比べて、ＯＮ抵抗を低下させることができる。これによって、第１ゲート絶縁膜６Ａ上の部分と、ドレインＮ⁺拡散層５との離隔距離であるドレインオフセット長ＤＬ２を小さくすることなく、ＯＮ抵抗を低下させることができる。したがって、ドレインオフセット長ＤＬ２を前提技術のドレインオフセット長ＤＬ１と同程度に維持することができるので、ゲート電極４Ａに電圧が印加されないＯＦＦ状態では、前提技術とほぼ同じＯＦＦ耐圧を得ることができる。 （もっと読む）

【課題】大型化するのを抑制しながら、ドレイン・ソース間の耐圧が低下するのを十分に抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置１は、ｐ型のボディ領域４と、ボディ領域４内に形成されるｎ型のソース領域１０と、ｎ型の低濃度ドレイン領域３とを備え、ソース領域１０の両端部１０ａ周辺において、低濃度ドレイン領域３とボディ領域４とは、離間して設けられており、ソース領域１０の両端部１０ａ周辺において、低濃度ドレイン領域３およびボディ領域４の間には、ｎ型の拡散領域５が設けられている。 （もっと読む）

【課題】半導体装置の動作不良を防止し、半導体装置の製造工程を簡略化する。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１と、半導体基板１内に設けられる一対の不純物拡散層２Ａ，２Ｂと、不純物拡散層２Ａ，２Ｂ間の半導体基板上に設けられるゲート絶縁膜３と、ゲート絶縁膜３上に設けられるゲート電極４と、一対の不純物拡散層２Ａ，２Ｂ上にそれぞれ設けられる２つのコンタクト５Ａ，５Ｂとを具備し、ゲート電極４とコンタクト５Ａ，５Ｂは、同じ材料から構成され、ゲート電極４上端およびコンタクト５Ａ，５Ｂ上端は、半導体基板１表面からの高さが一致する。 （もっと読む）

【課題】ゲート電極のチャージアップによるＭＯＳＦＥＴの閾値電圧Ｖｔシフトの防止を図ることである。
【解決手段】キャパシタ下部電極３をゲート電極６ａと結線し、またキャパシタ上部電極６ｂをＰ型接地層１２と結線する事により、ゲート電極６ａとゲート絶縁膜４から成るゲートに並列にキャパシタを形成する。この場合、キャパシタ絶縁膜５をゲート絶縁膜４に比べ薄く形成する事によりゲート電極６ａ上にチャージアップした電荷を、キャパシタを経由してＰ型接地層１２に放電させる。 （もっと読む）

【課題】非対称トランジスタの接合リークを抑制する。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられたゲート電極１１５と、ゲート電極１１５の異なる側方においてシリコン基板１０１に設けられた第一不純物拡散領域１０３および第二不純物拡散領域１０５とを有するＭＯＳＦＥＴ１１０を含む。ＭＯＳＦＥＴ１１０は、第一不純物拡散領域１０３の上部にエクステンション領域１０７を有するとともに第二不純物拡散領域１０５の上部にエクステンション領域１０７を有さず、第一不純物拡散領域１０３上に第一シリサイド層１０９を有するとともに、ゲート電極１１５側端部の近傍において第二不純物拡散領域１０５上にシリサイド層を有しない。 （もっと読む）

【課題】直接に交流電源及び直流電源に実用でき、過電流・過電圧保護機能を有する耐高圧定電流源デバイス及びその製造方法を提供する。
【解決手段】このデバイスは、P型シリコン基層1、酸化層6、ドレーン金属2、ソース金属3、ゲート金属4、P+基層接触リージョン、N+ドレーンリージョン52、N+ソースリージョン53、N+ドレーンリージョン52とN+ソースリージョン53を接続するN−チャンネルリージョン54、N+ドレーンリージョン52を囲んでいるN−ドレーンリージョン92で構成され、ドレーン金属2はN+ドレーンリージョン52と接続し、ソース金属3はN+ソースリージョン53、P+基層接触リージョンと互いに接続し、ソース金属3とゲート金属4は接続金属によって接続されている。 （もっと読む）

【課題】ゲート電極自体のゲート長を短くすることなく、短チャネル化が図れる半導体装置を提供する。
【解決手段】ドリフト領域８におけるゲート電極４側の端部はゲート電極４下まで延びており、ゲート電極４のゲート長をＬｇ、ドリフト領域８におけるゲート電極４下の部分８ａの長さをＬｄとすると、Ｌｄ＜Ｌｇ／２である。 （もっと読む）

【課題】オン抵抗の増加を抑制しつつ耐圧向上を図ることができるＭＩＳ型トランジスタの提供。
【解決手段】ゲート絶縁膜６と、ゲート絶縁膜６上に形成されたゲート電極７と、ゲート電極７の一方の側に形成されたソース領域８０ａと、ゲート電極７の他方の側に形成され一端がゲート電極７の下方に入り込み形成された第２の不純物濃度を有する第１ドレイン領域５と、第１ドレイン領域５内にゲート電極７から第１距離だけ離間させて形成され第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域１０ａと、第２ドレイン領域１０ａ内にゲート電極７から第１距離より大きい第２距離だけ離間させて形成され第３の不純物濃度よりも不純物濃度が高い第４の不純物濃度を有する第３ドレイン領域１２ａと、ゲート電極７上、ソース領域１１ａ上、第２ドレイン領域１０ａ及び第３ドレイン領域１２ａ上に形成されたシリサイド層１３とを有する。 （もっと読む）

【課題】ソース・ドレイン領域のシリサイド化後に選択的エッチングを不要とする電界効果トランジスタ製造方法を提供する。
【解決手段】ａ）チャネル、ゲート及びハード・マスク１１８を含んでなる構造物を基板，誘電体層１０８の上に作るステップと、ｂ）前記構造物とトランジスタの周囲領域を完全に覆う誘電体を形成するステップと、ｃ）上記誘電体部分に、チャネルの側壁を露出させる二つの穴を形成するステップと、ｄ）上記各穴の各壁部の上に第１の金属層１３２を蒸着するステップと、ｅ）前記側壁をシリサイド化するステップと、ｆ）前もってシリサイド化した部分に接してトランジスタのソース電極１３６とドレイン電極１３８を形成するように、第１の金属層の上に第２の金属層を蒸着するステップと、ｇ）ハード・マスクに対しては阻止される、第２の金属層の化学機械研磨を行なうステップと、を有する製造方法。 （もっと読む）

【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。 （もっと読む）

【課題】高速動作が可能なＭＩＰＳ構造を持つメタルゲートを含む半導体装置を得られるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜３と、該ゲート絶縁膜３の上に順次形成され、ＴｉＮ膜４とポリシリコン膜５とにより構成されたゲート電極２０の第２のゲート電極部２０ｂと、半導体基板１の上にゲート電極２０を覆うように形成された層間絶縁膜８とを有している。層間絶縁膜８及びポリシリコン膜５を貫通して形成されたコンタクト９は、ＴｉＮ膜４と直接に接続されている。 （もっと読む）

【課題】縦型炉を使った半導体装置の製造において、シリコンウェハ裏面を保護することで、工程中でのウェハの汚染を抑制し、又ウェハのデチャックを容易にする。
【解決手段】シリコン基板の一の面は半導体素子を形成するものである。他の面に酸化膜を形成する工程と、第１の膜を、一の面を覆うように、また他の面の酸化膜を覆うように成膜する工程と、第１の膜を、パターニングし、マスクパターンを形成する工程と、一の面に、素子分離領域を形成する工程と、他の面において、第１の膜を除去する工程と、一の面においてゲート絶縁膜２８Ｇを形成する工程と、一の面においてゲート絶縁膜２８Ｇを介してゲート電極２９Ｇを形成する工程と、ゲート電極２９Ｇの両側にソース・ドレイン領域２１ｃ，２１ｄを形成し、トランジスタを形成する工程と、他の面に前記酸化膜を維持したまま、半導体基板上方に配線層を形成する工程と、を含む。 （もっと読む）