【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

【課題】 オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置の製造方法を提供することを目的とする。
【解決手段】
ＣＭＯＳトランジスタ１は、ゲート電極９と、Ｎ＋型のソース領域３と、Ｎ＋型のドレイン領域４を備える。ＤＭＯＳトランジスタ２１は、ゲート電極２９と、Ｎ＋型のソース領域２３と、Ｎ―型のドリフト領域３０と、ドレイン領域２４と、シリサイド層３２ａを備える。ゲート電極９のソース領域３側とドレイン領域４側の側部にはサイドウォール８Ｂが設けられ、ゲート電極２９のソース領域２３側とドレイン領域２４側の側部にはサイドウォール２８Ｃ、２８Ｄが設けられている。ドレイン領域２４側のサイドウォール２８Ｃは、ソース領域２３側のサイドウォール２８Ｄ、及びサイドウォール２Ｂよりもチャネル方向に沿う厚さが厚い。さらに、シリサイド層３２ａがゲート電極９上面のドレイン領域２４側端まで形成されている。 （もっと読む）

【課題】オン動作時における耐圧性が高い電界効果トランジスタを提供すること。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、キャリア走行層上に形成され、キャリア走行層とは反対の導電型を有し、キャリア走行層に到る深さまで形成されたリセス部によって分離したキャリア供給層と、分離した各キャリア供給層上にリセス部を挟んで形成されたソース電極およびドレイン電極と、分離した各キャリア供給層上にわたってリセス部内におけるキャリア走行層の表面を覆うように形成されたゲート絶縁膜と、リセス部においてゲート絶縁膜上に形成されたゲート電極と、を備え、ソース電極側のキャリア供給層は、該ソース電極直下に位置するソースコンタクト領域と、ゲート電極の下方に位置し、ソースコンタクト領域よりもキャリア濃度が低いソース電界緩和領域とを有する。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行う。
【解決手段】サージ電圧が入力パッドＰＡＤに入力された際に、ゲート電極５０１が、Ｐウェル２０１にて絶縁層３０１を介して対面する部分２０１Ｂに、キャリアを誘起させるように構成する。これにより、ＥＳＤ保護素子１０１において、寄生バイポーラトランジスタの直流電流増幅率ｈ_ＦＥを上昇させ、スナップバック開始電圧Ｖｔ１を低下させる。 （もっと読む）

【課題】ＣＭＩＳのソース・ドレイン領域端部における転位の発生および拡散抵抗の上昇を防止する。
【解決手段】ＣＭＩＳにおけるソース・ドレイン領域１２、１４の形成時、シリコン基板１に不純物をイオン注入する前に、Ｐウエル層４には転位抑制元素としてアルゴンを打ち込み、かつＮウエル層５には窒素を転位抑制元素として打ち込む。これにより転位の発生を抑制しつつ、かつ、Ｐウエル層４とＮウエル層５それぞれに適した転移抑制元素を打ち分けることで拡散抵抗の上昇を抑制し、歩留まりを向上させ、素子の信頼性を高めることができる。 （もっと読む）

【課題】金属シリサイド層と窒化シリコン膜の界面に自然酸化膜が残存していると、窒化シリコン膜の成膜後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板の加熱を伴う工程）において、金属シリサイド層表面にある自然酸化膜の酸素に起因して、金属シリサイド層が部分的に異常成長してしまう。
【解決手段】本願発明においては、集積回路を構成する電界効果トランジスタのソース・ドレイン上のニッケル・シリサイド等の金属シリサイド膜の上面に対して、不活性ガスを主要な成分とするガス雰囲気中において、実質的にノン・バイアス（低バイアスを含む）のプラズマ処理を施した後、コンタクト・プロセスのエッチング・ストップ膜となる窒化シリコン膜を成膜することにより、金属シリサイド膜の不所望な削れを生じることなく、金属シリサイド膜の上面の自然酸化膜を除去することができる。
を図ることができる。 （もっと読む）

【課題】ダミーゲートを高選択的に除去することのできる半導体装置の製造方法を提供すること。
【解決手段】半導体装置１の製造工程において、シリコン基板２上にゲート絶縁膜８を形成し、このゲート絶縁膜８上にダミーゲート３２を形成する。ダミーゲート３２の側面には、サイドウォール１０を形成する。サイドウォール１０の形成後、ダミーゲート３２を被覆する第１絶縁層１７を形成し、第１絶縁層１７の表面がダミーゲート３２の表面と面一となるように加工する。第１絶縁層１７の加工後、ダミーゲート３２に、ダミーゲート３２とサイドウォール１０とのエッチング選択比を確保可能なエッチング液を供給することにより、ダミーゲート３２をウェットエッチングする。そして、ダミーゲート３２のエッチングにより現れるゲート絶縁膜８上に、金属材料からなるゲート電極９を形成する。 （もっと読む）

【課題】半導体装置の絶縁膜の上に形成される金属配線または金属電極の接着力を向上させる。
【解決手段】窒化タングステン６ｂをタングステン６ｃの側面にまで設けて、タングステン６ｃと窒化タングステン６ｂとが接触している面積を増やす。ゲート絶縁膜２上に、ゲート絶縁膜２との接着力が強いポリシリコンサイドウォール５を配置する。タングステン６ｃの側面にある窒化タングステン６ｂにはポリシリコンサイドウォール５を密着させる。 （もっと読む）

【課題】熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置を提供する。
【解決手段】ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子を備えるＣＭＩＳ素子において、ｎ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上にケイ窒化タンタル膜よりなるゲート電極１０を形成する。一方、ｐ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上に、酸化アルミニウム膜よりなるしきい値調整膜７を形成する。そして、このしきい値調整膜７上に、ケイ窒化タンタル膜よりなるゲート電極１１を形成する。 （もっと読む）

【課題】金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、本発明の目的は、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面特性を向上させることにより、電気的特性およびデバイス性能を向上させることである。
【解決手段】ｈｉｇｈ−Ｋ誘電体上に金属ゲートを蒸着することによりＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法は、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする。 （もっと読む）

【課題】高周波帯域で高出力動作可能な半導体装置の提供。
【解決手段】半導体装置を、半導体基板12上に形成されたP型Si層13と、絶縁膜を介して設けられたゲート電極3と、ゲート電極3の一方側のP型Si層13内に形成されN型の第1低濃度不純物拡散層44および第1拡散層44より高い不純物濃度を有するN型第2高濃度不純物拡散層45からなるドレイン領域と、第2拡散層45の各辺に対して所定間隔内側に設けられたコンタクトホール53を有する層間絶縁膜9aと、ゲート電極3の他方側のP型Si層13内に形成されN型の高濃度の第3不純物拡散層からなるソース領域41と、素子分離用絶縁膜11と、P型分離拡散層14とを備え、P型分離拡散層14は結晶欠陥を有し、ゲート幅方向の絶縁膜11と第2拡散層45の対向する端部間距離がゲート長方向における第2拡散層45とゲート電極3の対向する端部間の距離より長い。 （もっと読む）

【課題】本発明は、ｇｍの低下を抑制し、ｇｄｓ、ｇｍｂを維持して、ＭＯＳトランジスタの高性能化を可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介して形成されたゲート電極１３と、前記ゲート電極１３のソース側の前記半導体基板１１に形成されたエクステンション領域１４と、前記ゲート電極１３のソース側の前記半導体基板１１にエクステンション領域１４を介して形成されたソース領域１６と、前記ゲート電極１３のドレイン側の前記半導体基板１１に形成されたＬＤＤ領域１５と、前記ゲート電極１３のドレイン側の前記半導体基板１１にＬＤＤ領域１５を介して形成されたドレイン領域１７を有し、前記エクステンション領域１４は前記ＬＤＤ領域１６よりも濃度が高く、前記ＬＤＤ領域１６よりも浅く形成されている。 （もっと読む）

【課題】耐圧を向上できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１上の素子領域に設けられるゲート絶縁膜１３と、ゲート絶縁膜上に設けられるゲート電極１４と、ゲート電極を挟むように半導体基板中に隔離して設けられるソースＳまたはドレインＤと、半導体基板中に形成される素子分離溝３５中の底部および所定の深さＤｐの側面部にわたって設けられるｐ型絶縁層１５−１と、絶縁層１５−１と共に素子分離溝の底部および所定の深さＤｐの側面部を挟むように半導体基板中に設けられ、素子分離溝の側壁方向に沿ってソースまたはドレインと所定の距離（ｄＳ，ｄＤ）をもってオフセットするｐ型不純物拡散層１５−２と、絶縁層上おける素子分離溝中の所定の深さＤｐに設けられる第１素子分離絶縁膜１２−１と、第１素子分離絶縁膜上に設けられる第２素子分離絶縁膜１２−２とを具備する。 （もっと読む）

【解決手段】
洗練されたトランジスタ要素を形成するための製造プロセスの間、それぞれの金属シリサイド領域を形成するのに先立つ共通のエッチングシーケンスにおいて、ゲート高さが減少させられてよく、そして凹型のドレイン及びソース構造もまた得られてよい。対応する側壁スペーサ構造はエッチングシーケンスの間に維持され得るので、ゲート電極におけるシリサイド化プロセスの可制御性及び均一性を高めることができ、それにより、低減された程度のスレッショルドばらつきを得ることができる。更に、凹型のドレイン及びソース構造が、全体的な直列抵抗の低減及び応力転移効率の増大をもたらすことができる。 （もっと読む）

【課題】半導体装置の製造工程においてストレッサー膜などから発生する水素によるｐ型ＭＯＳトランジスタの駆動力低下を防止する。
【解決手段】半導体装置は、ｎ型活性領域１３Ｂ上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６Ｂと、ゲート絶縁膜１５及びゲート電極１６Ｂの側面に形成された内側サイドウォール１７及び外側サイドウォール２０Ｂと、ｐ型ソースドレイン領域２１Ｂと、内側サイドウォール１７の側面及び外側サイドウォール２０Ｂの側面における少なくとも底部に形成され、水素に対してバリア性を有する絶縁性の水素バリア膜２３とを備える。 （もっと読む）

【課題】ゲートラストプロセスで作製するトランジスタにおいて、活性領域と素子分離領域の高さばらつきのためゲートのポリシリコンを抜くことができないことにより、ゲートの抵抗にばらつきが生じるのを防ぐことを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するように、酸化膜１６、ＰＭＤ１９、及び第１のゲート部３０又は第２のゲート部３１の一部を研磨除去する工程、露出された部分より、ポリシリコン１２を抜く工程、第１のゲート部３０及び第２のゲート部３１を覆うメタルを形成する工程を備える。また、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するようにメタルを研磨除去し、第１のゲート部３０と第２のゲート部３１で厚みの異なるメタルを残す工程を備えて構成される。 （もっと読む）

【課題】高温特性を改善した高集積、高速且つ高性能なＭＩＳＦＥＴを得ること。
【解決手段】半導体基板に絶縁膜を埋め込んだトレンチ素子分離領域を選択的に設け、この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体を内側面の横方向にエピタキシャル成長させることにより、第１の半導体層に歪みを加える。この第２の半導体層の上部内側面を除く内側面に接して絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部内側面間に導電膜を設ける。歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部にはドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面にはソース領域を設けておき、配線体をそれぞれの領域に接続した縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂを形成してから、半導体基板１上にＮｉ_１−ｘＰｔ_ｘ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂとを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行ない、かつ、金属シリサイド層４１ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行なう。これにより、ｙ＞ｘとなる。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層４１ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層４１ｂを形成する。 （もっと読む）

【課題】金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、本発明の目的は、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面特性を向上させることにより、電気的特性およびデバイス性能を向上させることである。
【解決手段】ｈｉｇｈ−Ｋ誘電体上に金属ゲートを蒸着することによりＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法は、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする。 （もっと読む）

【課題】バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得る。
【解決手段】Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成され、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成される。突出部２ｔ及びＳｉエピタキシャル層３は共に第１の方向に延びて、一方向延在形状を呈している。Ｓｉエピタキシャル層３の上面上及び両側面上には酸化膜８，窒化膜９及びゲート酸化膜２０が形成される。酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。 （もっと読む）