【課題】炭素の混入と、組成のばらつきを低減した絶縁膜を形成する。
【解決手段】絶縁膜の形成方法において、基板上にシリコン層と金属層を順次形成してシリコンと金属の２層構造を形成し、前記シリコンと前記金属とが目標とする組成で金属珪化物を生成する反応温度を選択し、前記２層構造を加熱して金属珪化物層を形成する。前記金属のうち、未反応で残る部分を除去する。前記金属珪化物層を酸化又は窒化して、絶縁膜を形成する。 （もっと読む）

【課題】縦型炉を使った半導体装置の製造において、シリコンウェハ裏面を保護することで、工程中でのウェハの汚染を抑制し、又ウェハのデチャックを容易にする。
【解決手段】シリコン基板の一の面は半導体素子を形成するものである。他の面に酸化膜を形成する工程と、第１の膜を、一の面を覆うように、また他の面の酸化膜を覆うように成膜する工程と、第１の膜を、パターニングし、マスクパターンを形成する工程と、一の面に、素子分離領域を形成する工程と、他の面において、第１の膜を除去する工程と、一の面においてゲート絶縁膜２８Ｇを形成する工程と、一の面においてゲート絶縁膜２８Ｇを介してゲート電極２９Ｇを形成する工程と、ゲート電極２９Ｇの両側にソース・ドレイン領域２１ｃ，２１ｄを形成し、トランジスタを形成する工程と、他の面に前記酸化膜を維持したまま、半導体基板上方に配線層を形成する工程と、を含む。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】ＭＩＳＦＥＴの移動度劣化を抑制する。
【解決手段】ｎＭＩＳＦＥＴＱｎは、基板１上にゲート絶縁膜３を介してゲート電極４を有している。ゲート絶縁膜３は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。ゲート電極４は、ゲート絶縁膜３上に窒化チタン膜５と、窒化チタン膜５上にニッケルリッチのフルシリサイド膜６とを有している。ｐＭＩＳＦＥＴＱｐは、基板１上にゲート絶縁膜１１を介してゲート電極１２を有している。ゲート絶縁膜１１は、酸化シリコンよりも誘電率が高く、ハフニウムを含む酸化膜を有している。ゲート電極１２は、ゲート絶縁膜１１上にニッケルリッチのフルシリサイド膜６を有している。 （もっと読む）

【課題】強力なプログラム／消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体トランジスタを形成する方法において、半導体基板領域上に該半導体基板領域から絶縁されるゲート電極を形成する工程と、前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、前記ゲート電極と各々のソース及びドレイン領域との間のオーバーラップの広さが前記オフセットスペーサの厚さに依存するように、前記オフセットスペーサを形成した後に、前記基板領域内にソース領域及びドレイン領域を形成する工程とを含む。 （もっと読む）

【課題】電子移動度が高く、リーク電流が小さく、オン抵抗が低い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有する電界効果トランジスタであって、基板上に形成したｐ型窒化化合物半導体層と、ソース電極およびドレイン電極下部に位置し、イオン注入により形成されたｎ型コンタクト領域と、前記ｐ型窒化化合物半導体層上にエピタキシャル成長によって積層されるとともに、一端部がドレイン電極側のｎ型コンタクト領域に隣接し、他の一端部がゲート電極の前記ドレイン電極側にオーバーラップするように形成され、前記ｎ型コンタクト領域よりもキャリア濃度が低いｎ型窒化化合物半導体からなる電界緩和層と、を備える。 （もっと読む）

【課題】トランジスタ特性を長期安定化して使用することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１上にゲート絶縁膜２を形成する工程と、前記ゲート絶縁膜２上にアモルファスシリコン膜３を形成する工程と、前記アモルファスシリコン膜３に不純物イオン４をイオン注入する工程と、前記アモルファスシリコン膜３を加工することにより、前記ゲート絶縁膜２上にゲート電極３ａを形成する工程と、を具備することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】ドレイン領域とドリフト領域との境界近傍における電界集中を緩和することにより、パワー半導体装置のドレイン耐圧を改善する。
【解決手段】パワー半導体装置１０は、チャネル領域を含むボディ領域７０と、チャネル領域の上にゲート絶縁膜５０を介して形成されたゲート電極６０と、ボディ領域に取り囲まれた領域に形成されたＮ型のソース領域１３０と、ゲート電極６０から離間して形成されたドレイン領域１４０とを備える。ドレイン領域１４０の周りは、ドレイン領域より不純物濃度が低い拡散領域１００により取り囲まれている。また拡散領域１００とゲート電極６０の下方領域との間に拡散領域１００より不純物濃度が低いドリフト領域８０が形成されている。 （もっと読む）

【課題】ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３、チャネル形成領域１２、ゲート電極４２３、ゲート絶縁膜４３０を備え、ゲート絶縁膜４３０はゲート絶縁膜本体部４３０Ａ及びゲート絶縁膜延在部４３０Ｂから構成されており、ゲート電極を構成する第１層４３１はゲート電極の側面部の途中まで薄膜状に形成されており、第２層の外側層４３２Ａは第１層４３１の上に薄膜状に形成されており、第２層の内側層４３２Ｂは第２層の外側層で囲まれた部分を埋め込んでおり、第３層の外側層４３３Ａは第２層の内側層、外側層、ゲート絶縁膜延在部を覆い、ゲート電極の頂面まで薄膜状に形成されており、第３層の内側層４３３Ｂはゲート電極の残部を占めている。 （もっと読む）

【課題】バルク基板上に形成されたＦｉｎトランジスタにおいて、チャネル部の不純物濃度を上昇させることなく、駆動能力を向上させる。
【解決手段】Ｆｉｎ形状の活性領域１６の側面に側壁２８を形成した後、素子分離溝２９に囲まれ、活性領域１６よりチャネル長方向およびチャネル幅方向の幅が広い基板領域４０を形成する。次に、側壁２８を除去し、素子分離溝２９間、および活性領域１６間を絶縁膜１４で埋め、基板領域４０上面が露出するまでエッチングする。次に、この基板領域４０の上部に不純物注入を行い、パンチスルーストッパー拡散層３０を形成することで、Ｆｉｎトランジスタを作製する。 （もっと読む）

【課題】ソース／ドレイン拡散層に形成されるシリサイド層のスパイクやコンタクトの突き抜けを抑制して、接合リークの発生を低減するとともに、シリサイド層を低抵抗化した半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１０の上に形成されたトランジスタを有する。トランジスタのゲート電極は、ポリシリコン電極１４とその上に形成されたシリサイド層３２から構成される。さらに、低濃度ドーピング領域１６、高濃度ドーピング領域からなるソース／ドレイン拡散層２０、ソース／ドレイン拡散層２０上のシリサイド層３０を備える。シリサイド層３０の表面は、半導体基板１０の表面よりも上方に位置している。また、シリサイド層３０はシリサイド化反応抑制金属を含み、シリサイド層３０の表面から所定の深さに至る領域において、シリサイド層３０の表面から基板側へ向かってシリサイド化反応抑制金属の濃度が高くなる濃度プロファイルを有する。 （もっと読む）

【課題】トランジスタ特性を長期安定化して使用することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上にゲート絶縁膜２を形成する工程と、前記ゲート絶縁膜上にポリシリコン膜３を形成する工程と、前記ポリシリコン膜の下層側に重元素の不純物イオン４をイオン注入する工程と、前記ポリシリコン膜の上層側に、前記重元素より質量の小さい軽元素の不純物イオン６をイオン注入する工程と、前記ポリシリコン膜を加工することにより、前記ゲート絶縁膜上にゲート電極３ａを形成する工程と、前記半導体基板に不純物イオンをイオン注入し、熱処理を施すことによりソース・ドレイン領域の拡散層９を形成する工程と、を具備することを特徴とする。 （もっと読む）

【課題】ディボットの影響が抑制される分離構造を備えた半導体装置と、その製造方法を提供する。
【解決手段】素子分離領域Ｂでは、所定の深さのトレンチ２が形成されている。トレンチ２の底面上および側壁面上には、シリコン窒化膜からなるライナー膜４が形成されている。そのライナー膜４の上には、トレンチ２の深さの途中までを充填するようにシリコン酸化膜７が形成されている。トレンチ２の開口端からトレンチ２の側壁のライナー膜４を経てシリコン酸化膜７にわたり、これらの膜を覆うように、シリコン窒化膜からなるバリアー膜６が形成されている。そのバリアー膜６の表面上には、トレンチ２を最終的に充填するようにシリコン酸化膜９が形成されている。 （もっと読む）

【課題】トランジスタのチャネルにおけるキャリアの移動度を向上させつつ、工程数の増加、品質の劣化およびチップサイズの増大を防ぐことができる半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上に、ＰＭＯＳトランジスタ２のチャネルに対し圧縮応力を導入する圧縮窒化膜１３を形成する。次に、フッ素系ガスとＯ_２ガスを混合した第１の混合ガスを用いて、ＮＭＯＳ領域５に形成された圧縮窒化膜１３をエッチングする。次に、ＰＭＯＳ領域４では圧縮窒化膜１３上に、ＮＭＯＳ領域５ではＳｉ基板１上に、ＮＭＯＳトランジスタ３のチャネルに対し引張り応力を導入する引張り窒化膜１５を形成する。フッ素系ガスとＯ_２ガスを混合した第２の混合ガスを用いて、ＰＭＯＳ領域４に形成された引張り窒化膜１５を圧縮窒化膜１３に対して選択的にエッチングする。この際に、第２の混合ガスのＯ_２分圧を第１のガスのＯ_２分圧よりも低くする。 （もっと読む）

【課題】オン抵抗と耐圧のトレードオフを改善した半導体装置を提供することにある。
【解決手段】ソースドレイン方向に複数のトレンチをストライプ状に形成し、そのトレンチの側面および底面ならびにトレンチに挟まれた領域の上面にチャネル領域を形成する半導体装置とする。 （もっと読む）

【課題】オン抵抗の小さいＤＭＯＳトランジスタを含む半導体装置を提供する。
【解決手段】ゲート電極２７の側壁に形成されるサイドウォール２６は、ＣＭＯＳトランジスタ１のサイドウォール８とは異なり、ドレイン側とソース側とで、水平方向（半導体層２の表面に沿った方向）の厚さが異なっており、ドレイン側のサイドウォール２６Ｂは、ソース側のサイドウォール２６Ａよりも厚い。ソース側のサイドウォール２６Ａは、ＣＭＯＳトランジスタ１のサイドウォール８と略同一の厚さを有している。ドリフト領域２３、ＬＤＤ領域２５、ドレイン領域２１、及びソース領域２４は、これらサイドウォール２６Ａ、２６Ｂに自己整合的に形成される。このため、ＬＤＤ領域２５は、ドリフト領域２３に比べ、サイドウォール２６Ａ、２６Ｂの厚さの差の分だけ水平方向の長さが小さくされている。 （もっと読む）

【課題】低温領域でも充分な増速酸化現象が起こって大きな酸化速度が得られる熱酸化方法を提供することにある。また、低温領域で形成しても高い信頼性を有する酸化シリコン膜を成膜できる熱酸化方法を提供する。
【解決手段】本発明の基本概念は、プラズマを用いることなく、反応性の大きい酸素ラジカルを大量に生成し熱反応で酸化シリコン膜を形成することにある。具体的には、オゾン（Ｏ_３）を活性な他のガスと反応させることで、低温領域でも高効率にオゾン（Ｏ_３）を分解して酸素ラジカル（Ｏ^＊）を大量に発生させることを特徴とする。例えば、活性なガスとしては、ハロゲン元素を含む化合物ガスなどを用いることができる。 （もっと読む）

プラズマ処理装置１のチャンバ２内に、シリコン化合物ガス、酸化性ガス、および希ガスを供給する。マイクロ波をチャンバ２内に供給し、マイクロ波により生成されたプラズマで、被処理基板上にシリコン酸化膜を形成する。希ガスの分圧比は、シリコン化合物ガスと酸化性ガスと希ガスを併せたトータルガス圧の１０％以上の割合であって、シリコン化合物ガスと酸化性ガスの有効流量比（酸化性ガス／シリコン化合物ガス）は、３以上１１以下とする。
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【課題】生産性を損なうことなく、ＭＩＳトランジスタを有する半導体装置を高性能化する。
【解決手段】シリコン基板１の主面ｓ１のＮＭＩＳ領域ＲＮには素子用ｐウェルｐｗを、ＰＭＩＳ領域ＲＰには素子用ｎウェルｎｗを形成した後、主面ｓ１に順に形成したゲート絶縁膜ＧＩおよび第１多結晶シリコン膜Ｅ１ａを透過させるようにしてアクセプタとなる不純物イオンを注入して、チャネル領域ＣＨの不純物濃度を調整する。その後、第１多結晶シリコン膜Ｅ１ａおよびその上に形成した第２多結晶シリコン膜のうち、ＮＭＩＳ領域ＲＮにはドナー不純物を、ＰＭＩＳ領域ＲＰにはアクセプタ不純物を注入した後、これらを加工して、ｎ型のゲート電極とｐ型のゲート電極とを形成する。ゲート絶縁膜ＧＩは、シリコン基板１の主面を酸化した後、炉体内において一酸化二窒素雰囲気中で熱処理を施すようにして形成する。 （もっと読む）

【課題】シリサイドブロック層の除去方法を工夫することで、良好な抵抗値を持つシリサイド層を形成することができる半導体装置の製造方法を得る。
【解決手段】シリサイドブロック層１０を反応性イオンエッチングで除去する際、反応性イオンエッチングの終点検出前よりも反応性イオンエッチングの終点検出後のほうが、イオン引き込み用のバイアス高周波電力の電圧振幅値であるＶｐｐが高くなるように設定する。 （もっと読む）