トランジスタが、ソースと、ドレインと、ゲートとを含む。ソースは、ｐドープｐ型ボディと、ｐ型ボディと重複するｐ^＋領域と、ｐ^＋領域に近接してｐ型ボディと重複するｎ^＋領域と、第１のｎ^＋領域の深さに略等しい深さを有し、第１のｎ^＋領域と重複する、トランジスタのソース領域内にのみ設けられたｎドープのソース高二重拡散（ＳＨＤＤ）領域とを含む。ドレインは、第２のｎ^＋領域と、第２のｎ^＋領域と重複するｎドープの浅いドレインとを含む。ゲートは、ゲート酸化物と、ゲート酸化物上の導電材料とを含む。ＳＨＤＤ領域は、ゲート酸化物の下方で第１のｎ^＋領域より更に横方向に延びる。ＳＨＤＤ領域は、ｎドープの浅いドレインのドーパント濃度より高く、第１のｎ^＋領域のドーパント濃度より低いドーパント濃度を用いて注入される。 （もっと読む）

【課題】エッチングされた所望のアスペクト比の提供。
【解決手段】構造を形成するための方法が、基板の表面にわたって少なくとも１つの特徴部を形成するステップを含む。少なくとも１つの特徴部の上には窒素含有誘電体層を形成する。少なくとも１つの特徴部の少なくとも１つの側壁上の窒素含有層の第１の部分を、第１の速度で取り除き、少なくとも１つの特徴部の底部領域に隣接する基板の上の窒素含有層の第２の部分を、第２の速度で取り除く。第１の速度は第２の速度よりも大きい。窒素含有誘電体層の上に誘電体層を形成する。 （もっと読む）

【課題】工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板ｗと、半導体基板ｗに形成されたソース領域１２ａおよびドレイン領域１３ａと、半導体基板ｗ上のソース領域１２ａ、ドレイン領域１３ａ間に形成されたゲート電極１６と、半導体基板ｗおよびゲート電極１６上に形成された層間膜１８と、層間膜１８に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜２２ａ、２２ｂを有し、半導体基板ｗおよびゲート電極１６と離間するように形成されたダミーフローティングパターン２２を備える。 （もっと読む）

【課題】従来の横型ＭＯＳＦＥＴ２０は、オン抵抗低減のために配置された比較的高い不純物濃度を有するＮ型不純物領域４４の近傍で空乏層ａが延びにくく、ゲート電極３９のドレイン側端部まで達せず、ドレイン側端部に集中する高電界でホットキャリアが発生し、Ｖｔが変動するという不具合があった。
【解決手段】本発明の横型ＭＯＳＦＥＴ１は、Ｐ^＋型ベース領域３５とＮ^＋＋型ドレイン領域３６の間のＮ⁻型半導体層３３の表面層に、Ｎ⁻型半導体層３３より高い不純物濃度を有するＮ^＋型高濃度領域５と、その表面層に、一端をＰ^＋型ベース領域３５に接しつつＮ^＋＋型ドレイン領域３６に向かって延在するＮ^＋型高濃度領域５よりも低い不純物濃度を有する複数のＮ⁻型低濃度領域６とを有する。 （もっと読む）

【課題】
活性窒素導入による特性改善効果を更に向上する。
【解決手段】
半導体基板の活性領域上に酸化膜を形成し、酸化膜の表面側から活性窒素を導入して酸化膜を窒化処理して窒化酸化膜にし、その後、半導体基板をＮ_２Ｏガスを含む雰囲気中で熱処理し、次に、半導体基板をＮＯガスを含む雰囲気中で熱処理し、その後窒化酸化膜上に、ゲート電極用のシリコン膜を堆積する。 （もっと読む）

【課題】ＬＤＤ領域がゲート電極の下部とオーバーラップするのを防止し、素子のパフォーマンスを向上させるようにした半導体素子及びその製造方法を提供する。
【解決手段】ＳＴＩ領域及びゲート領域が定義された下部構造物において、前記ＳＴＩ領域の内部に素子隔離膜を、前記ゲート領域の内部に犠牲層を形成する段階と、前記素子隔離膜及び前記犠牲層をバリア（ｂａｒｒｉｅｒ）とし、前記素子隔離膜と前記犠牲層との間にＬＤＤ領域を形成する段階と、前記ゲート領域の内部に形成された前記犠牲層を選択的に除去する段階と、前記犠牲層が除去された前記ゲート領域の内部側壁にスペーサを形成する段階と、前記犠牲層が除去された前記ゲート領域の内部下側にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部にゲート電極を形成する段階と、前記ＬＤＤ領域の上部に接合領域を形成する段階と、前記ＬＤＤ領域を前記ゲート領域の下部両側端まで拡散させる段階と、を含む。 （もっと読む）

【課題】双方向ＭＯＳとしてのモデルを実現可能とし、高耐圧ＭＯＳのシミュレーション精度を向上する。
【解決手段】高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＮＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴ（ＪＮ１、ＪＮ２）をそれぞれ付加し、第１のＪＦＥＴ（Ｊ１）のゲートに第１のダイオード（Ｄ１）の一端を接続し、第１のダイオード（Ｄ１）の他端を、前記ＮＭＯＳＦＥＴのソースに接続し、第２のＪＦＥＴ（Ｊ２）のゲートに第２ダイオード（Ｄ２）の一端を接続し、第２のダイオード（Ｄ２）の他端を前記ＮＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

【課題】高耐圧トランジスタを有する半導体装置において、チップサイズを大きくすることなく、高耐圧化と同時にオン電流の低減を図る。
【解決手段】Ｎ型ドレイン領域１４から見てＰ型ボディ領域４側のＮ型ドリフト領域５内にトレンチオフセット領域２が形成されている。トレンチオフセット領域２のＮ型ソース領域１３側の側面及び底面に接するように、Ｎ型ドリフト領域５の平均不純物濃度よりも低い不純物濃度を持つＮ型電界緩和領域７が設けられている。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜として用い、ｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのそれぞれに要求されるしきい値電圧を容易に実現できる相補型ＭＩＳＦＥＴおよびその製造技術を提供する。
【解決手段】ｎ型ウエル３およびｐ型ウエル４のそれぞれの表面に清浄な酸化シリコン膜５を形成した後、酸化シリコン膜５上に２Ａ族元素の酸化物、３Ａ族元素の酸化物、３Ｂ族元素の酸化物、４Ａ族元素の酸化物、および５Ａ族元素の酸化物等からなる酸素欠損調整層６と、高誘電率膜８と、水素に対する還元触媒効果を有する導電性膜１２とを順次堆積し、Ｈ_２を含む雰囲気中にて基板１に対して熱処理を施すことで酸素欠損調整層６と酸化シリコン膜５との間にダイポールを形成する。その後、導電性膜１２、高誘電率膜８、酸素欠損調整層６および酸化シリコン膜５等をパターニングしてゲート電極およびゲート絶縁膜を形成する。 （もっと読む）

【課題】駆動能力を高めることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置５００ａにおいては、基板１０上に、ゲート酸化膜３１およびポリシリコン層３０を順次積層させたゲート構造が配置されている。ゲート構造の側面に沿って酸化膜４０が配置され、酸化膜４０の側面および基板１０の上面に沿って酸化膜５０が配置されている。酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板１０の上面に沿った第２の層の厚みより小さい。 （もっと読む）

【課題】高耐圧なトランジスタを、性能を劣化させることなく他のトランジスタと混載可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上にＳＴＩ１１を形成し、ＳＴＩ１１で画定された領域に、高耐圧トランジスタまたは他のトランジスタのゲート酸化膜１３ａ，１３ｂ及びゲート電極１４ａ，１４ｂを形成し、高耐圧トランジスタのドレイン領域にイオン注入を行い、シリコン基板１０を酸化し、ドレイン領域上に形成される熱酸化膜１７ａの膜厚を増速酸化させ、他の領域よりも厚く形成する。 （もっと読む）

【課題】電気的特性を向上させたトレンチ型素子分離構造を有する半導体装置と、その製造方法を提供する。
【解決手段】溝４を第１のシリコン酸化膜６で埋めて熱処理を行い、第１のシリコン酸化膜６上に形成された合わせ目７を第２のシリコン酸化膜８で埋めて再度熱処理を行う。これにより、第１のシリコン酸化膜６及び第２のシリコン酸化膜８を高密度化し、均一なエッチングレートを持つ強固な素子分離酸化膜９として溝４内を充填する。 （もっと読む）

【課題】ＥＳＤ耐性が高い半導体装置を提供する。
【解決手段】Ｐ型基板２上にＣＭＯＳ領域及びＤＭＯＳ領域が形成された半導体装置１において、Ｐ型基板２上にＮ型エピタキシャル層３を形成し、その上にＰ型ウェル８を形成し、Ｐ型ウェル８の表層にＮ^＋型のソース層１２及びドレイン層１３を設ける。そして、ドレイン層１３の直下域にＮ型ベース層３１及びディープＮ型ベース層３２を形成し、ソース層１２の直下域にＰ型ベース層３３及びディープＰ型ベース層３４を形成する。これにより、ディープＮ型ベース層３２とＮ型エピタキシャル層３との間に配置されたＰ型ウェル８のパンチスルー電圧Ｖ_ＰＴを、ソース層１２、Ｐ型ウェル８及びドレイン層１３からなる寄生横バイポーラトランジスタ４２の動作電圧Ｖ_ｔ１よりも低くする。 （もっと読む）

【課題】仕事関数が所望の値に制御されたメタルゲート電極を備える半導体装置を提供する。
【解決手段】半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。仕事関数制御層５と低抵抗層７との間に中間層６を設けたことにより、仕事関数制御層５へのあるいは仕事関数制御層５からのＮ等の拡散が抑制され、その仕事関数の変動が抑制されるようになる。 （もっと読む）

【課題】いかなる位置に形成されたトランジスタに対してもダミーパターンを形成することを可能にして、トランジスタ特性の変動を抑制することを可能にする。
【解決手段】半導体基板１１のアクティブ領域１２上にゲート絶縁膜１４を介して形成された複数のゲート電極１５と、前記アクティブ領域１２上の少なくとも前記ゲート電極１５間の一部に形成されたダミーパターン１６とを有し、前記ゲート電極１５同士が隣接するゲート電極１５−１、１５−２間の間隔、および前記ダミーパターン１６−１とそれと隣接する前記ゲート電極１５−２、１５−３との間隔が所定の範囲内となるように前記ダミーパターン１６−１が形成されていることを特徴とする。 （もっと読む）

【課題】 ＮＢＴＩ劣化を抑制することのできるトランジスタ構造を有する半導体装置を提供する。
【解決手段】 半導体装置は、ｎ型領域を有するシリコン基板と、前記ｎ型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース／ドレイン領域と、酸化シリコンを用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、前記凹部を埋める、下地のバリア層とその上の銅領域を含む銅配線と、前記銅配線を覆って、前記層間絶縁膜上に形成された炭化シリコン層と、を有する。 （もっと読む）

【課題】溝の形状を維持しながらバリを除去するとともに、溝内壁におけるシリコン表面のダメージを除去することが可能な半導体装置の製造方法、及び該製造方法によって製造された半導体装置を提供する。
【解決手段】基板１に埋設領域Ｍを形成して素子分離を行なう工程と、基板１に溝７ａ，７ｂ，７ｃのパターンを形成する工程と、溝７ａ，７ｂ，７ｃ内壁に保護膜８を形成する工程と、異方性の強い条件でエッチバックすることにより、溝７ａ，７ｂ，７ｃのゲート垂直方向側壁７ｄの一部に保護膜８を残しながら、溝７ａ，７ｂ，７ｃのゲート平行方向内壁７ｅの保護膜８を除去する工程と、保護膜８の除去によってシリコンが露出した領域に水素ベーク処理を行って、溝７ａ，７ｂ，７ｃのパターン形成の際に副生されたバリ１ａ，１ａを除去する工程と、を少なくとも有することを特徴とする。 （もっと読む）

【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。 （もっと読む）

【課題】ドレイン電圧−ドレイン電流温度特性を調整できるＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】半導体基板１に互いに間隔をもって形成されたソース５とドレイン７と、ソース５とドレイン７の間の半導体基板１上にゲート絶縁膜９を介して形成されたゲート電極１１をもつＭＯＳトランジスタを備えている。ドレイン７のゲート電極１１側の端部は上方から見てゲート電極１１に重複している。ソース５は上方から見てゲート電極１１とは間隔をもって形成されている。 （もっと読む）