高耐圧ＭＯＳトランジスタの回路シミュレーション方法
【課題】双方向ＭＯＳとしてのモデルを実現可能とし、高耐圧ＭＯＳのシミュレーション精度を向上する。
【解決手段】高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＮＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴ（ＪＮ１、ＪＮ２）をそれぞれ付加し、第１のＪＦＥＴ（Ｊ１）のゲートに第１のダイオード（Ｄ１）の一端を接続し、第１のダイオード（Ｄ１）の他端を、前記ＮＭＯＳＦＥＴのソースに接続し、第２のＪＦＥＴ（Ｊ２）のゲートに第２ダイオード（Ｄ２）の一端を接続し、第２のダイオード（Ｄ２）の他端を前記ＮＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う。
【解決手段】高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＮＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴ（ＪＮ１、ＪＮ２）をそれぞれ付加し、第１のＪＦＥＴ（Ｊ１）のゲートに第１のダイオード（Ｄ１）の一端を接続し、第１のダイオード（Ｄ１）の他端を、前記ＮＭＯＳＦＥＴのソースに接続し、第２のＪＦＥＴ（Ｊ２）のゲートに第２ダイオード（Ｄ２）の一端を接続し、第２のダイオード（Ｄ２）の他端を前記ＮＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタのシミュレーション技術に関し、特に高耐圧ＭＯＳトランジスタの回路シミュレーション方法に関する。
【背景技術】
【０００２】
半導体装置開発において、実際の半導体装置の作成の前に、各種シミュレーションを行い、半導体装置が所望の電気的特性を満たすか否かの検証が行われる。その際に、回路シミュレーションとしてＳＰＩＣＥ等が用いられる。シミュレーションの精度を確保するには、半導体装置で用いられる個々の素子に関して、実製品の特性値とＳＰＩＣＥでの計算値とを合わせる必要がある。
【０００３】
なお、ＳＰＩＣＥにおいて、通常のＭＯＳに関して使われているモデルとしてＢＳＩＭ３Ｖ３モデルが一般的であるが、これは、現在の市販のシミュレータには必ず装備されているモデル式である。
【０００４】
近時のＬＳＩのＳｏＣ（Ｓｉｌｉｃｏｎ Ｏｎ Ｃｈｉｐ）化によって、高い耐圧を必要とする周辺用トランジスタに、ＭＯＳトランジスタが多用されるに到っている。高耐圧ＭＯＳトランジスタは、チャネル領域とドレイン（ソース）電極との間に低濃度不純物領域が配設されている。
【０００５】
しかしながら、この部分の特性がＢＳＩＭ３Ｖ３モデルには表現されていない。このため、特性は合わないことが判っている。
【０００６】
また、このドレイン電流がゲート電圧に比例して増加するという特性は、ＢＳＩＭ３Ｖ３モデルの根源を成す特性なので、改良も難しい。
【０００７】
これをモデル式の上より論じると、ゲート電圧の増加に対してドレイン電流の変化小になる式が存在しないことに起因している。
【０００８】
また、ドレイン電圧大に従って、ドレイン電流小となる自己発熱を表すパラメータも無いことにも起因する。
【０００９】
図５は、特許文献１に開示されている、高耐圧ＭＯＳのシミュレーションを行うためのマクロモデルを示す図である。高耐圧ＭＯＳトランジスタの素子モデルを、複数の素子モデルを組み合わせて定義している。基本特性は、標準ＭＯＳモデルＭＭＡＩＮで表現し、低濃度ドレイン拡散層の伝導率変調効果は、ドレイン電圧及びゲート電圧で値が変化する可変素子モデルＪＦＥＴで表現している。
【００１０】
さらにゲート・ドレインのオーバーラップ容量をゲート・バルク間のＭＯＳ容量ＭＣＡＰで表現している。この容量モデルに直列配置される定抵抗モデルＲＤＩを付加し、さらに具体的な形態として、前記素子モデルには、ドレイン電極とサブストレートとの間のダイオードモデルＤＤＳＵＢ、ドレイン電極とソース電極との間のダイオードモデルＤＤＳ、ゲート電極とドレイン電極との間のオーバーラップ容量モデルＣＧＤ、及びゲート電極とソース電極との間のオーバーラップ容量モデルＣＧＳを含むことが、実際のデバイス特性に則することになるとしている。
【００１１】
【特許文献１】特開２００５−１９０３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上の特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による関連技術の分析を与える。
【００１３】
高耐圧ＭＯＳを使った回路は、信頼性、高耐圧の点から、双方向動作を主眼にした回路が多い。このため、双方向ＭＯＳ（両側ＭＯＳ、両方向ＭＯＳ）を使った設計が多用される。
【００１４】
図６は、ＭＯＳのＶＳＤ−ＩＳＤ特性を示す図である。ＶＳＤ−ＩＳＤ特性は、ＮＭＯＳのドレイン側を高電位にしたＶＤＳ−ＩＤＳ特性（通常のＮＭＯＳのドレイン・ソース間電流ＩＤＳとドレイン・ソース間電圧ＶＤＳの特性）に対して、ソース側を高電位にした場合のソース・ドレイン間電流ＩＳＤとソース・ドレイン間電圧ＶＳＤの特性を表している。
【００１５】
図６のＶＳＤ−ＩＳＤ特性図は、図５の高耐圧ＭＯＳのシミュレーションを行うためのマクロモデルを用いて、ＶＧＤ＝０〜４０Ｖの条件でＶＳＤ−ＩＳＤ特性をシミュレーション値と実製品の測定値との比較を行ったグラフである。シミュレーション値と実製品の測定値において、ソースを高電位にした場合の特性が、大きく異なっている。
【００１６】
これは、関連技術として説明したマクロモデルにおいて、ドレイン側にのみ、追加素子である可変素子モデルＪＦＥＴを用いてモデルが作成されていることによる。これでは、双方向動作を主眼とした、双方向ＭＯＳとして使用することが出来ない。
【課題を解決するための手段】
【００１７】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００１８】
本発明は、ＭＯＳトランジスタの回路シミュレーションモデルとして、前記ＭＯＳトランジスタのドレイン側とソース側のそれぞれの電源パスに第１、第２のトランジスタ素子を挿入し、ドレイン側とソース側の電位の高低に応じて、前記第１及び第２のトランジスタ素子の一方をオンさせ、他方をオフさせる回路素子を含むマクロモデルを用いてシミュレーションを行う。本発明において、ドレイン側が高電位の場合、前記第２のトランジスタ素子がオンし、前記第１のトランジスタ素子がオフし、ソース側が高電位の場合、前記第１のトランジスタ素子がオンし、前記第２のトランジスタ素子がオフする。
【００１９】
本発明の１つの側面においては、高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴをそれぞれ付加し、前記ＭＯＳＦＥＴのドレイン側に配置した前記第１のＪＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記ＭＯＳＦＥＴのソースに接続し、前記ＭＯＳＦＥＴのソース側に配置した前記第２のＪＦＥＴのゲートに第２ダイオードの一端を接続し、前記第２のダイオードの他端を前記ＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う。
【００２０】
本発明において、前記ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴよりなり、前記第１、第２のＪＦＥＴが第１、第２のＮチャネルＪＦＥＴよりなり、前記ＮチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第１、第２のＮチャネルＪＦＥＴをそれぞれ付加し、前記ＮチャネルＭＯＳＦＥＴのドレイン側に配置した前記第１のＮチャネルＪＦＥＴのゲートに、前記第１のダイオードのアノードを接続し、前記第１のダイオードのカソードを、前記ＮチャネルＭＯＳＦＥＴのソースに接続し、前記ＮチャネルＭＯＳＦＥＴのソース側に配置した前記第２のＮチャネルＪＦＥＴのゲートに前記第２のダイオードのアノードを接続し、前記第２ダイオードのカソードを前記ＮチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルが提供される。
【００２１】
本発明においては、前記ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴよりなり、前記第１、第２のＪＦＥＴが第１、第２のＰチャネルＪＦＥＴよりなり、前記ＰチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第１、第２のＰチャネルＪＦＥＴとをそれぞれ付加し、前記ＰチャネルＭＯＳＦＥＴのドレイン側に配置した前記第１のＰチャネルＪＦＥＴのゲートに前記第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを前記ＰチャネルＭＯＳＦＥＴのソースに接続し、前記ＰチャネルＭＯＳＦＥＴのソース側に配置した第２のＰチャネルＪＦＥＴのゲートに前記第２のダイオードのカソードを接続し、前記第２のダイオードのアノードを前記ＰチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルが提供される。
【００２２】
本発明においては、高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、第１のＭＯＳＦＥＴのドレイン側とソース側に第２、第３のＭＯＳＦＥＴをそれぞれ付加し、前記第１のＭＯＳＦＥＴのドレイン側に配置した前記第２のＭＯＳＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記第１のＭＯＳＦＥＴのソースに接続し、
前記第１のＭＯＳＦＥＴのソース側に配置した前記第３のＭＯＳＦＥＴのゲートに前記第２のダイオードの一端を接続し、前記第２のダイオードの他端を前記第１のＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う。
【００２３】
本発明においては、前記第１のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴよりなり、前記第２、第３のＭＯＳＦＥＴが第２、第３のＮチャネルＭＯＳＦＥＴよりなり、
前記第１のＮチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第２、第３のＮチャネルＭＯＳＦＥＴをそれぞれ付加し、前記第１のＮチャネルＭＯＳＦＥＴのドレイン側に配置した前記第２のＮチャネルＭＯＳＦＥＴのゲートに、前記第１のダイオードのアノードを接続し、前記第１のダイオードのカソードを、前記第１のＮチャネルＭＯＳＦＥＴのソースに接続し、前記第１のＮチャネルＭＯＳＦＥＴのソース側に配置した前記第３のＮチャネルＭＯＳＦＥＴのゲートに前記第１のダイオードのアノードを接続し、前記第２のダイオードのカソードを前記第１のＮチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルが提供される。
【００２４】
本発明においては、前記第１のＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴよりなり、前記第２、第３のＭＯＳＦＥＴが第２、第３のＰチャネルＭＯＳＦＥＴよりなり、
前記ＰチャネルＭＯＳＦＥＴのドレイン側に配置した前記第２のＰチャネルＭＯＳＦＥＴのゲートに前記第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを前記第１のＰチャネルＭＯＳＦＥＴのソースに接続し、
前記第１のＰチャネルＭＯＳＦＥＴのソース側に配置した前記第３のＰチャネルＭＯＳＦＥＴのゲートに前記第２のダイオードのカソードを接続し、前記第２のダイオードのアノードを前記第１のＰチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルが提供される。
【発明の効果】
【００２５】
本発明によれば、高耐圧ＭＯＳトランジスタの回路シミュレーションモデルにおいて、標準素子モデルのドレインおよびソース側に素子モデルを配置し、双方向ＭＯＳとしてのモデルを実現可能とし、高耐圧ＭＯＳトランジスタのシミュレーション精度を向上することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の１つの態様においては、高耐圧ＭＯＳの回路シミュレーションモデルにおいて、ドレイン側とソース側の両方に、高耐圧マクロ用の寄生素子を配置して一方の寄生素子を使っている場合、他方の寄生素子はショート状態になるように、高耐圧マクロ用の寄生素子にダイオードを追加することにより、双方向ＭＯＳとしてのモデルを実現した。
【００２７】
本発明においては、高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｔｏｒ）をそれぞれ付加し、前記ＭＯＳＦＥＴのドレイン側に配置した前記第１のＪＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記ＭＯＳＦＥＴのソースに接続し、前記ＭＯＳＦＥＴのソース側に配置した前記第２のＪＦＥＴのゲートに第２のダイオードの一端を接続し、前記第２のダイオードの他端を前記ＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う方法（あるいは、シミュレーション装置、該シミュレーションをコンピュータで実行するプログラム、あるいは、該プログラムを記録した記憶媒体）が提供される。
【００２８】
本発明においては、高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＭＯＳＦＥＴのドレイン側とソース側に前記ＭＯＳＦＥＴと同一導電型の第１、第２のＪＦＥＴをそれぞれ付加し、前記ＭＯＳＦＥＴのドレイン側に配置した前記第１のＪＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記ＭＯＳＦＥＴのソースに接続し、前記ＭＯＳＦＥＴのソース側に配置した前記第２のＪＦＥＴのゲートに第２ダイオードの一端を接続し、前記第２のダイオードの他端を前記ＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う方法（あるいは、シミュレーション装置、該シミュレーションをコンピュータで実行するプログラム、あるいは、該プログラムを記録した記憶媒体）が提供される。以下実施例に即して説明する。
【実施例】
【００２９】
図１は、本発明の一実施例の高耐圧ＭＯＳのシミュレーションを行うためのマクロモデルの構成を示す図である。なお、図１に示したマクロモデルは、回路シミュレーションのライブラリとして記憶媒体等に記憶保持される。図１に示すように、基本特性を表すＮチャネルＭＯＳＦＥＴ（以下「ＮＭＯＳ」という）のドレイン側に、ＮチャネルＪＦＥＴ（ＪＮ１）とを付加し、ソース側にＮチャネルＪＦＥＴ（ＪＮ２）を付加する。ＮチャネルＪＦＥＴ（ＪＮ１）のゲートにダイオード（Ｄ１）のアノードを接続し、ダイオード（Ｄ１）のカソード側をＮＭＯＳのソースに接続する。ＮチャネルＪＦＥＴ（ＪＮ２）のゲートに、ダイオード（Ｄ２）のアノードを接続し、ダイオード（Ｄ２）のカソード側をＮＭＯＳのドレインに接続する。
【００３０】
ＮＭＯＳのドレイン側とソース側にそれぞれＮチャネルＪＦＥＴ（ＪＮ１、ＪＮ２）を接続し、ＮチャネルＪＦＥＴ（ＪＮ１、ＪＮ２）のそれぞれのゲートにダイオード（Ｄ１、Ｄ２）を接続することにより、ＮチャネルＪＦＥＴ（ＪＮ１、ＪＮ２）のうちのいずれか一方のみが動作するようにしている。すなわち、ドレイン側の電位が高く、ソース側の電位が０近辺の時には、ダイオード（Ｄ１）がＯＮ（オン）状態、ダイオード（Ｄ２）がＯＦＦ（オフ）状態となり、ＮチャネルＪＦＥＴ（ＪＮ１）は電流が流れにくいＯＦＦ状態、ＮチャネルＪＦＥＴ（ＪＮ２）はＯＮ状態となる。すなわち、ＮチャネルＪＦＥＴ（ＪＮ２）のみが動作する状態となる。
【００３１】
逆に、ドレイン側の電圧が０近辺で、ソース側の電位が高い場合には、ダイオード（Ｄ２）がＯＮ状態、ダイオード（Ｄ１）がＯＦＦ状態となり、ＮチャネルＪＦＥＴ（ＪＮ２）は電流が流れにくいＯＦＦ状態、ＮチャネルＪＦＥＴ（ＪＮ１）はＯＮ状態となる。すなわち、ＮチャネルＪＦＥＴ（ＪＮ１）のみが動作する状態となる。
【００３２】
図２は、本発明の一実施例のＶＳＤ−ＩＳＤ特性図である。この特性図は、図１の本発明のマクロモデルを用いて、ＶＧＤ＝０〜４０Ｖの条件でＶＳＤ−ＩＳＤ特性をシミュレーションした結果と実製品の測定値との比較を行ったグラフである。すなわち、本発明に係るシミュレーション方法によるシミュレーション結果の一具体例を示す図である。図２において、横軸はソース・ドレイン間電圧ＶＳＤ［Ｖ］、縦軸はソース・ドレイン間電流ＩＳＤ［Ａ］であり、実製品の測定値をドットで示し、シミュレーション値を実線で示す。
【００３３】
ソース側を高電位にした場合において、シミュレーション値と実製品の測定値がほぼ一致している。これは、ドレイン側の電位が高い場合には、ＮチャネルＪＦＥＴ（ＪＮ２）が動作し、ソース側の電位が高い場合は、ＮチャネルＪＦＥＴ（ＪＮ１）が動作することにより、ドレイン側、ソース側のいずれが高い場合でも、高耐圧ＭＯＳトランジスタのチャネル領域とドレイン（ソース）電極との間に存在する低濃度不純物領域部の特性を実現可能としたことによる。
【００３４】
図３は、本発明の第２の実施例のマクロモデルの構成を示す図である。前記第１の実施例が高耐圧のＮＭＯＳであるのに対して、本実施例において、マクロモデルは、高耐圧のＰチャネルＭＯＳＦＥＴ（以下「ＰＭＯＳ」という）である。
【００３５】
マクロモデルの構成は、図１のＮＭＯＳに対してＰＭＯＳを配置し、図１のＮチャネルＪＦＥＴ（ＪＮ１、ＪＮ２）に対して、ＰチャネルＪＦＥＴ（ＪＰ１、ＪＰ２）を配置し、図１のダイオード（Ｄ１、Ｄ２）に対して配置方向を逆にすることにより、極性を逆にしたダイオード（Ｄ１、Ｄ２）を配置する。すなわち、ＰＭＯＳのドレイン側とソース側にＰチャネルＪＦＥＴ（ＪＰ１、ＪＰ２）をそれぞれ付加し、ＰチャネルＪＦＥＴ（ＪＰ１）のゲートにダイオード（Ｄ１）のカソードを接続し、ダイオード（Ｄ１）のアノードをＰＭＯＳのソースに接続し、ＰチャネルＪＦＥＴ（ＪＰ２）のゲートにダイオード（Ｄ２）のカソードを接続し、ダイオード（Ｄ２）のアノードをＰＭＯＳのドレインに接続している。
【００３６】
ソース側の電位が高く、ドレイン側の電位が０近辺の時には、ダイオード（Ｄ１）がＯＮ状態、ダイオード（Ｄ２）がＯＦＦ状態となり、ＰチャネルＪＦＥＴ（ＪＰ１）は電流が流れにくいＯＦＦ状態、ＰチャネルＪＦＥＴ（ＪＰ２）はＯＮ状態となる。すなわち、ＰチャネルＪＦＥＴ（ＪＰ２）のみが動作する状態となる。
【００３７】
逆に、ソース側の電圧が０近辺で、ドレイン側の電位が高い場合には、ダイオード（Ｄ２）がＯＮ状態、ダイオード（Ｄ１）がＯＦＦ状態となり、ＰチャネルＪＦＥＴ（ＪＰ２）は電流が流れにくいＯＦＦ状態、ＰチャネルＪＦＥＴ（ＪＰ１）はＯＮ状態となる。すなわち、ＰチャネルＪＦＥＴ（ＪＰ１）のみが動作する状態となる。
【００３８】
図３の構成により、高耐圧のＰＭＯＳのシミュレーションモデルが実現できるため、高耐圧ＰＭＯＳの高精度なシミュレーションが可能になる。
【００３９】
図４は、本発明の第３の実施例のマクロモデルを示す図である。図１の前記第１の実施例では、マクロモデルの構成にＮチャネルＪＦＥＴを利用しているが、本実施例においては、ＭＯＳＦＥＴのみで構成している。
【００４０】
図１のＪＮ１およびＪＮ２のＮチャネルＪＦＥＴに対して、ＮＭＯＳであるＦＥＴＮｃｈ１、ＦＥＴＮｃｈ２を配置している。
【００４１】
図４の構成により、一般的に、ＪＦＥＴの回路モデルと比較してＭＯＳの回路モデルは、シミュレーションの設定を多様に行うための多くの設定パラメータを有している。本実施例においては、このＭＯＳの回路モデルを用いて構成し、より多様な設定を行うことにより、複雑なマクロモデルによるシミュレーションが可能となる。
【００４２】
本実施例によれば、標準素子モデルのドレインおよびソース側に素子モデルを配置することによって、高耐圧ＭＯＳのシミュレーションを精度良く行うことができる。
【００４３】
なお、上記の特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例のマクロモデルを示す図である。
【図２】本発明の第１の実施例のＶＳＤ−ＩＳＤ特性図である。
【図３】本発明の第２の実施例のマクロモデルを示す図である。
【図４】本発明の第３の実施例のマクロモデルを示す図である。
【図５】関連技術のマクロモデルを示す図である。
【図６】関連技術のＶＳＤ−ＩＳＤ特性図である。
【符号の説明】
【００４５】
Ｄ１、Ｄ２ ダイオード
ＪＮ１、ＪＮ２ ＮチャネルＪＦＥＴ
ＪＰ１、ＪＰ２ ＰチャネルＪＦＥＴ
ＮＭＯＳ ＮチャネルＭＯＳＦＥＴ
ＰＭＯＳ ＰチャネルＭＯＳＦＥＴ
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタのシミュレーション技術に関し、特に高耐圧ＭＯＳトランジスタの回路シミュレーション方法に関する。
【背景技術】
【０００２】
半導体装置開発において、実際の半導体装置の作成の前に、各種シミュレーションを行い、半導体装置が所望の電気的特性を満たすか否かの検証が行われる。その際に、回路シミュレーションとしてＳＰＩＣＥ等が用いられる。シミュレーションの精度を確保するには、半導体装置で用いられる個々の素子に関して、実製品の特性値とＳＰＩＣＥでの計算値とを合わせる必要がある。
【０００３】
なお、ＳＰＩＣＥにおいて、通常のＭＯＳに関して使われているモデルとしてＢＳＩＭ３Ｖ３モデルが一般的であるが、これは、現在の市販のシミュレータには必ず装備されているモデル式である。
【０００４】
近時のＬＳＩのＳｏＣ（Ｓｉｌｉｃｏｎ Ｏｎ Ｃｈｉｐ）化によって、高い耐圧を必要とする周辺用トランジスタに、ＭＯＳトランジスタが多用されるに到っている。高耐圧ＭＯＳトランジスタは、チャネル領域とドレイン（ソース）電極との間に低濃度不純物領域が配設されている。
【０００５】
しかしながら、この部分の特性がＢＳＩＭ３Ｖ３モデルには表現されていない。このため、特性は合わないことが判っている。
【０００６】
また、このドレイン電流がゲート電圧に比例して増加するという特性は、ＢＳＩＭ３Ｖ３モデルの根源を成す特性なので、改良も難しい。
【０００７】
これをモデル式の上より論じると、ゲート電圧の増加に対してドレイン電流の変化小になる式が存在しないことに起因している。
【０００８】
また、ドレイン電圧大に従って、ドレイン電流小となる自己発熱を表すパラメータも無いことにも起因する。
【０００９】
図５は、特許文献１に開示されている、高耐圧ＭＯＳのシミュレーションを行うためのマクロモデルを示す図である。高耐圧ＭＯＳトランジスタの素子モデルを、複数の素子モデルを組み合わせて定義している。基本特性は、標準ＭＯＳモデルＭＭＡＩＮで表現し、低濃度ドレイン拡散層の伝導率変調効果は、ドレイン電圧及びゲート電圧で値が変化する可変素子モデルＪＦＥＴで表現している。
【００１０】
さらにゲート・ドレインのオーバーラップ容量をゲート・バルク間のＭＯＳ容量ＭＣＡＰで表現している。この容量モデルに直列配置される定抵抗モデルＲＤＩを付加し、さらに具体的な形態として、前記素子モデルには、ドレイン電極とサブストレートとの間のダイオードモデルＤＤＳＵＢ、ドレイン電極とソース電極との間のダイオードモデルＤＤＳ、ゲート電極とドレイン電極との間のオーバーラップ容量モデルＣＧＤ、及びゲート電極とソース電極との間のオーバーラップ容量モデルＣＧＳを含むことが、実際のデバイス特性に則することになるとしている。
【００１１】
【特許文献１】特開２００５−１９０３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上の特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による関連技術の分析を与える。
【００１３】
高耐圧ＭＯＳを使った回路は、信頼性、高耐圧の点から、双方向動作を主眼にした回路が多い。このため、双方向ＭＯＳ（両側ＭＯＳ、両方向ＭＯＳ）を使った設計が多用される。
【００１４】
図６は、ＭＯＳのＶＳＤ−ＩＳＤ特性を示す図である。ＶＳＤ−ＩＳＤ特性は、ＮＭＯＳのドレイン側を高電位にしたＶＤＳ−ＩＤＳ特性（通常のＮＭＯＳのドレイン・ソース間電流ＩＤＳとドレイン・ソース間電圧ＶＤＳの特性）に対して、ソース側を高電位にした場合のソース・ドレイン間電流ＩＳＤとソース・ドレイン間電圧ＶＳＤの特性を表している。
【００１５】
図６のＶＳＤ−ＩＳＤ特性図は、図５の高耐圧ＭＯＳのシミュレーションを行うためのマクロモデルを用いて、ＶＧＤ＝０〜４０Ｖの条件でＶＳＤ−ＩＳＤ特性をシミュレーション値と実製品の測定値との比較を行ったグラフである。シミュレーション値と実製品の測定値において、ソースを高電位にした場合の特性が、大きく異なっている。
【００１６】
これは、関連技術として説明したマクロモデルにおいて、ドレイン側にのみ、追加素子である可変素子モデルＪＦＥＴを用いてモデルが作成されていることによる。これでは、双方向動作を主眼とした、双方向ＭＯＳとして使用することが出来ない。
【課題を解決するための手段】
【００１７】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００１８】
本発明は、ＭＯＳトランジスタの回路シミュレーションモデルとして、前記ＭＯＳトランジスタのドレイン側とソース側のそれぞれの電源パスに第１、第２のトランジスタ素子を挿入し、ドレイン側とソース側の電位の高低に応じて、前記第１及び第２のトランジスタ素子の一方をオンさせ、他方をオフさせる回路素子を含むマクロモデルを用いてシミュレーションを行う。本発明において、ドレイン側が高電位の場合、前記第２のトランジスタ素子がオンし、前記第１のトランジスタ素子がオフし、ソース側が高電位の場合、前記第１のトランジスタ素子がオンし、前記第２のトランジスタ素子がオフする。
【００１９】
本発明の１つの側面においては、高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴをそれぞれ付加し、前記ＭＯＳＦＥＴのドレイン側に配置した前記第１のＪＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記ＭＯＳＦＥＴのソースに接続し、前記ＭＯＳＦＥＴのソース側に配置した前記第２のＪＦＥＴのゲートに第２ダイオードの一端を接続し、前記第２のダイオードの他端を前記ＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う。
【００２０】
本発明において、前記ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴよりなり、前記第１、第２のＪＦＥＴが第１、第２のＮチャネルＪＦＥＴよりなり、前記ＮチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第１、第２のＮチャネルＪＦＥＴをそれぞれ付加し、前記ＮチャネルＭＯＳＦＥＴのドレイン側に配置した前記第１のＮチャネルＪＦＥＴのゲートに、前記第１のダイオードのアノードを接続し、前記第１のダイオードのカソードを、前記ＮチャネルＭＯＳＦＥＴのソースに接続し、前記ＮチャネルＭＯＳＦＥＴのソース側に配置した前記第２のＮチャネルＪＦＥＴのゲートに前記第２のダイオードのアノードを接続し、前記第２ダイオードのカソードを前記ＮチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルが提供される。
【００２１】
本発明においては、前記ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴよりなり、前記第１、第２のＪＦＥＴが第１、第２のＰチャネルＪＦＥＴよりなり、前記ＰチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第１、第２のＰチャネルＪＦＥＴとをそれぞれ付加し、前記ＰチャネルＭＯＳＦＥＴのドレイン側に配置した前記第１のＰチャネルＪＦＥＴのゲートに前記第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを前記ＰチャネルＭＯＳＦＥＴのソースに接続し、前記ＰチャネルＭＯＳＦＥＴのソース側に配置した第２のＰチャネルＪＦＥＴのゲートに前記第２のダイオードのカソードを接続し、前記第２のダイオードのアノードを前記ＰチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルが提供される。
【００２２】
本発明においては、高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、第１のＭＯＳＦＥＴのドレイン側とソース側に第２、第３のＭＯＳＦＥＴをそれぞれ付加し、前記第１のＭＯＳＦＥＴのドレイン側に配置した前記第２のＭＯＳＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記第１のＭＯＳＦＥＴのソースに接続し、
前記第１のＭＯＳＦＥＴのソース側に配置した前記第３のＭＯＳＦＥＴのゲートに前記第２のダイオードの一端を接続し、前記第２のダイオードの他端を前記第１のＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う。
【００２３】
本発明においては、前記第１のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴよりなり、前記第２、第３のＭＯＳＦＥＴが第２、第３のＮチャネルＭＯＳＦＥＴよりなり、
前記第１のＮチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第２、第３のＮチャネルＭＯＳＦＥＴをそれぞれ付加し、前記第１のＮチャネルＭＯＳＦＥＴのドレイン側に配置した前記第２のＮチャネルＭＯＳＦＥＴのゲートに、前記第１のダイオードのアノードを接続し、前記第１のダイオードのカソードを、前記第１のＮチャネルＭＯＳＦＥＴのソースに接続し、前記第１のＮチャネルＭＯＳＦＥＴのソース側に配置した前記第３のＮチャネルＭＯＳＦＥＴのゲートに前記第１のダイオードのアノードを接続し、前記第２のダイオードのカソードを前記第１のＮチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルが提供される。
【００２４】
本発明においては、前記第１のＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴよりなり、前記第２、第３のＭＯＳＦＥＴが第２、第３のＰチャネルＭＯＳＦＥＴよりなり、
前記ＰチャネルＭＯＳＦＥＴのドレイン側に配置した前記第２のＰチャネルＭＯＳＦＥＴのゲートに前記第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを前記第１のＰチャネルＭＯＳＦＥＴのソースに接続し、
前記第１のＰチャネルＭＯＳＦＥＴのソース側に配置した前記第３のＰチャネルＭＯＳＦＥＴのゲートに前記第２のダイオードのカソードを接続し、前記第２のダイオードのアノードを前記第１のＰチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルが提供される。
【発明の効果】
【００２５】
本発明によれば、高耐圧ＭＯＳトランジスタの回路シミュレーションモデルにおいて、標準素子モデルのドレインおよびソース側に素子モデルを配置し、双方向ＭＯＳとしてのモデルを実現可能とし、高耐圧ＭＯＳトランジスタのシミュレーション精度を向上することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の１つの態様においては、高耐圧ＭＯＳの回路シミュレーションモデルにおいて、ドレイン側とソース側の両方に、高耐圧マクロ用の寄生素子を配置して一方の寄生素子を使っている場合、他方の寄生素子はショート状態になるように、高耐圧マクロ用の寄生素子にダイオードを追加することにより、双方向ＭＯＳとしてのモデルを実現した。
【００２７】
本発明においては、高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｔｏｒ）をそれぞれ付加し、前記ＭＯＳＦＥＴのドレイン側に配置した前記第１のＪＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記ＭＯＳＦＥＴのソースに接続し、前記ＭＯＳＦＥＴのソース側に配置した前記第２のＪＦＥＴのゲートに第２のダイオードの一端を接続し、前記第２のダイオードの他端を前記ＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う方法（あるいは、シミュレーション装置、該シミュレーションをコンピュータで実行するプログラム、あるいは、該プログラムを記録した記憶媒体）が提供される。
【００２８】
本発明においては、高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＭＯＳＦＥＴのドレイン側とソース側に前記ＭＯＳＦＥＴと同一導電型の第１、第２のＪＦＥＴをそれぞれ付加し、前記ＭＯＳＦＥＴのドレイン側に配置した前記第１のＪＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記ＭＯＳＦＥＴのソースに接続し、前記ＭＯＳＦＥＴのソース側に配置した前記第２のＪＦＥＴのゲートに第２ダイオードの一端を接続し、前記第２のダイオードの他端を前記ＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う方法（あるいは、シミュレーション装置、該シミュレーションをコンピュータで実行するプログラム、あるいは、該プログラムを記録した記憶媒体）が提供される。以下実施例に即して説明する。
【実施例】
【００２９】
図１は、本発明の一実施例の高耐圧ＭＯＳのシミュレーションを行うためのマクロモデルの構成を示す図である。なお、図１に示したマクロモデルは、回路シミュレーションのライブラリとして記憶媒体等に記憶保持される。図１に示すように、基本特性を表すＮチャネルＭＯＳＦＥＴ（以下「ＮＭＯＳ」という）のドレイン側に、ＮチャネルＪＦＥＴ（ＪＮ１）とを付加し、ソース側にＮチャネルＪＦＥＴ（ＪＮ２）を付加する。ＮチャネルＪＦＥＴ（ＪＮ１）のゲートにダイオード（Ｄ１）のアノードを接続し、ダイオード（Ｄ１）のカソード側をＮＭＯＳのソースに接続する。ＮチャネルＪＦＥＴ（ＪＮ２）のゲートに、ダイオード（Ｄ２）のアノードを接続し、ダイオード（Ｄ２）のカソード側をＮＭＯＳのドレインに接続する。
【００３０】
ＮＭＯＳのドレイン側とソース側にそれぞれＮチャネルＪＦＥＴ（ＪＮ１、ＪＮ２）を接続し、ＮチャネルＪＦＥＴ（ＪＮ１、ＪＮ２）のそれぞれのゲートにダイオード（Ｄ１、Ｄ２）を接続することにより、ＮチャネルＪＦＥＴ（ＪＮ１、ＪＮ２）のうちのいずれか一方のみが動作するようにしている。すなわち、ドレイン側の電位が高く、ソース側の電位が０近辺の時には、ダイオード（Ｄ１）がＯＮ（オン）状態、ダイオード（Ｄ２）がＯＦＦ（オフ）状態となり、ＮチャネルＪＦＥＴ（ＪＮ１）は電流が流れにくいＯＦＦ状態、ＮチャネルＪＦＥＴ（ＪＮ２）はＯＮ状態となる。すなわち、ＮチャネルＪＦＥＴ（ＪＮ２）のみが動作する状態となる。
【００３１】
逆に、ドレイン側の電圧が０近辺で、ソース側の電位が高い場合には、ダイオード（Ｄ２）がＯＮ状態、ダイオード（Ｄ１）がＯＦＦ状態となり、ＮチャネルＪＦＥＴ（ＪＮ２）は電流が流れにくいＯＦＦ状態、ＮチャネルＪＦＥＴ（ＪＮ１）はＯＮ状態となる。すなわち、ＮチャネルＪＦＥＴ（ＪＮ１）のみが動作する状態となる。
【００３２】
図２は、本発明の一実施例のＶＳＤ−ＩＳＤ特性図である。この特性図は、図１の本発明のマクロモデルを用いて、ＶＧＤ＝０〜４０Ｖの条件でＶＳＤ−ＩＳＤ特性をシミュレーションした結果と実製品の測定値との比較を行ったグラフである。すなわち、本発明に係るシミュレーション方法によるシミュレーション結果の一具体例を示す図である。図２において、横軸はソース・ドレイン間電圧ＶＳＤ［Ｖ］、縦軸はソース・ドレイン間電流ＩＳＤ［Ａ］であり、実製品の測定値をドットで示し、シミュレーション値を実線で示す。
【００３３】
ソース側を高電位にした場合において、シミュレーション値と実製品の測定値がほぼ一致している。これは、ドレイン側の電位が高い場合には、ＮチャネルＪＦＥＴ（ＪＮ２）が動作し、ソース側の電位が高い場合は、ＮチャネルＪＦＥＴ（ＪＮ１）が動作することにより、ドレイン側、ソース側のいずれが高い場合でも、高耐圧ＭＯＳトランジスタのチャネル領域とドレイン（ソース）電極との間に存在する低濃度不純物領域部の特性を実現可能としたことによる。
【００３４】
図３は、本発明の第２の実施例のマクロモデルの構成を示す図である。前記第１の実施例が高耐圧のＮＭＯＳであるのに対して、本実施例において、マクロモデルは、高耐圧のＰチャネルＭＯＳＦＥＴ（以下「ＰＭＯＳ」という）である。
【００３５】
マクロモデルの構成は、図１のＮＭＯＳに対してＰＭＯＳを配置し、図１のＮチャネルＪＦＥＴ（ＪＮ１、ＪＮ２）に対して、ＰチャネルＪＦＥＴ（ＪＰ１、ＪＰ２）を配置し、図１のダイオード（Ｄ１、Ｄ２）に対して配置方向を逆にすることにより、極性を逆にしたダイオード（Ｄ１、Ｄ２）を配置する。すなわち、ＰＭＯＳのドレイン側とソース側にＰチャネルＪＦＥＴ（ＪＰ１、ＪＰ２）をそれぞれ付加し、ＰチャネルＪＦＥＴ（ＪＰ１）のゲートにダイオード（Ｄ１）のカソードを接続し、ダイオード（Ｄ１）のアノードをＰＭＯＳのソースに接続し、ＰチャネルＪＦＥＴ（ＪＰ２）のゲートにダイオード（Ｄ２）のカソードを接続し、ダイオード（Ｄ２）のアノードをＰＭＯＳのドレインに接続している。
【００３６】
ソース側の電位が高く、ドレイン側の電位が０近辺の時には、ダイオード（Ｄ１）がＯＮ状態、ダイオード（Ｄ２）がＯＦＦ状態となり、ＰチャネルＪＦＥＴ（ＪＰ１）は電流が流れにくいＯＦＦ状態、ＰチャネルＪＦＥＴ（ＪＰ２）はＯＮ状態となる。すなわち、ＰチャネルＪＦＥＴ（ＪＰ２）のみが動作する状態となる。
【００３７】
逆に、ソース側の電圧が０近辺で、ドレイン側の電位が高い場合には、ダイオード（Ｄ２）がＯＮ状態、ダイオード（Ｄ１）がＯＦＦ状態となり、ＰチャネルＪＦＥＴ（ＪＰ２）は電流が流れにくいＯＦＦ状態、ＰチャネルＪＦＥＴ（ＪＰ１）はＯＮ状態となる。すなわち、ＰチャネルＪＦＥＴ（ＪＰ１）のみが動作する状態となる。
【００３８】
図３の構成により、高耐圧のＰＭＯＳのシミュレーションモデルが実現できるため、高耐圧ＰＭＯＳの高精度なシミュレーションが可能になる。
【００３９】
図４は、本発明の第３の実施例のマクロモデルを示す図である。図１の前記第１の実施例では、マクロモデルの構成にＮチャネルＪＦＥＴを利用しているが、本実施例においては、ＭＯＳＦＥＴのみで構成している。
【００４０】
図１のＪＮ１およびＪＮ２のＮチャネルＪＦＥＴに対して、ＮＭＯＳであるＦＥＴＮｃｈ１、ＦＥＴＮｃｈ２を配置している。
【００４１】
図４の構成により、一般的に、ＪＦＥＴの回路モデルと比較してＭＯＳの回路モデルは、シミュレーションの設定を多様に行うための多くの設定パラメータを有している。本実施例においては、このＭＯＳの回路モデルを用いて構成し、より多様な設定を行うことにより、複雑なマクロモデルによるシミュレーションが可能となる。
【００４２】
本実施例によれば、標準素子モデルのドレインおよびソース側に素子モデルを配置することによって、高耐圧ＭＯＳのシミュレーションを精度良く行うことができる。
【００４３】
なお、上記の特許文献１の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例のマクロモデルを示す図である。
【図２】本発明の第１の実施例のＶＳＤ−ＩＳＤ特性図である。
【図３】本発明の第２の実施例のマクロモデルを示す図である。
【図４】本発明の第３の実施例のマクロモデルを示す図である。
【図５】関連技術のマクロモデルを示す図である。
【図６】関連技術のＶＳＤ−ＩＳＤ特性図である。
【符号の説明】
【００４５】
Ｄ１、Ｄ２ ダイオード
ＪＮ１、ＪＮ２ ＮチャネルＪＦＥＴ
ＪＰ１、ＪＰ２ ＰチャネルＪＦＥＴ
ＮＭＯＳ ＮチャネルＭＯＳＦＥＴ
ＰＭＯＳ ＰチャネルＭＯＳＦＥＴ
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタの回路シミュレーションモデルとして、
前記ＭＯＳトランジスタのドレイン側とソース側のそれぞれの電源パスに第１、第２のトランジスタ素子を挿入し、ドレイン側とソース側の電位の高低に応じて、前記第１及び第２のトランジスタ素子の一方をオンさせ、他方をオフさせる回路素子を含むマクロモデルを用いてシミュレーションを行う、ことを特徴とするシミュレーション方法。
【請求項２】
ドレイン側が高電位の場合、前記第２のトランジスタ素子がオンし、前記第１のトランジスタ素子がオフし、
ソース側が高電位の場合、前記第１のトランジスタ素子がオンし、前記第２のトランジスタ素子がオフする、ことを特徴とする請求項１記載のシミュレーション方法。
【請求項３】
高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、
ＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴをそれぞれ付加し、
前記ＭＯＳＦＥＴのドレイン側に配置した前記第１のＪＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記ＭＯＳＦＥＴのソースに接続し、
前記ＭＯＳＦＥＴのソース側に配置した前記第２のＪＦＥＴのゲートに第２ダイオードの一端を接続し、前記第２のダイオードの他端を前記ＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う、ことを特徴とするシミュレーション方法。
【請求項４】
前記ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴよりなり、前記第１、第２のＪＦＥＴが第１、第２のＮチャネルＪＦＥＴよりなり、
前記ＮチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第１、第２のＮチャネルＪＦＥＴをそれぞれ付加し、
前記ＮチャネルＭＯＳＦＥＴのドレイン側に配置した前記第１のＮチャネルＪＦＥＴのゲートに、前記第１のダイオードのアノードを接続し、前記第１のダイオードのカソード側を、前記ＮチャネルＭＯＳＦＥＴのソースに接続し、
前記ＮチャネルＭＯＳＦＥＴのソース側に配置した前記第２のＮチャネルＪＦＥＴのゲートに前記第２のダイオードのアノードを接続し、前記第２ダイオードのカソードを前記ＮチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う、ことを特徴とする請求項３記載のシミュレーション方法。
【請求項５】
前記ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴよりなり、前記第１、第２のＪＦＥＴが第１、第２のＰチャネルＪＦＥＴよりなり、
前記ＰチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第１、第２のＰチャネルＪＦＥＴをそれぞれ付加し、
前記ＰチャネルＭＯＳＦＥＴのドレイン側に配置した前記第１のＰチャネルＪＦＥＴのゲートに前記第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを前記ＰチャネルＭＯＳＦＥＴのソースに接続し、
前記ＰチャネルＭＯＳＦＥＴのソース側に配置した第２のＰチャネルＪＦＥＴのゲートに前記第２のダイオードのカソードを接続し、前記第２のダイオードのアノードを前記ＰチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う、ことを特徴とする請求項３記載のシミュレーション方法。
【請求項６】
高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、
第１のＭＯＳＦＥＴのドレイン側とソース側に第２、第３のＭＯＳＦＥＴをそれぞれ付加し、
前記第１のＭＯＳＦＥＴのドレイン側に配置した前記第２のＭＯＳＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記第１のＭＯＳＦＥＴのソースに接続し、
前記第１のＭＯＳＦＥＴのソース側に配置した前記第３のＭＯＳＦＥＴのゲートに前記第２のダイオードの一端を接続し、前記第２のダイオードの他端を前記第１のＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う、ことを特徴とするシミュレーション方法。
【請求項７】
前記第１のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴよりなり、前記第２、第３のＭＯＳＦＥＴが第２、第３のＮチャネルＭＯＳＦＥＴよりなり、
前記第１のＮチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第２、第３のＮチャネルＭＯＳＦＥＴをそれぞれ付加し、
前記第１のＮチャネルＭＯＳＦＥＴのドレイン側に配置した前記第２のＮチャネルＭＯＳＦＥＴのゲートに、前記第１のダイオードのアノードを接続し、前記第１のダイオードのカソードを、前記第１のＮチャネルＭＯＳＦＥＴのソースに接続し、
前記第１のＮチャネルＭＯＳＦＥＴのソース側に配置した前記第３のＮチャネルＭＯＳＦＥＴのゲートに前記第１のダイオードのアノードを接続し、前記第２のダイオードのカソード側を前記第１のＮチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行うことを特徴とする請求項６記載のシミュレーション方法。
【請求項８】
前記第１のＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴよりなり、前記第２、第３のＭＯＳＦＥＴが第２、第３のＰチャネルＭＯＳＦＥＴよりなり、
前記ＰチャネルＭＯＳＦＥＴのドレイン側に配置した前記第２のＰチャネルＭＯＳＦＥＴのゲートに前記第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを前記第１のＰチャネルＭＯＳＦＥＴのソースに接続し、
前記第１のＰチャネルＭＯＳＦＥＴのソース側に配置した前記第３のＰチャネルＭＯＳＦＥＴのゲートに前記第２のダイオードのカソードを接続し、前記第２のダイオードのアノード側を前記第１のＰチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行うことを特徴とする請求項６記載のシミュレーション方法。
【請求項９】
請求項１乃至８のいずれか一に記載のシミュレーション方法で用いる前記マクロモデルを記録した記録媒体。
【請求項１】
ＭＯＳトランジスタの回路シミュレーションモデルとして、
前記ＭＯＳトランジスタのドレイン側とソース側のそれぞれの電源パスに第１、第２のトランジスタ素子を挿入し、ドレイン側とソース側の電位の高低に応じて、前記第１及び第２のトランジスタ素子の一方をオンさせ、他方をオフさせる回路素子を含むマクロモデルを用いてシミュレーションを行う、ことを特徴とするシミュレーション方法。
【請求項２】
ドレイン側が高電位の場合、前記第２のトランジスタ素子がオンし、前記第１のトランジスタ素子がオフし、
ソース側が高電位の場合、前記第１のトランジスタ素子がオンし、前記第２のトランジスタ素子がオフする、ことを特徴とする請求項１記載のシミュレーション方法。
【請求項３】
高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、
ＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴをそれぞれ付加し、
前記ＭＯＳＦＥＴのドレイン側に配置した前記第１のＪＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記ＭＯＳＦＥＴのソースに接続し、
前記ＭＯＳＦＥＴのソース側に配置した前記第２のＪＦＥＴのゲートに第２ダイオードの一端を接続し、前記第２のダイオードの他端を前記ＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う、ことを特徴とするシミュレーション方法。
【請求項４】
前記ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴよりなり、前記第１、第２のＪＦＥＴが第１、第２のＮチャネルＪＦＥＴよりなり、
前記ＮチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第１、第２のＮチャネルＪＦＥＴをそれぞれ付加し、
前記ＮチャネルＭＯＳＦＥＴのドレイン側に配置した前記第１のＮチャネルＪＦＥＴのゲートに、前記第１のダイオードのアノードを接続し、前記第１のダイオードのカソード側を、前記ＮチャネルＭＯＳＦＥＴのソースに接続し、
前記ＮチャネルＭＯＳＦＥＴのソース側に配置した前記第２のＮチャネルＪＦＥＴのゲートに前記第２のダイオードのアノードを接続し、前記第２ダイオードのカソードを前記ＮチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う、ことを特徴とする請求項３記載のシミュレーション方法。
【請求項５】
前記ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴよりなり、前記第１、第２のＪＦＥＴが第１、第２のＰチャネルＪＦＥＴよりなり、
前記ＰチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第１、第２のＰチャネルＪＦＥＴをそれぞれ付加し、
前記ＰチャネルＭＯＳＦＥＴのドレイン側に配置した前記第１のＰチャネルＪＦＥＴのゲートに前記第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを前記ＰチャネルＭＯＳＦＥＴのソースに接続し、
前記ＰチャネルＭＯＳＦＥＴのソース側に配置した第２のＰチャネルＪＦＥＴのゲートに前記第２のダイオードのカソードを接続し、前記第２のダイオードのアノードを前記ＰチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う、ことを特徴とする請求項３記載のシミュレーション方法。
【請求項６】
高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、
第１のＭＯＳＦＥＴのドレイン側とソース側に第２、第３のＭＯＳＦＥＴをそれぞれ付加し、
前記第１のＭＯＳＦＥＴのドレイン側に配置した前記第２のＭＯＳＦＥＴのゲートに第１のダイオードの一端を接続し、前記第１のダイオードの他端を、前記第１のＭＯＳＦＥＴのソースに接続し、
前記第１のＭＯＳＦＥＴのソース側に配置した前記第３のＭＯＳＦＥＴのゲートに前記第２のダイオードの一端を接続し、前記第２のダイオードの他端を前記第１のＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う、ことを特徴とするシミュレーション方法。
【請求項７】
前記第１のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴよりなり、前記第２、第３のＭＯＳＦＥＴが第２、第３のＮチャネルＭＯＳＦＥＴよりなり、
前記第１のＮチャネルＭＯＳＦＥＴのドレイン側とソース側に前記第２、第３のＮチャネルＭＯＳＦＥＴをそれぞれ付加し、
前記第１のＮチャネルＭＯＳＦＥＴのドレイン側に配置した前記第２のＮチャネルＭＯＳＦＥＴのゲートに、前記第１のダイオードのアノードを接続し、前記第１のダイオードのカソードを、前記第１のＮチャネルＭＯＳＦＥＴのソースに接続し、
前記第１のＮチャネルＭＯＳＦＥＴのソース側に配置した前記第３のＮチャネルＭＯＳＦＥＴのゲートに前記第１のダイオードのアノードを接続し、前記第２のダイオードのカソード側を前記第１のＮチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行うことを特徴とする請求項６記載のシミュレーション方法。
【請求項８】
前記第１のＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴよりなり、前記第２、第３のＭＯＳＦＥＴが第２、第３のＰチャネルＭＯＳＦＥＴよりなり、
前記ＰチャネルＭＯＳＦＥＴのドレイン側に配置した前記第２のＰチャネルＭＯＳＦＥＴのゲートに前記第１のダイオードのカソードを接続し、前記第１のダイオードのアノードを前記第１のＰチャネルＭＯＳＦＥＴのソースに接続し、
前記第１のＰチャネルＭＯＳＦＥＴのソース側に配置した前記第３のＰチャネルＭＯＳＦＥＴのゲートに前記第２のダイオードのカソードを接続し、前記第２のダイオードのアノード側を前記第１のＰチャネルＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行うことを特徴とする請求項６記載のシミュレーション方法。
【請求項９】
請求項１乃至８のいずれか一に記載のシミュレーション方法で用いる前記マクロモデルを記録した記録媒体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１５１５４６（Ｐ２００９−１５１５４６Ａ）
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願番号】特願２００７−３２８９１５（Ｐ２００７−３２８９１５）
【出願日】平成１９年１２月２０日（２００７．１２．２０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年７月９日（２００９．７．９）
【国際特許分類】
【出願日】平成１９年１２月２０日（２００７．１２．２０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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