半導体装置の製造方法
【課題】ダミーゲートを高選択的に除去することのできる半導体装置の製造方法を提供すること。
【解決手段】半導体装置１の製造工程において、シリコン基板２上にゲート絶縁膜８を形成し、このゲート絶縁膜８上にダミーゲート３２を形成する。ダミーゲート３２の側面には、サイドウォール１０を形成する。サイドウォール１０の形成後、ダミーゲート３２を被覆する第１絶縁層１７を形成し、第１絶縁層１７の表面がダミーゲート３２の表面と面一となるように加工する。第１絶縁層１７の加工後、ダミーゲート３２に、ダミーゲート３２とサイドウォール１０とのエッチング選択比を確保可能なエッチング液を供給することにより、ダミーゲート３２をウェットエッチングする。そして、ダミーゲート３２のエッチングにより現れるゲート絶縁膜８上に、金属材料からなるゲート電極９を形成する。
【解決手段】半導体装置１の製造工程において、シリコン基板２上にゲート絶縁膜８を形成し、このゲート絶縁膜８上にダミーゲート３２を形成する。ダミーゲート３２の側面には、サイドウォール１０を形成する。サイドウォール１０の形成後、ダミーゲート３２を被覆する第１絶縁層１７を形成し、第１絶縁層１７の表面がダミーゲート３２の表面と面一となるように加工する。第１絶縁層１７の加工後、ダミーゲート３２に、ダミーゲート３２とサイドウォール１０とのエッチング選択比を確保可能なエッチング液を供給することにより、ダミーゲート３２をウェットエッチングする。そして、ダミーゲート３２のエッチングにより現れるゲート絶縁膜８上に、金属材料からなるゲート電極９を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、金属材料からなるメタルゲート電極が、従来のポリシリコンゲート電極に代えて用いられている。
【０００３】
ＭＯＳＦＥＴにおけるメタルゲート電極は、いわゆるダマシンゲート技術により形成される。ダマシンゲート技術では、たとえば、ゲート絶縁膜上に、ポリシリコンからなるダミーゲートが形成される。次いで、ダミーゲートの側面に、ダミーゲートを取り囲む酸化シリコンからなるサイドウォールが形成される。その後、ダミーゲートがドライエッチングにより除去される。次いで、ゲート絶縁膜上におけるサイドウォールで取り囲まれる部分に、金属材料が埋設される。こうして、メタルゲート電極が形成される。
【特許文献１】特開２００４−３６３６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、ドライエッチングでは、ダミーゲートのみを高選択的にエッチングすることが困難である。そのため、サイドウォールにおけるダミーゲートと接していた部分（サイドウォールの内壁）に、ダミーゲートの材料であるポリシリコンが残存する場合がある。
【０００５】
その一方で、ポリシリコンを完全に除去するために過剰にドライエッチングすると、ダミーゲート下方のゲート絶縁膜にダメージを与えるおそれがある。そのため、ダミーゲートの除去後にゲート絶縁膜を再形成する必要があり、非常に手間である。
【０００６】
本発明の目的は、ダミーゲートを高選択的に除去することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１記載の発明は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にダミーゲートを形成する工程と、前記ダミーゲートの側面に、前記ゲート絶縁膜の材料とは異なる絶縁材料からなるサイドウォールを形成する工程と、前記サイドウォールの形成後、前記ダミーゲートを被覆するように、前記半導体基板上に絶縁層を積層する工程と、前記絶縁層を、その表面が前記ダミーゲートの表面と面一となるように加工する工程と、前記絶縁層の加工後、前記ダミーゲートに、前記ダミーゲートと前記サイドウォールとのエッチング選択比を確保可能なエッチング液を供給することにより、前記ダミーゲートを除去する工程と、前記ダミーゲートの除去により現れる前記ゲート絶縁膜上に、金属材料からなるゲート電極を形成する工程とを含む、半導体装置の製造方法である。
【０００８】
この方法によれば、半導体基板上にゲート絶縁膜が形成される。ゲート絶縁膜上には、ダミーゲートが形成される。ダミーゲートの側面には、ゲート絶縁膜の材料とは異なる絶縁材料からなるサイドウォールが形成される。ダミーゲートは、サイドウォールの形成後、半導体基板上に積層される絶縁層により被覆される。この絶縁層は、その表面がダミーゲートの表面と面一になるように加工される。つまり、この加工により、ダミーゲートの表面が絶縁層から露出する。絶縁層の加工後は、ダミーゲートとサイドウォールとのエッチング選択比を確保可能なエッチング液の供給により、ダミーゲートが除去される。そして、ダミーゲートの除去により現れるゲート絶縁膜上に、金属材料からなるゲート電極が形成される。
【０００９】
ダミーゲートの除去に当たって、ダミーゲートとサイドウォールとのエッチング選択比を確保可能なエッチング液がダミーゲートに供給され、それによってダミーゲートがウェットエッチングされる。そのため、ダミーゲートをドライエッチングにより除去する場合に比べて、ダミーゲートを高選択的に除去することができる。その結果、ダミーゲート除去時におけるゲート絶縁膜へのダメージを低減することができる。したがって、ダミーゲート除去後においても、ゲート絶縁膜をその形成時における状態に維持することができる。そのため、ダミーゲートの除去後にゲート絶縁膜を再形成する手間を省略することができる。
【００１０】
また、請求項２記載の発明は、前記エッチング液が、前記ゲート絶縁膜と前記ダミーゲートとのエッチング選択比を確保可能な液である、請求項１に記載の半導体装置の製造方法である。
【００１１】
この方法では、エッチング液がゲート絶縁膜とダミーゲートとのエッチング選択比を確保可能な液であるので、ダミーゲート除去時におけるゲート絶縁膜へのダメージを一層低減することができる。
【００１２】
また、請求項３記載の発明は、前記ゲート絶縁膜が高誘電率材料からなり、前記ダミーゲートがポリシリコンからなる、請求項１または２に記載の半導体装置の製造方法である。
【００１３】
ゲート絶縁膜が高誘電率材料からなるので、ゲート絶縁膜の膜厚が小さくてもゲートリーク電流の発生を抑制することができる。そのため、この方法により、微細化に対応した半導体装置を作製することができる。また、ダミーゲートがポリシリコンからなる。ポリシリコンは加工性に優れるため、この方法では、ダミーゲートを簡易に形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００１５】
図１は、本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【００１６】
半導体装置１は、Ｐ型のシリコン基板２上に、ＭＯＳＦＥＴ３を有している。
【００１７】
半導体基板としてのシリコン基板２の表層部には、シリコン基板２を複数の領域に分離する浅いトレンチ４が形成されている。トレンチ４には、酸化シリコン５が埋め込まれている。そして、シリコン基板２には、トレンチ４により分離（ＳＴＩ：Shallow Trench Isolation）されたアクティブ領域が形成されている。図１に示されるアクティブ領域は、ＭＯＳＦＥＴ３が形成される素子形成領域６である。
【００１８】
素子形成領域６は、Ｐ型のシリコン基板２の導電型が維持されたＰ型領域７を有している。Ｐ型領域７は、Ｐ型不純物が、たとえば、５Ｅ１７〜１Ｅ１９ｃｍ−３でドープされた領域である。なお、Ｐ型不純物としては、たとえば、Ｂ（ホウ素）などを用いることができる。
【００１９】
Ｐ型領域７の表面には、ゲート絶縁膜８が形成されている。ゲート絶縁膜８は、たとえば、高誘電率材料（Ｈｉｇｈ−ｋ材料）からなる。具体的には、ＨｆＯ２、ＨｆＳｉＯＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３などからなる。また、ゲート絶縁膜８の厚さは、たとえば、１〜１０ｎｍである。
【００２０】
ゲート絶縁膜８上には、ゲート電極９が形成されている。ゲート電極９は、金属材料からなるメタルゲート電極であり、たとえば、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏなどからなる。また、ゲート電極９の厚さは、たとえば、５０〜１５０ｎｍである。
【００２１】
また、Ｐ型領域７上には、ゲート電極９の側壁を全周にわたって取り囲むサイドウォール１０が形成されている。サイドウォール１０は、たとえば、酸化シリコンからなる。
【００２２】
Ｐ型領域７には、ゲート絶縁膜８と対向する領域（チャネル領域）を挟む一方側（図１における左側）および他方側（図１における右側）に、それぞれＮ型のソース領域１１およびＮ型のドレイン領域１２が形成されている。
【００２３】
ソース領域１１は、Ｎ型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散されたＮ−型の低濃度ソース領域１３（たとえば、Ｎ型不純物濃度：１Ｅ１９〜５Ｅ２０ｃｍ−３）と、Ｎ型不純物が高濃度で拡散されたＮ＋型の高濃度ソース領域１４（たとえば、Ｎ型不純物濃度：１Ｅ２０〜１Ｅ２１ｃｍ−３）とを有している。
【００２４】
低濃度ソース領域１３は、Ｐ型領域７の表面からその深さ方向に広がり、その一部がゲート絶縁膜８を介してゲート電極９の幅方向一方側縁部に対向するように形成されている。また、低濃度ソース領域１３の深さは、たとえば、１０〜５０ｎｍである。
【００２５】
高濃度ソース領域１４は、Ｐ型領域７の表面から低濃度ソース領域１３を貫通して深さ方向に広がり、サイドウォール１０に対して自己整合的に形成されている。また、高濃度ソース領域１４の深さは、たとえば、５０〜１５０ｎｍである。
【００２６】
ドレイン領域１２は、ソース領域１１と同様にＮ型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン（ＬＤＤ：Lightly Doped Drain）構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散したＮ−型の低濃度ドレイン領域１５（たとえば、Ｎ型不純物濃度：１Ｅ１９〜５Ｅ２０ｃｍ−３）と、Ｎ型不純物が高濃度で拡散したＮ＋型の高濃度ドレイン領域１６（たとえば、Ｎ型不純物濃度：１Ｅ２０〜１Ｅ２１ｃｍ−３）とを有している。
【００２７】
低濃度ドレイン領域１５は、Ｐ型領域７の表面からその深さ方向に広がり、その一部がゲート絶縁膜８を介してゲート電極９の幅方向他方側縁部に対向するように形成されている。また、低濃度ドレイン領域１５の深さは、たとえば、低濃度ソース領域１３の深さと同じである。
【００２８】
高濃度ドレイン領域１６は、Ｐ型領域７の表面から低濃度ドレイン領域１５を貫通して深さ方向に広がり、サイドウォール１０に対して自己整合的に形成されている。また、高濃度ドレイン領域１６の深さは、たとえば、高濃度ソース領域１４の深さと同じである。
【００２９】
そして、シリコン基板２上には、絶縁膜としての第１絶縁層１７および第２絶縁層１８がこの順に積層されている。
【００３０】
第１絶縁層１７は、シリコン基板２の表面およびサイドウォール１０の側面に形成されたストッパ膜１９と、ストッパ膜１９上に形成された第１層間絶縁膜２０とからなる。
【００３１】
ストッパ膜１９は、第１層間絶縁膜２０をＣＭＰ処理するときの研磨ストッパとなる膜であり、たとえば、窒化シリコン（ＳｉＮ）からなる。
【００３２】
第１層間絶縁膜２０は、たとえば、酸化シリコン（ＳｉＯ２）からなる。
【００３３】
また、ストッパ膜１９および第１層間絶縁膜２０の厚さは、第１絶縁層１７の表面がゲート電極９の表面と面一となる厚さであり、たとえば、ストッパ膜１９の厚さが１０〜１００ｎｍであり、第１層間絶縁膜２０の厚さが５０〜１５０ｎｍである。第１絶縁層１７の表面とゲート電極９の表面とが面一であることにより、ゲート電極９は、第１絶縁層１７の表面上に露出している。
【００３４】
第２絶縁層１８は、酸化シリコンからなる第２層間絶縁膜の単層膜である。また、第２絶縁層１８の厚さは、たとえば、５０〜６００ｎｍである。
【００３５】
第１絶縁層１７および第２絶縁層１８には、ソース領域１１およびドレイン領域１２に対向する部分に、これらを連続して貫通するソースコンタクトホール２１およびドレインコンタクトホール２２が形成されている。
【００３６】
ソースコンタクトホール２１には、ソースコンタクトプラグ２３が埋設されている。ソースコンタクトプラグ２３は、アルミニウムからなり、ソース領域１１に接触（コンタクト）している。そして、第２絶縁層１８上には、ソースコンタクトプラグ２３と一体をなす、アルミニウムからなるソース配線２４が形成されている。
【００３７】
ドレインコンタクトホール２２には、ドレインコンタクトプラグ２５が埋設されている。ドレインコンタクトプラグ２５は、アルミニウムからなり、ドレイン領域１２に接触（コンタクト）している。そして、第２絶縁層１８上には、ドレインコンタクトプラグ２５と一体をなす、アルミニウムからなるドレイン配線２６が形成されている。
【００３８】
また、ゲート電極９には、ゲート配線２７が接続されている。
【００３９】
図２Ａ〜図２Ｍは、図１の半導体装置の製造方法を示す模式的な断面図である。
【００４０】
まず、図２Ａに示すように、反応性イオンエッチングにより、シリコン基板２にトレンチ４が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより、シリコン基板２上に酸化シリコンが堆積された後、トレンチ４外の酸化シリコンが除去される。これにより、トレンチ４内に酸化シリコン５が埋め込まれる。こうして、シリコン基板２には、トレンチ４により絶縁分離された素子形成領域６が形成される。素子形成領域６において、トレンチ４により囲まれる部分は、シリコン基板２の導電型が維持されたＰ型領域７とされる。次いで、ＣＶＤ法などにより、シリコン基板２の表面全域に、ゲート絶縁膜８の材料（高誘電率材料）が堆積されることにより、高誘電率絶縁膜３１が形成される。
【００４１】
次いで、ＣＶＤ法などにより、高誘電率絶縁膜３１の表面全域に、ポリシリコンが堆積される。次いで、堆積されたポリシリコン上に、窒化シリコン膜が積層される。続いて、公知のフォトリソグラフィ技術およびエッチング技術により、窒化シリコン膜がパターニングされてハードマスクが形成される。そして、このハードマスクをマスクとしてポリシリコンがドライエッチングされることにより、図２Ｂに示すように、高誘電率絶縁膜３１上にダミーゲート３２が形成される。
【００４２】
次いで、図２Ｃに示すように、Ｐ型領域７の表層部に、Ｎ型不純物が注入される（たとえば、１Ｅ１９〜５Ｅ２０ｃｍ−２）。そして、アニール処理（たとえば、アニール温度８００〜１１００℃）によりＮ型不純物が活性化されて、Ｐ型領域７の表層部に、低濃度ソース領域１３および低濃度ドレイン領域１５が形成される。
【００４３】
次いで、図２Ｄに示すように、高誘電率絶縁膜３１におけるダミーゲート３２から露出する部分がエッチングされる。これにより、ゲート絶縁膜８が形成される。
【００４４】
続いて、図２Ｅに示すように、ＣＶＤ法などにより、シリコン基板２上にサイドウォール１０の材料膜が積層される。この材料膜は、ダミーゲート３２の除去のために所定のエッチング液を用いたときに、ダミーゲート３２との間にエッチング選択比を有する材料からなり、たとえば、酸化シリコンからなる。そして、積層された酸化シリコン膜がエッチバックされることにより、ダミーゲート３２の側面にサイドウォール１０が形成される。
【００４５】
次いで、図２Ｆに示すように、ダミーゲート３２およびサイドウォール１０をマスクとして用いるイオン注入により、Ｐ型領域７の表層部にＮ型不純物が注入される（たとえば、５Ｅ１７〜１Ｅ１９ｃｍ−２）。そして、アニール処理（たとえば、アニール温度８００〜１１００℃）によりＮ型不純物が活性化されて、高濃度ソース領域１４および高濃度ドレイン領域１６が、マスクに対して自己整合的に形成される。これにより、ソース領域１１およびドレイン領域１２が形成される。
【００４６】
次いで、図２Ｇに示すように、ＣＶＤ法などにより、シリコン基板２上に、窒化シリコンおよび酸化シリコンが連続して積層される。これにより、窒化シリコンからなるストッパ膜１９および第１層間絶縁膜２０からなる第１絶縁層１７が形成される。
【００４７】
次いで、図２Ｈに示すように、ＣＭＰ処理により、第１層間絶縁膜２０が研磨される。このＣＭＰ処理は、ＣＭＰ処理装置のパッドがストッパ膜１９に達するまで続けられる。パッドがストッパ膜１９に達すると、ＣＭＰ処理装置においてパッドの回転数の変化が検知され、この検知に基づきパッドの回転が停止される（ＣＭＰ処理が停止される）。
【００４８】
次いで、図２Ｉに示すように、公知のエッチング技術（ドライエッチングおよびウェットエッチング）により、第１絶縁層１７の上面（表面）がダミーゲート３２の表面と面一となるように、ダミーゲート３２の上面を覆うストッパ膜１９が除去される。これにより、ダミーゲート３２の上面が第１絶縁層１７から露出する。
【００４９】
次いで、図２Ｊに示すように、ダミーゲート３２に、ダミーゲート３２と、サイドウォール１０およびゲート絶縁膜８とのエッチング選択比を確保可能なエッチング液が供給される。エッチング液としては、たとえば、水酸化カリウム（ＫＯＨ）水溶液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液などを用いることができる。エッチング液の供給によりダミーゲート３２が除去され、サイドウォール１０の内壁およびゲート絶縁膜８の上面が現れる。
【００５０】
次いで、図２Ｋに示すように、スパッタ法などにより、シリコン基板２上に、上記したゲート電極９の電極材料（ゲート電極材料３３）が堆積される。ゲート電極材料３３は、サイドウォール１０の内壁で囲まれる部分を埋め尽くし、第１絶縁層１７を覆い尽くすまで堆積される。
【００５１】
次いで、図２Ｌに示すように、ＣＭＰ処理により、ゲート電極材料３３が研磨される。このＣＭＰ処理は、ＣＭＰ処理装置のパッドが第１絶縁層１７に達するまで続けられる。パッドが第１絶縁層１に達すると、ＣＭＰ処理装置においてパッドの回転数の変化が検知され、この検知に基づきパッドの回転が停止される（ＣＭＰ処理が停止される）。これにより、サイドウォール１０の内壁で囲まれる部分に埋設されたゲート電極９が形成される。
【００５２】
次いで、図２Ｍに示すように、ＣＶＤ法などにより、第１絶縁層１７上に酸化シリコンが堆積される。これにより、第２絶縁層１８が形成される。次いで、公知のフォトリソグラフィ技術およびエッチング技術により、第２絶縁層１８および第１絶縁層１７に、ソースコンタクトホール２１およびドレインコンタクトホール２２が形成される。そして、第２絶縁層１８上に、各コンタクトプラグ（２３，２５）および各配線（２４，２６）の材料であるアルミニウムが堆積される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、堆積されたアルミニウムがパターニングされる。これにより、ソースコンタクトプラグ２３およびドレインコンタクトプラグ２５、ならびにソース配線２４およびドレイン配線２６が形成される。
【００５３】
また、ゲート配線２７が形成される。こうして、ＭＯＳＦＥＴ３を有する半導体装置１が得られる。
【００５４】
上記の方法によれば、ダミーゲート３２の除去に当たって、ダミーゲート３２とサイドウォール１０とのエッチング選択比を確保可能なエッチング液がダミーゲート３２に供給され、それによってダミーゲート３２がウェットエッチングされる（図２Ｊ参照）。そのため、ダミーゲート３２をドライエッチングにより除去する場合に比べて、ダミーゲート３２を高選択的に除去することができる。その結果、ダミーゲート３２除去時におけるゲート絶縁膜８へのダメージを低減することができる。
【００５５】
とりわけ上記の方法では、上記エッチング液がゲート絶縁膜８とダミーゲート３２とのエッチング選択比も確保可能な液である。そのため、ダミーゲート３２除去時におけるゲート絶縁膜８へのダメージを一層低減することができる。
【００５６】
上記の結果、ダミーゲート３２の除去後においても、ゲート絶縁膜８をその形成時における状態に維持することができる。そのため、ダミーゲート３２の除去後にゲート絶縁膜８を再形成する手間を省略することができる。さらに、ゲート絶縁膜８の再形成を省略できることから、ダミーゲート３２の除去後における、シリコン基板２が高温雰囲気に晒される工程（たとえば、ＣＶＤ工程など）の工程数を低減することができる。その結果、シリコン基板２が高温雰囲気に晒されることにより発生する、ソース領域１１および／またはドレイン領域１２における不純物拡散やシリサイド化などを抑制することができる。
【００５７】
また、ゲート絶縁膜８が高誘電率材料からなるので、ゲート絶縁膜８の膜厚が小さくてもゲートリーク電流の発生を抑制することができる。そのため、上記の方法により、微細化に対応した半導体装置を作製することができる。また、ダミーゲート３２がポリシリコンからなる。ポリシリコンは加工性に優れるため、上記の方法では、ダミーゲート３２を簡易に形成することができる。
【００５８】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００５９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【図２Ａ】図１の半導体装置の製造方法を示す模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す断面図である。
【図２Ｃ】図２Ｂの次の工程を示す断面図である。
【図２Ｄ】図２Ｃの次の工程を示す断面図である。
【図２Ｅ】図２Ｄの次の工程を示す断面図である。
【図２Ｆ】図２Ｅの次の工程を示す断面図である。
【図２Ｇ】図２Ｆの次の工程を示す断面図である。
【図２Ｈ】図２Ｇの次の工程を示す断面図である。
【図２Ｉ】図２Ｈの次の工程を示す断面図である。
【図２Ｊ】図２Ｉの次の工程を示す断面図である。
【図２Ｋ】図２Ｊの次の工程を示す断面図である。
【図２Ｌ】図２Ｋの次の工程を示す断面図である。
【図２Ｍ】図２Ｌの次の工程を示す断面図である。
【符号の説明】
【００６１】
１ 半導体装置
２ シリコン基板
８ ゲート絶縁膜
９ ゲート電極
１０ サイドウォール
１７ 第１絶縁層
３２ ダミーゲート
３３ ゲート電極材料
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、金属材料からなるメタルゲート電極が、従来のポリシリコンゲート電極に代えて用いられている。
【０００３】
ＭＯＳＦＥＴにおけるメタルゲート電極は、いわゆるダマシンゲート技術により形成される。ダマシンゲート技術では、たとえば、ゲート絶縁膜上に、ポリシリコンからなるダミーゲートが形成される。次いで、ダミーゲートの側面に、ダミーゲートを取り囲む酸化シリコンからなるサイドウォールが形成される。その後、ダミーゲートがドライエッチングにより除去される。次いで、ゲート絶縁膜上におけるサイドウォールで取り囲まれる部分に、金属材料が埋設される。こうして、メタルゲート電極が形成される。
【特許文献１】特開２００４−３６３６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、ドライエッチングでは、ダミーゲートのみを高選択的にエッチングすることが困難である。そのため、サイドウォールにおけるダミーゲートと接していた部分（サイドウォールの内壁）に、ダミーゲートの材料であるポリシリコンが残存する場合がある。
【０００５】
その一方で、ポリシリコンを完全に除去するために過剰にドライエッチングすると、ダミーゲート下方のゲート絶縁膜にダメージを与えるおそれがある。そのため、ダミーゲートの除去後にゲート絶縁膜を再形成する必要があり、非常に手間である。
【０００６】
本発明の目的は、ダミーゲートを高選択的に除去することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１記載の発明は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にダミーゲートを形成する工程と、前記ダミーゲートの側面に、前記ゲート絶縁膜の材料とは異なる絶縁材料からなるサイドウォールを形成する工程と、前記サイドウォールの形成後、前記ダミーゲートを被覆するように、前記半導体基板上に絶縁層を積層する工程と、前記絶縁層を、その表面が前記ダミーゲートの表面と面一となるように加工する工程と、前記絶縁層の加工後、前記ダミーゲートに、前記ダミーゲートと前記サイドウォールとのエッチング選択比を確保可能なエッチング液を供給することにより、前記ダミーゲートを除去する工程と、前記ダミーゲートの除去により現れる前記ゲート絶縁膜上に、金属材料からなるゲート電極を形成する工程とを含む、半導体装置の製造方法である。
【０００８】
この方法によれば、半導体基板上にゲート絶縁膜が形成される。ゲート絶縁膜上には、ダミーゲートが形成される。ダミーゲートの側面には、ゲート絶縁膜の材料とは異なる絶縁材料からなるサイドウォールが形成される。ダミーゲートは、サイドウォールの形成後、半導体基板上に積層される絶縁層により被覆される。この絶縁層は、その表面がダミーゲートの表面と面一になるように加工される。つまり、この加工により、ダミーゲートの表面が絶縁層から露出する。絶縁層の加工後は、ダミーゲートとサイドウォールとのエッチング選択比を確保可能なエッチング液の供給により、ダミーゲートが除去される。そして、ダミーゲートの除去により現れるゲート絶縁膜上に、金属材料からなるゲート電極が形成される。
【０００９】
ダミーゲートの除去に当たって、ダミーゲートとサイドウォールとのエッチング選択比を確保可能なエッチング液がダミーゲートに供給され、それによってダミーゲートがウェットエッチングされる。そのため、ダミーゲートをドライエッチングにより除去する場合に比べて、ダミーゲートを高選択的に除去することができる。その結果、ダミーゲート除去時におけるゲート絶縁膜へのダメージを低減することができる。したがって、ダミーゲート除去後においても、ゲート絶縁膜をその形成時における状態に維持することができる。そのため、ダミーゲートの除去後にゲート絶縁膜を再形成する手間を省略することができる。
【００１０】
また、請求項２記載の発明は、前記エッチング液が、前記ゲート絶縁膜と前記ダミーゲートとのエッチング選択比を確保可能な液である、請求項１に記載の半導体装置の製造方法である。
【００１１】
この方法では、エッチング液がゲート絶縁膜とダミーゲートとのエッチング選択比を確保可能な液であるので、ダミーゲート除去時におけるゲート絶縁膜へのダメージを一層低減することができる。
【００１２】
また、請求項３記載の発明は、前記ゲート絶縁膜が高誘電率材料からなり、前記ダミーゲートがポリシリコンからなる、請求項１または２に記載の半導体装置の製造方法である。
【００１３】
ゲート絶縁膜が高誘電率材料からなるので、ゲート絶縁膜の膜厚が小さくてもゲートリーク電流の発生を抑制することができる。そのため、この方法により、微細化に対応した半導体装置を作製することができる。また、ダミーゲートがポリシリコンからなる。ポリシリコンは加工性に優れるため、この方法では、ダミーゲートを簡易に形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００１５】
図１は、本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【００１６】
半導体装置１は、Ｐ型のシリコン基板２上に、ＭＯＳＦＥＴ３を有している。
【００１７】
半導体基板としてのシリコン基板２の表層部には、シリコン基板２を複数の領域に分離する浅いトレンチ４が形成されている。トレンチ４には、酸化シリコン５が埋め込まれている。そして、シリコン基板２には、トレンチ４により分離（ＳＴＩ：Shallow Trench Isolation）されたアクティブ領域が形成されている。図１に示されるアクティブ領域は、ＭＯＳＦＥＴ３が形成される素子形成領域６である。
【００１８】
素子形成領域６は、Ｐ型のシリコン基板２の導電型が維持されたＰ型領域７を有している。Ｐ型領域７は、Ｐ型不純物が、たとえば、５Ｅ１７〜１Ｅ１９ｃｍ−３でドープされた領域である。なお、Ｐ型不純物としては、たとえば、Ｂ（ホウ素）などを用いることができる。
【００１９】
Ｐ型領域７の表面には、ゲート絶縁膜８が形成されている。ゲート絶縁膜８は、たとえば、高誘電率材料（Ｈｉｇｈ−ｋ材料）からなる。具体的には、ＨｆＯ２、ＨｆＳｉＯＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３などからなる。また、ゲート絶縁膜８の厚さは、たとえば、１〜１０ｎｍである。
【００２０】
ゲート絶縁膜８上には、ゲート電極９が形成されている。ゲート電極９は、金属材料からなるメタルゲート電極であり、たとえば、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏなどからなる。また、ゲート電極９の厚さは、たとえば、５０〜１５０ｎｍである。
【００２１】
また、Ｐ型領域７上には、ゲート電極９の側壁を全周にわたって取り囲むサイドウォール１０が形成されている。サイドウォール１０は、たとえば、酸化シリコンからなる。
【００２２】
Ｐ型領域７には、ゲート絶縁膜８と対向する領域（チャネル領域）を挟む一方側（図１における左側）および他方側（図１における右側）に、それぞれＮ型のソース領域１１およびＮ型のドレイン領域１２が形成されている。
【００２３】
ソース領域１１は、Ｎ型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散されたＮ−型の低濃度ソース領域１３（たとえば、Ｎ型不純物濃度：１Ｅ１９〜５Ｅ２０ｃｍ−３）と、Ｎ型不純物が高濃度で拡散されたＮ＋型の高濃度ソース領域１４（たとえば、Ｎ型不純物濃度：１Ｅ２０〜１Ｅ２１ｃｍ−３）とを有している。
【００２４】
低濃度ソース領域１３は、Ｐ型領域７の表面からその深さ方向に広がり、その一部がゲート絶縁膜８を介してゲート電極９の幅方向一方側縁部に対向するように形成されている。また、低濃度ソース領域１３の深さは、たとえば、１０〜５０ｎｍである。
【００２５】
高濃度ソース領域１４は、Ｐ型領域７の表面から低濃度ソース領域１３を貫通して深さ方向に広がり、サイドウォール１０に対して自己整合的に形成されている。また、高濃度ソース領域１４の深さは、たとえば、５０〜１５０ｎｍである。
【００２６】
ドレイン領域１２は、ソース領域１１と同様にＮ型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン（ＬＤＤ：Lightly Doped Drain）構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散したＮ−型の低濃度ドレイン領域１５（たとえば、Ｎ型不純物濃度：１Ｅ１９〜５Ｅ２０ｃｍ−３）と、Ｎ型不純物が高濃度で拡散したＮ＋型の高濃度ドレイン領域１６（たとえば、Ｎ型不純物濃度：１Ｅ２０〜１Ｅ２１ｃｍ−３）とを有している。
【００２７】
低濃度ドレイン領域１５は、Ｐ型領域７の表面からその深さ方向に広がり、その一部がゲート絶縁膜８を介してゲート電極９の幅方向他方側縁部に対向するように形成されている。また、低濃度ドレイン領域１５の深さは、たとえば、低濃度ソース領域１３の深さと同じである。
【００２８】
高濃度ドレイン領域１６は、Ｐ型領域７の表面から低濃度ドレイン領域１５を貫通して深さ方向に広がり、サイドウォール１０に対して自己整合的に形成されている。また、高濃度ドレイン領域１６の深さは、たとえば、高濃度ソース領域１４の深さと同じである。
【００２９】
そして、シリコン基板２上には、絶縁膜としての第１絶縁層１７および第２絶縁層１８がこの順に積層されている。
【００３０】
第１絶縁層１７は、シリコン基板２の表面およびサイドウォール１０の側面に形成されたストッパ膜１９と、ストッパ膜１９上に形成された第１層間絶縁膜２０とからなる。
【００３１】
ストッパ膜１９は、第１層間絶縁膜２０をＣＭＰ処理するときの研磨ストッパとなる膜であり、たとえば、窒化シリコン（ＳｉＮ）からなる。
【００３２】
第１層間絶縁膜２０は、たとえば、酸化シリコン（ＳｉＯ２）からなる。
【００３３】
また、ストッパ膜１９および第１層間絶縁膜２０の厚さは、第１絶縁層１７の表面がゲート電極９の表面と面一となる厚さであり、たとえば、ストッパ膜１９の厚さが１０〜１００ｎｍであり、第１層間絶縁膜２０の厚さが５０〜１５０ｎｍである。第１絶縁層１７の表面とゲート電極９の表面とが面一であることにより、ゲート電極９は、第１絶縁層１７の表面上に露出している。
【００３４】
第２絶縁層１８は、酸化シリコンからなる第２層間絶縁膜の単層膜である。また、第２絶縁層１８の厚さは、たとえば、５０〜６００ｎｍである。
【００３５】
第１絶縁層１７および第２絶縁層１８には、ソース領域１１およびドレイン領域１２に対向する部分に、これらを連続して貫通するソースコンタクトホール２１およびドレインコンタクトホール２２が形成されている。
【００３６】
ソースコンタクトホール２１には、ソースコンタクトプラグ２３が埋設されている。ソースコンタクトプラグ２３は、アルミニウムからなり、ソース領域１１に接触（コンタクト）している。そして、第２絶縁層１８上には、ソースコンタクトプラグ２３と一体をなす、アルミニウムからなるソース配線２４が形成されている。
【００３７】
ドレインコンタクトホール２２には、ドレインコンタクトプラグ２５が埋設されている。ドレインコンタクトプラグ２５は、アルミニウムからなり、ドレイン領域１２に接触（コンタクト）している。そして、第２絶縁層１８上には、ドレインコンタクトプラグ２５と一体をなす、アルミニウムからなるドレイン配線２６が形成されている。
【００３８】
また、ゲート電極９には、ゲート配線２７が接続されている。
【００３９】
図２Ａ〜図２Ｍは、図１の半導体装置の製造方法を示す模式的な断面図である。
【００４０】
まず、図２Ａに示すように、反応性イオンエッチングにより、シリコン基板２にトレンチ４が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより、シリコン基板２上に酸化シリコンが堆積された後、トレンチ４外の酸化シリコンが除去される。これにより、トレンチ４内に酸化シリコン５が埋め込まれる。こうして、シリコン基板２には、トレンチ４により絶縁分離された素子形成領域６が形成される。素子形成領域６において、トレンチ４により囲まれる部分は、シリコン基板２の導電型が維持されたＰ型領域７とされる。次いで、ＣＶＤ法などにより、シリコン基板２の表面全域に、ゲート絶縁膜８の材料（高誘電率材料）が堆積されることにより、高誘電率絶縁膜３１が形成される。
【００４１】
次いで、ＣＶＤ法などにより、高誘電率絶縁膜３１の表面全域に、ポリシリコンが堆積される。次いで、堆積されたポリシリコン上に、窒化シリコン膜が積層される。続いて、公知のフォトリソグラフィ技術およびエッチング技術により、窒化シリコン膜がパターニングされてハードマスクが形成される。そして、このハードマスクをマスクとしてポリシリコンがドライエッチングされることにより、図２Ｂに示すように、高誘電率絶縁膜３１上にダミーゲート３２が形成される。
【００４２】
次いで、図２Ｃに示すように、Ｐ型領域７の表層部に、Ｎ型不純物が注入される（たとえば、１Ｅ１９〜５Ｅ２０ｃｍ−２）。そして、アニール処理（たとえば、アニール温度８００〜１１００℃）によりＮ型不純物が活性化されて、Ｐ型領域７の表層部に、低濃度ソース領域１３および低濃度ドレイン領域１５が形成される。
【００４３】
次いで、図２Ｄに示すように、高誘電率絶縁膜３１におけるダミーゲート３２から露出する部分がエッチングされる。これにより、ゲート絶縁膜８が形成される。
【００４４】
続いて、図２Ｅに示すように、ＣＶＤ法などにより、シリコン基板２上にサイドウォール１０の材料膜が積層される。この材料膜は、ダミーゲート３２の除去のために所定のエッチング液を用いたときに、ダミーゲート３２との間にエッチング選択比を有する材料からなり、たとえば、酸化シリコンからなる。そして、積層された酸化シリコン膜がエッチバックされることにより、ダミーゲート３２の側面にサイドウォール１０が形成される。
【００４５】
次いで、図２Ｆに示すように、ダミーゲート３２およびサイドウォール１０をマスクとして用いるイオン注入により、Ｐ型領域７の表層部にＮ型不純物が注入される（たとえば、５Ｅ１７〜１Ｅ１９ｃｍ−２）。そして、アニール処理（たとえば、アニール温度８００〜１１００℃）によりＮ型不純物が活性化されて、高濃度ソース領域１４および高濃度ドレイン領域１６が、マスクに対して自己整合的に形成される。これにより、ソース領域１１およびドレイン領域１２が形成される。
【００４６】
次いで、図２Ｇに示すように、ＣＶＤ法などにより、シリコン基板２上に、窒化シリコンおよび酸化シリコンが連続して積層される。これにより、窒化シリコンからなるストッパ膜１９および第１層間絶縁膜２０からなる第１絶縁層１７が形成される。
【００４７】
次いで、図２Ｈに示すように、ＣＭＰ処理により、第１層間絶縁膜２０が研磨される。このＣＭＰ処理は、ＣＭＰ処理装置のパッドがストッパ膜１９に達するまで続けられる。パッドがストッパ膜１９に達すると、ＣＭＰ処理装置においてパッドの回転数の変化が検知され、この検知に基づきパッドの回転が停止される（ＣＭＰ処理が停止される）。
【００４８】
次いで、図２Ｉに示すように、公知のエッチング技術（ドライエッチングおよびウェットエッチング）により、第１絶縁層１７の上面（表面）がダミーゲート３２の表面と面一となるように、ダミーゲート３２の上面を覆うストッパ膜１９が除去される。これにより、ダミーゲート３２の上面が第１絶縁層１７から露出する。
【００４９】
次いで、図２Ｊに示すように、ダミーゲート３２に、ダミーゲート３２と、サイドウォール１０およびゲート絶縁膜８とのエッチング選択比を確保可能なエッチング液が供給される。エッチング液としては、たとえば、水酸化カリウム（ＫＯＨ）水溶液、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液などを用いることができる。エッチング液の供給によりダミーゲート３２が除去され、サイドウォール１０の内壁およびゲート絶縁膜８の上面が現れる。
【００５０】
次いで、図２Ｋに示すように、スパッタ法などにより、シリコン基板２上に、上記したゲート電極９の電極材料（ゲート電極材料３３）が堆積される。ゲート電極材料３３は、サイドウォール１０の内壁で囲まれる部分を埋め尽くし、第１絶縁層１７を覆い尽くすまで堆積される。
【００５１】
次いで、図２Ｌに示すように、ＣＭＰ処理により、ゲート電極材料３３が研磨される。このＣＭＰ処理は、ＣＭＰ処理装置のパッドが第１絶縁層１７に達するまで続けられる。パッドが第１絶縁層１に達すると、ＣＭＰ処理装置においてパッドの回転数の変化が検知され、この検知に基づきパッドの回転が停止される（ＣＭＰ処理が停止される）。これにより、サイドウォール１０の内壁で囲まれる部分に埋設されたゲート電極９が形成される。
【００５２】
次いで、図２Ｍに示すように、ＣＶＤ法などにより、第１絶縁層１７上に酸化シリコンが堆積される。これにより、第２絶縁層１８が形成される。次いで、公知のフォトリソグラフィ技術およびエッチング技術により、第２絶縁層１８および第１絶縁層１７に、ソースコンタクトホール２１およびドレインコンタクトホール２２が形成される。そして、第２絶縁層１８上に、各コンタクトプラグ（２３，２５）および各配線（２４，２６）の材料であるアルミニウムが堆積される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、堆積されたアルミニウムがパターニングされる。これにより、ソースコンタクトプラグ２３およびドレインコンタクトプラグ２５、ならびにソース配線２４およびドレイン配線２６が形成される。
【００５３】
また、ゲート配線２７が形成される。こうして、ＭＯＳＦＥＴ３を有する半導体装置１が得られる。
【００５４】
上記の方法によれば、ダミーゲート３２の除去に当たって、ダミーゲート３２とサイドウォール１０とのエッチング選択比を確保可能なエッチング液がダミーゲート３２に供給され、それによってダミーゲート３２がウェットエッチングされる（図２Ｊ参照）。そのため、ダミーゲート３２をドライエッチングにより除去する場合に比べて、ダミーゲート３２を高選択的に除去することができる。その結果、ダミーゲート３２除去時におけるゲート絶縁膜８へのダメージを低減することができる。
【００５５】
とりわけ上記の方法では、上記エッチング液がゲート絶縁膜８とダミーゲート３２とのエッチング選択比も確保可能な液である。そのため、ダミーゲート３２除去時におけるゲート絶縁膜８へのダメージを一層低減することができる。
【００５６】
上記の結果、ダミーゲート３２の除去後においても、ゲート絶縁膜８をその形成時における状態に維持することができる。そのため、ダミーゲート３２の除去後にゲート絶縁膜８を再形成する手間を省略することができる。さらに、ゲート絶縁膜８の再形成を省略できることから、ダミーゲート３２の除去後における、シリコン基板２が高温雰囲気に晒される工程（たとえば、ＣＶＤ工程など）の工程数を低減することができる。その結果、シリコン基板２が高温雰囲気に晒されることにより発生する、ソース領域１１および／またはドレイン領域１２における不純物拡散やシリサイド化などを抑制することができる。
【００５７】
また、ゲート絶縁膜８が高誘電率材料からなるので、ゲート絶縁膜８の膜厚が小さくてもゲートリーク電流の発生を抑制することができる。そのため、上記の方法により、微細化に対応した半導体装置を作製することができる。また、ダミーゲート３２がポリシリコンからなる。ポリシリコンは加工性に優れるため、上記の方法では、ダミーゲート３２を簡易に形成することができる。
【００５８】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
【００５９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【図２Ａ】図１の半導体装置の製造方法を示す模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す断面図である。
【図２Ｃ】図２Ｂの次の工程を示す断面図である。
【図２Ｄ】図２Ｃの次の工程を示す断面図である。
【図２Ｅ】図２Ｄの次の工程を示す断面図である。
【図２Ｆ】図２Ｅの次の工程を示す断面図である。
【図２Ｇ】図２Ｆの次の工程を示す断面図である。
【図２Ｈ】図２Ｇの次の工程を示す断面図である。
【図２Ｉ】図２Ｈの次の工程を示す断面図である。
【図２Ｊ】図２Ｉの次の工程を示す断面図である。
【図２Ｋ】図２Ｊの次の工程を示す断面図である。
【図２Ｌ】図２Ｋの次の工程を示す断面図である。
【図２Ｍ】図２Ｌの次の工程を示す断面図である。
【符号の説明】
【００６１】
１ 半導体装置
２ シリコン基板
８ ゲート絶縁膜
９ ゲート電極
１０ サイドウォール
１７ 第１絶縁層
３２ ダミーゲート
３３ ゲート電極材料
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にダミーゲートを形成する工程と、
前記ダミーゲートの側面に、前記ゲート絶縁膜の材料とは異なる絶縁材料からなるサイドウォールを形成する工程と、
前記サイドウォールの形成後、前記ダミーゲートを被覆するように、前記半導体基板上に絶縁層を積層する工程と、
前記絶縁層を、その表面が前記ダミーゲートの表面と面一となるように加工する工程と、
前記絶縁層の加工後、前記ダミーゲートに、前記ダミーゲートと前記サイドウォールとのエッチング選択比を確保可能なエッチング液を供給することにより、前記ダミーゲートを除去する工程と、
前記ダミーゲートの除去により現れる前記ゲート絶縁膜上に、金属材料からなるゲート電極を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記エッチング液が、前記ゲート絶縁膜と前記ダミーゲートとのエッチング選択比を確保可能な液である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜が高誘電率材料からなり、前記ダミーゲートがポリシリコンからなる、請求項１または２に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にダミーゲートを形成する工程と、
前記ダミーゲートの側面に、前記ゲート絶縁膜の材料とは異なる絶縁材料からなるサイドウォールを形成する工程と、
前記サイドウォールの形成後、前記ダミーゲートを被覆するように、前記半導体基板上に絶縁層を積層する工程と、
前記絶縁層を、その表面が前記ダミーゲートの表面と面一となるように加工する工程と、
前記絶縁層の加工後、前記ダミーゲートに、前記ダミーゲートと前記サイドウォールとのエッチング選択比を確保可能なエッチング液を供給することにより、前記ダミーゲートを除去する工程と、
前記ダミーゲートの除去により現れる前記ゲート絶縁膜上に、金属材料からなるゲート電極を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記エッチング液が、前記ゲート絶縁膜と前記ダミーゲートとのエッチング選択比を確保可能な液である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜が高誘電率材料からなり、前記ダミーゲートがポリシリコンからなる、請求項１または２に記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図２Ｍ】
【公開番号】特開２０１０−１２９９７８（Ｐ２０１０−１２９９７８Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０６６７３（Ｐ２００８−３０６６７３）
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
[ Back to top ]