【課題】 サージ電圧等が印加されたときに、ドレイン領域の近傍で発生する正孔を早い段階で排出するための技術を提供すること。
【解決手段】 半導体装置１０は、半導体活性層２４の表面部分の一部であり、ドレイン領域４２の近傍に形成されているｐ^＋型の半導体領域４１を備えている。ｐ^＋型半導体領域４１は、半導体活性層２４によってボディ領域４８及び半導体基板２２から隔てられており、ドレイン電極Ｄに電気的に接続している。半導体装置１０はさらに、半導体活性層２４のうちのｐ^＋型半導体領域４１と半導体基板２２の間に存在する部分に絶縁膜を３４介して対向している導電体領域３４を備えている。導電体領域３４には、接地電圧が印加されていることを特徴としている。 （もっと読む）

【課題】 高アバランシェ耐量と低オン抵抗性とを有する窒化物半導体素子を提供する。
【解決手段】 窒化物半導体からなる第1の半導体層と、前記第1の半導体層の上に設けられ前記第１の半導体層よりもバンドギャップが大なるノンドープまたはｎ型の窒化物半導体からなる第２の半導体層と、を有する積層体と、前記積層体の主面上の第１の領域に直接もしくは絶縁膜を介して設けられた制御電極と、前記積層体の主面上の前記第１の領域の両端に隣接する第２及び第３の領域にそれぞれ設けられた第１及び第２の主電極と、前記積層体の主面上において前記第２の主電極を挟んで前記制御電極とは反対側に設けられた第３の主電極と、を備えたことを特徴とする窒化物半導体素子を提供する。 （もっと読む）

半導体デバイスは、積層された複数の層群を有する歪み超格子層（325）、及び歪み超格子層の上方の応力層を含んでいる。歪み超格子層の各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体部分の結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを含んでいる。
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半導体デバイスは、半導体基板及びその上の少なくとも１つのＭＯＳＦＥＴを含んでいる。このＭＯＳＦＥＴは、空間的に隔てられたソース領域及びドレイン領域、ソース領域とドレイン領域との間のチャネル、及びチャネルの上に位置しチャネルとの界面を画成するゲートを含んでいる。ゲートは、チャネルの上に位置するゲート誘電体と、ゲート誘電体の上に位置するゲート電極とを含んでいる。また、このチャネルは、積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを含んでいる。上記少なくとも１つの非半導体モノレイヤーは、チャネルとゲート誘電体との間の界面に対しておよそ４−１００モノレイヤーの深さに位置付けられている。
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【課題】配線形成のためのドライエッチングが進行しても、ゲート絶縁膜にチャージダメージを与えることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ゲート絶縁膜３ａ，３ｂを形成する工程と、ゲート配線４ａ，４ｂを形成する工程と、絶縁膜８を形成する工程と、接続孔８ａ，８ｂ，８ｃを形成する工程と、接続孔８ａ，８ｂ，８ｃに導電体９ａ，９ｂ，９ｃを埋め込む工程と、絶縁膜８上及び導電体９ａ，９ｂ，９ｃ上に、導電膜１１，１２，１３を形成する工程と、ドライエッチングを用いて導電膜１１，１２，１３をパターニングすることにより、絶縁膜８上に複数の配線１０ａ，１０ｂ，１０ｄ、及びダミー配線１０ｃを形成する工程とを具備する。ダミー配線１０ｃと、ダミー配線１０ｃに最も近い配線１０ｂの間隔は、配線１０ａ，１０ｂ，１０ｄの相互間隔以下である。 （もっと読む）

【課題】 占有面積を抑えた簡便な形態でプラズマ処理に伴うチャージングを抑える半導体装置及びその製造方法を提供する。
【解決手段】 層間の絶縁層１７はＭＯＳＦＥＴ Ｑ１を覆い、所定部が貫通されホール１８ｔ，１８ｄが形成されている。ホール１８ｔは、配線用ホールで、配線プラグ部材１９ｔが埋め込まれ、下端部はゲート電極１４に接続されている。配線パターン２１は、配線プラグ部材１９ｔの上端部と接続されている。ホール１８ｄは、ダミー用ホールで、埋め込まれたダミープラグ部材１９ｄは、その下端部が半導体基板１０の基板コンタクト領域１２に接続されている。配線パターン２１形成のために配線層Ｍ１（破線）をドライエッチングしている最中において、ダミープラグ部材１９ｄは、プラズマチャージを放電させる経路となる。 （もっと読む）

【課題】外部イオンや水分のゲート絶縁膜への浸透を防止する半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、半導体基板、半導体基板上に一方向に延びて形成されたゲート配線２２０とゲート配線に整列して半導体基板内に形成されたソース/ドレーン領域を含むトランジスタ、ゲート配線上にゲート配線と同一方向に延びて形成され、半導体基板に拡散されるイオンを遮断する拡散防止メタルパターン４３２ａを含む。 （もっと読む）

本発明は、ドレイン延長部（８）を備えるラテラルＤＭＯＳＴに特に関する。既知のトランジスタにおいて、更なる金属ストリップ（２０）は、ゲート電極コンタクトストリップと、ソース領域コンタクト（１５）に電気的に接続されているドレインコンタクト（１６）との間に位置される。本特許出願において提案される装置において、更なる金属ストリップ（２０）とソースコンタクト（１５，１２）との間の接続部は、コンデンサ（３０）を有し、更なる金属ストリップ（２０）は更なる金属ストリップ（２０）に電圧を供給するための更なるコンタクト領域（３５）を備えている。このようにして、改善された線形性が実現可能であり、当該装置の実用性が、特に、高電力及び高周波数において改善される。好ましくは、コンデンサ（３０）は、単一の半導体基体（１）内にトランジスタと一体化されている。本発明は、更に、本発明による装置（１０）を動作させる方法を有する。
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【課題】第１の負性抵抗領域が無い、高サージ耐量の半導体装置を提供すること。
【解決手段】ｐ半導体基板１の表面にｎウェル領域２を形成し、ｎウェル領域２の表面層にｐウェル領域３を形成し、ｐウェル領域３の表面層からｎウェル領域２の表面層に渡ってｎオフセット領域９を形成し、このｎオフセット領域９の表面層にｎドレイン領域８を形成する。ｐウェル領域３のｎドレイン領域８側は横方向拡散によりｎドレイン領域８側に向かって不純物濃度が低くなるため、ｎドレイン領域８側に向かって不純物濃度か高くなる第２のｎオフセット領域１５が形成され、その結果、ｎオフセット領域９は不純物濃度が一定で低い第１のｎオフセット領域９ａと、ｎドレイン領域８側に向かって不純物濃度が高くなる第２のｎオフセット領域１５で構成される。この第２のオフセット領域の長さＭをｎドレイン領域８の縦方向の拡散深さＮより大きくする。 （もっと読む）

【課題】 半導体基板に垂直なフィン状のチャネル部を有する電界効果トランジスタの信頼性を高めるのに最適な構造を有する半導体装置およびその製造方法を提供する。
【解決手段】 絶縁層１２上に形成された突起状の半導体層と、半導体層の少なくとも側面上にゲート絶縁膜２０を介して形成されたゲート電極２１と、ゲート電極２１を挟むように半導体層内に形成されたソース及びドレイン領域１６、１７と、絶縁層１２上に形成され半導体層の周りに配設された防御壁１９と、半導体層および防御壁１９上に形成された絶縁膜２２と、を具備する。 （もっと読む）

【課題】高周波電力増幅用電界効果型半導体装置において、耐圧を確保しながらの小型化と高効率化の両立が困難になる。
【解決手段】高周波電力増幅用出力段LDMOSに、歪Siチャネルを用いることで更なる効率向上を実現する。更に、チャネル領域を有する歪Si層の膜厚、欠陥の不活性化、或いはフィールドプレート構造の最適化などによってリーク電流を低減しつつ最大限に効率を高める。 （もっと読む）

【課題】 ゲート内の応力を調節することによってトランジスタ・チャネル内に歪を誘起させること。
【解決手段】 相補型金属酸化物半導体トランジスタを製造する方法は、異なる型のトランジスタ、例えばＮ型金属酸化物半導体（ＮＭＯＳ）トランジスタ及びＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタ（第１及び第２型トランジスタ）を基板（１２）上に形成する。この方法は、これらのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ上に任意の酸化物層を形成し、次いでＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを硬い材料（５０）、例えば窒化ケイ素層で覆う。この後、この方法は、この硬い材料層（５０）の一部をパターン形成し、硬い材料層がＮＭＯＳトランジスタ上にのみ残るようにする。次に、この方法は、ＮＭＯＳトランジスタを加熱し（１７８、２０４）、次いで硬い材料層（５０）の残存部分を除去する。ＰＭＯＳトランジスタ（ＰＦＥＴ）のゲート（２０）又はチャネル領域内に応力を生じさせることなく、ＮＭＯＳトランジスタ（ＮＦＥＴ）のゲート（２２）内に圧縮応力、チャネル領域内に引張応力（７０）を生じさせることによって、この方法は、ＰＦＥＴの性能を低下させることなく、ＮＦＥＴの性能を改善する。 （もっと読む）

【課題】 簡易な工程でかつ安価に製造でき、しかも高温高湿下でのドレイン耐圧の低下を防止でき、微細化も図れる半導体装置を提供する。
【解決手段】 ソース電極７０およびドレイン電極８０の上部における保護膜９０に、第１の開口部としてイオンスルー領域１０２を設ける。保護膜９０上に封止樹脂を塗布して半導体装置をパッケージする。このとき、イオンスルー領域１０２内にも封止樹脂を充填して、封止樹脂とソース電極７０およびドレイン電極８０とを直に接触させる。これにより、高温高湿雰囲気下において、封止樹脂内における保護膜９０との界面に蓄積した可動イオンは、イオンスルー領域１０２を通ってソース電極７０およびドレイン電極８０へと排出され、Ｎ^- 型延長ドレイン領域３０に影響を与えなくなるため、ドレイン耐圧を向上できる。 （もっと読む）

【課題】 ＭＯＳトランジスターのきめ細かなマルチＶｔｈ化により、複雑な信号処理が可能であるアナログ半導体集積回路装置の製造方法を提供する。
【問題解決手段】 ＭＯＳトランジスターのソ−スとゲート電極にオーバラップするように選択的に窒化膜を配する製造方法により、かつそのチャネル幅方向の窒化膜のゲート電極へのオーバラップ量をパターン設計値で可変することによりきめ細かなマルチＶｔｈ化を実現する。 （もっと読む）

【課題】ダミーパターンの面積を大きくしなくても、半導体素子や配線へのプラズマチャージ量を少なくする。
【解決手段】 半導体基板１にトランジスタ１１を形成すると共に、半導体基板１上にＭＮＯＳ素子１０を形成する。ＭＮＯＳ素子１０に電荷を蓄積した後、層間絶縁膜２０を形成する。層間絶縁膜２０に、ゲート電極５ｂ上に位置する第1の接続孔２０ｂ、及びＭＮＯＳ素子１０上に位置する第２の接続孔２０ａを形成する。層間絶縁膜２０上に、第1の接続孔２０ｂを介してゲート電極５ｂに接続する配線２２ｂを形成すると共に、第２の接続孔２０ａを介してＭＮＯＳ素子１０に接続するダミーパターン２２ａを形成する。 （もっと読む）