非半導体モノレイヤーを有するチャネルを含む半導体デバイス、及びその製造方法
半導体デバイスは、半導体基板及びその上の少なくとも１つのＭＯＳＦＥＴを含んでいる。このＭＯＳＦＥＴは、空間的に隔てられたソース領域及びドレイン領域、ソース領域とドレイン領域との間のチャネル、及びチャネルの上に位置しチャネルとの界面を画成するゲートを含んでいる。ゲートは、チャネルの上に位置するゲート誘電体と、ゲート誘電体の上に位置するゲート電極とを含んでいる。また、このチャネルは、積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを含んでいる。上記少なくとも１つの非半導体モノレイヤーは、チャネルとゲート誘電体との間の界面に対しておよそ４−１００モノレイヤーの深さに位置付けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体分野に関し、より具体的には、エネルギー帯エンジニアリングに基づいて特性が向上された半導体及びその製造方法に関する。
【背景技術】
【０００２】
例えば電荷キャリアの移動度を高めるなどにより、半導体デバイスの性能を向上させる構造及び技術が提案されている。例えば、特許文献１は、さもなければ性能の低下を引き起こし得る、シリコン、シリコンゲルマニウム及び緩和シリコンから成り、且つ不純物のない領域をも含む歪み材料層群を開示している。上部シリコン層内に得られる２軸歪みはキャリア移動度を変化させ、より高速且つ／或いはより低電力のデバイスを可能にする。また、特許文献２は、やはり同様の歪みシリコン技術に基づくＣＭＯＳインバータを開示している。
【０００３】
特許文献３は、第２のシリコン層の伝導帯及び価電子帯が引張歪みを受けるように、シリコン層の間に挟まれたシリコン及び炭素の層を含む半導体デバイスを開示している。ゲート電極に印加された電界により誘起された一層小さい有効質量を有する電子は第２のシリコン層内に閉じ込められ、それにより、ｎチャネルＭＯＳＦＥＴは一層高い移動度を有する状態にされる。
【０００４】
特許文献４は、分数を含む８原子層以下の単体物質、又は２元化合物半導体層である複数の層が交互にエピタキシャル成長された超格子を開示している。主電流の方向は超格子の層群に垂直である。
【０００５】
特許文献５は、超格子内での合金散乱を抑制することにより一層高い移動度が実現されたＳｉ−Ｇｅ短周期超格子を開示している。この方針に沿って、特許文献６は、実質的にチャネル層を引張応力下に置くような割合でシリコン格子内に存在する第２の金属とシリコンとの合金を有するチャネル層を含む、移動度が向上されたＭＯＳＦＥＴを開示している。
【０００６】
特許文献７は、２つのバリア領域、及びこれらバリア間に挟まれた薄いエピタキシャル成長半導体層を有する量子井戸構造を開示している。各バリア領域は、概して２から６原子層の範囲内の厚さを有する、交互にされたＳｉＯ２／Ｓｉ層から成っている。遙かに厚いシリコン部分がこれらバリア間に挟み込まれている。
【０００７】
非特許文献１は、シリコン及び酸素の半導体−原子超格子（ＳＡＳ）を開示している。このＳｉ／Ｏ超格子はシリコンの量子発光デバイスに有用であるとして開示されている。特に、緑色の電界発光ダイオード構造が試作・試験されている。ダイオード構造内の電流は縦方向、すなわち、ＳＡＳの層群に垂直である。開示されたＳＡＳは、例えば酸素原子及びＣＯ分子などの吸収された種によって分離された半導体層群を含み得る。吸収された酸素のモノレイヤーを超えるシリコン成長が、かなり低い欠陥密度を有するエピタキシャルとして記載されている。１つのＳＡＳ構造は、およそシリコンの８原子層である１．１ｎｍの厚さのシリコン部分を含み、別の１つの構造はこの厚さの２倍のシリコンを有している。非特許文献２は更に、非特許文献１の発光ＳＡＳ構造について議論している。
【０００８】
特許文献８は、格子を縦方向に流れる電流を４桁を上回る大きさで低減させる、薄いシリコン及び酸素、炭素、窒素、リン、アンチモン、ヒ素、又は水素のバリア構築ブロックを開示している。絶縁層／バリア層は、絶縁層の隣に低欠陥のエピタキシャルシリコンが堆積されることを可能にしている。
【０００９】
特許文献９は、非周期フォトニック・バンドギャップ（ＡＰＢＧ）構造の原理が電子バンドギャップ・エンジニアリングに適応され得ることを開示している。特に、この特許文献９は、例えばバンドの極小値の位置や有効質量などといった材料パラメータが、望ましいバンド構造の特性を有する新たな非周期材料を生じさせるように調整され得ることを開示している。例えば導電率、熱伝導率、及び誘電率若しくは透磁率などのその他のパラメータも、材料に設計されることが可能であると開示されている。
【００１０】
半導体デバイスにおける電荷キャリアの移動度を高めるための材料工学での相当な努力にもかかわらず、依然として、より一層の改善が望まれる。より高い移動度はデバイスを高速化し、且つ／或いはデバイスの消費電力を削減し得る。また、より高い移動度により、一層微細なデバイスや新たなデバイス構成へと引き続き移行しても、デバイス性能は維持されることができる。
【特許文献１】米国特許出願公開第２００３／０５７４１６号明細書
【特許文献２】米国特許出願公開第２００３／０３４５２９号明細書
【特許文献３】米国特許第６４７２６８５号明細書
【特許文献４】米国特許第４９３７２０４号明細書
【特許文献５】米国特許第５３５７１１９号明細書
【特許文献６】米国特許第５６８３９３４号明細書
【特許文献７】米国特許第５２１６２６２号明細書
【特許文献８】国際公開第０２／１０３７６７号パンフレット
【特許文献９】英国特許出願公開第２３４７５２０号明細書
【非特許文献１】Tsu、「Phenomena in silicon nanostructure devices」、Applied Physics and Materials Science ＆ Processing、2000年9月6日、p.391-402
【非特許文献２】Luo等、「Chemical Design of Direct-Gap Light-Emitting Silicon」、Physical Review Letters、第89巻、第7号、2002年8月12日
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、以上の背景を鑑み、動作特性が向上された半導体デバイスを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に従った上記及びその他の目的、特徴及び利点は、半導体基板、及びその上の少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む半導体デバイスによって提供される。より具体的には、このＭＯＳＦＥＴは、空間的に隔てられたソース領域及びドレイン領域、ソース領域とドレイン領域との間のチャネル、及びチャネルの上に位置しチャネルとの界面を画成するゲートを含んでいる。ゲートは、チャネルの上に位置するゲート誘電体と、ゲート誘電体の上に位置するゲート電極とを含んでいる。また、このチャネルは、積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを含んでいる。さらに、上記少なくとも１つの非半導体モノレイヤーは、チャネルとゲート誘電体との間の界面に対しておよそ４乃至１００層のモノレイヤーの深さに位置付けられている。
【００１３】
より具体的には、上記少なくとも１つの非半導体モノレイヤーは、チャネルとゲート誘電体との間の界面に対しておよそ４乃至３０層のモノレイヤーの深さに位置付けられていてもよい。各ベース半導体モノレイヤーは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を含み得る。例として、各ベース半導体モノレイヤーはシリコンを含んでいてもよい。
【００１４】
上記少なくとも１つの非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を含み得る。また、上記少なくとも１つの非半導体モノレイヤーは単一の非半導体モノレイヤーを含んでいてもよい。さらに、上記少なくとも１つの非半導体モノレイヤーの相対する面上にある隣接し合うベース半導体モノレイヤーは化学的に結合していてもよい。
【００１５】
方法の態様は半導体デバイスを製造するためのものである。この方法は、半導体基板上に少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成する工程を有し、この少なくとも１つのＭＯＳＦＥＴは、空間的に隔てられたソース領域及びドレイン領域と、ソース領域とドレイン領域との間のチャネルを有する。チャネルは、積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを有する。ＭＯＳＦＥＴは更に、チャネルの上に位置しチャネルとの界面を画成するゲートを含んでおり、このゲートは、チャネルの上に位置するゲート誘電体と、ゲート誘電体の上に位置するゲート電極とを有する。さらに、上記少なくとも１つの非半導体モノレイヤーは、チャネルとゲート誘電体との界面に対しておよそ４乃至１００層のモノレイヤーの深さに位置付けられる。
【発明を実施するための最良の形態】
【００１６】
本発明の好適な実施形態が示された添付の図面を参照しながら、本発明を更に十分に説明する。本発明は、しかしながら、数多くの異なる形態で具現化され得るものであり、ここで説明される実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は、ここでの開示を完全なものとし、本発明の範囲を当業者に十分に伝えるために提示されるものである。全体を通して、似通った参照符号は似通った要素を参照するものであり、１つ又は複数のダッシュ記号による表記は代替的な実施形態における同様の要素を指し示すものである。
【００１７】
本発明は、半導体デバイスにおける性能を改善するために、半導体材料の特性を原子又は分子のレベルで制御することに関する。さらに、本発明は半導体デバイスの導通経路内で使用される改善された材料の識別、創出及び応用に関する。
【００１８】
理論に囚われるべきではないが、ここでは、ここに記載される或る一定の超格子は電荷キャリアの有効質量を低減させること、及びそれによって、より高い電荷キャリア移動度が得られることを理論化する。有効質量は文字通り様々な定義を用いて記述される。有効質量の改善の指標として、ここでは“伝導率反転（conductivity reciprocal）有効質量テンソル”、すなわち電子及び正孔に対して、それぞれ、次のように定義されるMe-1及びMh-1を使用する：
電子に対して、
【００１９】
【数１】
正孔に対して、
【００２０】
【数２】
ただし、fはフェルミ−ディラック分布関数、EFはフェルミ準位、Tは温度、E(ベクトルk,n)は波数ベクトルｋ及びｎ番目のエネルギー帯に対応する状態にある電子のエネルギーであり、添字i及びjはデカルト座標x、y及びzを参照するものである。また、積分はブリルアン領域（Ｂ．Ｚ．）全体で取られ、和は電子及び正孔に対して、それぞれ、フェルミ準位より高いエネルギー及び低いエネルギーを有するバンドの全体で取られる。
【００２１】
ここでの伝導率反転有効質量テンソルの定義によれば、材料の伝導率のテンソル成分は、伝導率反転有効質量テンソルの対応する成分の値が大きくなるほど大きくなる。ここでも、理論に囚われるべきではないが、ここで説明される超格子は、例えば典型的に好適な電荷キャリア輸送方向に対して、材料の伝導特性を高めるように伝導率反転有効質量テンソルの値を設定するものであることを理論化する。適当なテンソル要素の逆数を伝導率有効質量（conductivity effective mass）と呼ぶ。換言すれば、半導体材料の構造を特徴付けるため、意図されるキャリア輸送方向で計算された上述の電子／正孔の伝導率有効質量を使用することにより、改善された材料が識別される。
【００２２】
上述の指標を用いると、特定の目的のために改善されたバンド構造を有する材料を選択することができる。その一例は、ＭＯＳＦＥＴデバイスのチャネル領域のための歪み超格子25材料である。先ず、図１を参照して、本発明に従った歪み超格子25を含むプレーナ型ＭＯＳＦＥＴ20について説明する。しかしながら、当業者に認識されるように、ここで特定される材料は例えば個別デバイス及び／又は集積回路などの多くの異なる種類の半導体デバイスにおいても使用され得るものである。一例として、別の適用においては、米国特許出願第１１／４２６９６９号明細書にて更に説明されているように、歪み超格子25はＦＩＮＦＥＴにて使用され得る。なお、参照することによりこの文献の全体がここに組み込まれる。
【００２３】
例示されたＭＯＳＦＥＴ20は、基板21、該基板上の応力層26、及び該応力層上の半導体領域27、28を含んでおり、これら半導体領域間の応力層上に歪み超格子層25がある。より具体的には、応力層26は例えば傾斜（graded）シリコンゲルマニウム層などの傾斜半導体層とし得る。さらに、半導体領域26、27は例えばシリコン又はシリコンゲルマニウムの領域とし得る。当業者に認識されるように、半導体領域26、27は、例示的に、ＭＯＳＦＥＴ20のソース及びドレイン領域22、23を形成するようにドーパントでイオン注入されている。
【００２４】
ＭＯＳＦＥＴ20にて使用され得る様々な超格子構造について更に説明する。シリコン−酸素超格子の場合、超格子層25の格子間隔は、通常、シリコンゲルマニウム応力層26の格子間隔より小さい。しかしながら、この例における応力層26は超格子層25内に、例えばＮチャネル型ＦＥＴにおいて移動度を更に高めるために使用され得る引張歪みを誘起する。他の例では、超格子層25及び応力層26の組成は、超格子が別の方法で応力層より大きい格子間隔を有するように選択されてもよい。これは有利には、例えばＰチャネル型ＦＥＴデバイスにおいて効果的に超格子の更なる移動度の向上をもたらし得る圧縮歪みを超格子層25内に誘起する。
【００２５】
例示された実施形態においては、応力層は縦方向に濃度勾配を有する傾斜半導体層であり、この傾斜半導体層上に縦方向に歪み超格子25が積層されている。図６に例示された代替的な一実施形態においては、ＭＯＳＦＥＴ20’は更に、傾斜半導体層26’と歪み超格子層425’との間に配置された実質的に無傾斜の半導体層42’を含んでいる。すなわち、実質的に無傾斜の半導体層42’はその頂部から底部までの全体で、実質的に一致した組成の半導体材料（例えば、シリコンゲルマニウム）を有しており、応力層26’と超格子層425’との間の緩衝層（バッファ）を提供する。より具体的には、実質的に無傾斜の半導体層42’は応力層26’の頂部における半導体材料と実質的に同一の組成を有していてもよい。上に位置する半導体層（例えば、シリコン）に歪みを与えるために傾斜層及び無傾斜層を使用することについての更なる情報は、Lei等の米国特許出願公開第２００５／０２１１９８２号明細書、Bauerの米国特許出願公開第２００５／００５４１７５号明細書、Lindert等の米国特許出願公開第２００５／０２２４８００号明細書、及びArena等の米国特許出願公開第２００５／００５１７９５号明細書に記載されている。なお、参照することによりこれらの文献の全体がここに組み込まれる。
【００２６】
当業者に認識されるように、例示的に、ソース／ドレイン領域22、23の上にはソース／ドレインシリサイド層30、31とソース／ドレインコンタクト32、33がある。ゲート35は、例示的に、歪み超格子層25によってもたらされたチャネルに隣接するゲート絶縁層37と、該ゲート絶縁層上のゲート電極層36とを含んでいる。図示されたＭＯＳＦＥＴ20においては、側壁スペーサ40、41も設けられている。
【００２７】
また、例えば例示されたＭＯＳＦＥＴ20等の半導体デバイスは、そうでない場合に存在するであろうものより低い伝導率有効質量に基づいて、より高い電荷キャリア移動度の利益を享受することが理論化される。一部の実施形態においては、バンドエンジニアリングの結果として、超格子25は更に、例えば同時継続中の米国特許出願第１０／９３６９０３号（INTEGRATED CIRCUIT COMPRISING AN ACTIVE OPTICAL DEVICE HAVING AN ENERGY BAND ENGINEERED SUPERLATTICE）に記載されているような光電子デバイスに対して特に有利となり得る実質的な直接エネルギーバンドギャップを有し得る。なお、この文献は参照することによりその全体がここに組み込まれる。
【００２８】
当業者に認識されるように、ＭＯＳＦＥＴ20のソース／ドレイン領域22、23及びゲート35は、歪み超格子層25内で、後述される積層された群45a-45nの層群に対して平行な方向に電荷キャリア輸送を生じさせる領域であると考えることができる。すなわち、デバイスのチャネルは超格子25内に画成される。その他のこのような領域もまた本発明によって意図される。
【００２９】
ある一定の実施形態において、超格子25は有利にはゲート誘電体層37の界面として作用する。例えば、超格子25の下側部分内にチャネル領域が画成され（もっとも、チャネルの一部は超格子の下側の半導体材料内にも画成される）、超格子25の上側部分がチャネルを誘電体層37から絶縁する。更に他の一実施形態においては、チャネルは応力層26内にのみ画成されてもよく、歪み超格子層25は単に絶縁／界面層として含まれていてもよい。
【００３０】
誘電体界面層としての超格子25の使用は、比較的高誘電率の（ｈｉｇｈ−ｋ）ゲート誘電体材料が使用される場合に特に適したものとなり得る。超格子25は有利には散乱を抑制し、故に、ｈｉｇｈ−ｋ誘電体界面に一般的に使用される従来の絶縁層（例えば、シリコン酸化物）より高い移動度をもたらし得る。さらに、ｈｉｇｈ−ｋ誘電体とともに適用される絶縁体としての超格子25の使用は、より薄い全体厚さ、ひいてはデバイスの静電容量の改善をもたらし得る。何故なら、同時継続中の米国特許出願第１１／１３６８８１号明細書にて更に説明されているように、超格子25は比較的薄い厚さで形成されながらも、依然として所望の絶縁特性を実現し得るからである。なお、この文献は参照することによりその全体がここに組み込まれる。
【００３１】
本願の出願人により、ＭＯＳＦＥＴ20のチャネル領域のための改善された材料又は構造が特定された。より具体的には、電子及び／又は正孔に対する適切な伝導率有効質量がシリコンの対応する値より実質的に小さいエネルギーバンド構造を有する材料又は構造が特定された。
【００３２】
図２及び３をも参照するに、この材料又は構造は、原子又は分子のレベルで構造が制御され、既知の原子又は分子層堆積技術を用いて形成され得る超格子25の形態である。超格子25は、恐らくは図２の概略断面図を参照して最も理解されるように、積層関係に配置された複数の層群45a-45nを含んでいる。また、製造中に欠陥を効果的に削減し、一層平滑化された層表面をもたらすために、同時継続中の米国特許出願第１１／１３６８３４号明細書に記載されている中間アニールプロセスも用いられ得る。なお、参照することによりこの文献の全体がここに組み込まれる。
【００３３】
超格子25の層群45a-45nの各々は、例示的に、それぞれのベース半導体部分46a-46nを定める積層された複数のベース半導体のモノレイヤー46と、その上のエネルギーバンド変更層50とを含んでいる。エネルギーバンド変更層50は図の明瞭化のために図２においてはドット模様で示されている。
【００３４】
エネルギーバンド変更層50は、例示的に、隣接するベース半導体部分の結晶格子内に拘束された１つの非半導体モノレイヤーを含んでいる。すなわち、隣接し合う層群45a-45n内の対向するベース半導体モノレイヤー群は化学的に結合している。例えば、シリコンモノレイヤー46の場合、図３に示されるように、モノレイヤー群46aの上側すなわち頂部の半導体モノレイヤー内のシリコン原子の一部は、群46bの下側すなわち底部のモノレイヤー内のシリコン原子と共有結合している。これにより、結晶格子は、非半導体モノレイヤー（例えば、酸素モノレイヤー）の存在に拘わらず、複数の層群にわたって連続することが可能である。当然ながら、当業者に認識されるように、隣接し合う群45a-45nの対向するシリコン層46間では、これらの層の各々内のシリコン原子の一部は非半導体原子（すなわち、この例においては酸素）に結合されることになるので、完全すなわち純粋な共有結合は存在しない。
【００３５】
他の実施形態においては、このような非半導体モノレイヤーを複数含むことも可能である。なお、ここで言う非半導体又は半導体モノレイヤーは、モノレイヤーに使用される材料が、もしバルク状に形成されるとしたら、非半導体又は半導体になることを意味する。すなわち、当業者に認識されるように、半導体などの材料の単一のモノレイヤーは必ずしも、それがバルク状又は比較的厚い層として形成されるときと同一の特性を示す必要はない。
【００３６】
理論に囚われるべきではないが、ここでは、エネルギーバンド変更層50及び隣接するベース半導体部分46a-46nにより、超格子25は平行方向の電荷キャリアに対して、そうでない場合に存在するであろうものより低い適切な伝導率有効質量を有することを理論化する。別の考え方をすれば、この平行方向とは積層方向に垂直な方向である。エネルギーバンド変更層50はまた、超格子25に共通のエネルギーバンド構造を有させてもよい。
【００３７】
また、例えば例示されたＭＯＳＦＥＴ20等の半導体デバイスは、そうでない場合に存在するであろうものより低い伝導率有効質量に基づいて、より高い電荷キャリア移動度の利益を享受することが理論化される。一部の実施形態においては、本発明により実現されるバンドエンジニアリングの結果として、超格子25は更に、例えば更に後述されるような光電子デバイスに対して特に有利となり得る実質的な直接エネルギーバンドギャップを有し得る。当然ながら、超格子25の上述の特性の全てが、全ての応用において利用される必要はない。例えば、当業者に認識されるように、超格子25は、一部の応用においてドーパント阻止／絶縁特性、又は向上された移動度のためだけに用いられてもよく、他の実施形態においてはこれら双方のために用いられてもよい。
【００３８】
一部の実施形態においては、複数の非半導体モノレイヤーがエネルギーバンド変更層50内に存在していてもよい。例として、エネルギーバンド変更層50内の非半導体モノレイヤーの数は、所望のエネルギーバンド変更特性を得るために、およそ５層未満のモノレイヤーであることが好ましい。
【００３９】
超格子25はまた、例示的に、上側の層群45n上にキャップ層52を含んでいる。キャップ層52は複数のベース半導体モノレイヤー46を有していてもよい。キャップ層52は2層と100層との間のベース半導体モノレイヤーを有していてもよく、より好ましくは10層と50層との間のモノレイヤーを有する。
【００４０】
各ベース半導体部分46a-46nは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し得る。当業者に認識されるように、IV族半導体という用語は当然ながらIV-IV族半導体をも含むものである。より具体的には、例えば、ベース半導体材料はシリコン及びゲルマニウムの少なくとも一方を有していてもよい。
【００４１】
各エネルギーバンド変更層50は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有していてもよい。また、非半導体は望ましくは、製造を容易にするように、次の層の堆積を通じて熱的に安定である。他の実施形態においては、当業者に認識されるように、非半導体は所与の半導体プロセスと相性の良いその他の無機若しくは有機元素又は化合物を有していてもよい。
【００４２】
なお、モノレイヤーという用語は単原子層及び単分子層を含むものである。また、単一のモノレイヤーによって提供されるエネルギーバンド変更層50は、上述のように、可能なサイトの全てが占有されているわけではないモノレイヤーをも含むものである。例えば、図３の原子図を参照するに、ベース半導体としてのシリコンとエネルギーバンド変更材料としての酸素とに関して、４／１の反復構造が例示されている。酸素に関する可能なサイトの1/2のみが占有されている。
【００４３】
他の実施形態において、且つ／或いは異なる材料を用いる場合、当業者に認識されるように、この1/2の占有は必ずしも当てはまらない。実際、この概略図においてさえも、原子堆積の当業者にやはり認識されるように、所与のモノレイヤー内の個々の酸素原子は平坦面に沿って正確には整列していない。例として、好適な占有範囲は満たされ得る酸素サイトの約1/8から1/2であるが、ある一定の実施形態においては、その他の数が用いられてもよい。
【００４４】
シリコン及び酸素は従来からの半導体プロセスにおいて現在広く用いられているので、製造者はこれらの材料をここで述べられるように容易に使用することができる。原子堆積又はモノレイヤー堆積も今日では広く用いられている。従って、当業者に認識されるように、超格子25を組み込んだ半導体デバイスは、容易に採用され且つ実施され得るものである。
【００４５】
理論に囚われるべきではないが、例えばＳｉ／Ｏ超格子などの超格子について、所望の利点を実現するためには、超格子のエネルギーバンドが全体で共通、あるいは比較的均一になるように、望ましくはシリコンモノレイヤー数が７以下にされるべきであることが理論化される。当然ながら、一部の実施形態においては、７を上回るシリコン層が使用されてもよい。Ｘ方向で電子及び正孔の移動度が高められることを指し示すために、図２及び３に示されたＳｉ／Ｏについての４／１の反復構造をモデル化した。例えば、計算による電子の伝導率有効質量（バルクシリコンでは等方的）は0.26、４／１のＳｉ／Ｏ超格子のＸ方向では0.12であり、0.46の比率が得られた。同様に、正孔についての計算は、バルクシリコンで0.36、４／１のＳｉ／Ｏ超格子で0.16となり、0.44の比率が得られた。
【００４６】
このような方向選択的な特徴は一定の半導体デバイスにおいて望ましいものであるが、他のデバイスは、層群に平行な如何なる方向に対しても一層と均一に増大された移動度の恩恵を受け得る。当業者に認識されるように、電子又は正孔の双方に対して、あるいはこれらの種類の電荷キャリアの一方のみに対して、移動度が増大されることも有益であり得る。
【００４７】
４／１のＳｉ／Ｏの超格子25の実施形態に関する低減された伝導率有効質量は、これがない場合に生じる伝導率有効質量の2/3未満になり得るものであり、また、このことは電子及び正孔の双方に対して当てはまる。当然ながら、当業者に認識されるように、超格子25は少なくとも１つの導電型のドーパントを更に含んでいてもよい。超格子がチャネルの一部又は全てを提供する場合、超格子25の少なくとも一部をドープすることが特に好適となり得る。しかしながら、超格子25又はその一部はまた、一部の実施形態においては、米国特許出願第１１／１３６７５７号明細書にて更に説明されているように、実質的にアンドープのままとされてもよい。なお、参照することによりこの文献の全体がここに組み込まれる。
【００４８】
図４をも参照し、本発明に従った他の一実施形態に係る、異なる特性を有する超格子25’について説明する。この実施形態においては、３／１／５／１の反復パターンが示されている。より具体的には、最も下側のベース半導体部分46a’は３つのモノレイヤーを有し、２番目に下側のベース半導体部分46b’は５つのモノレイヤーを有している。このパターンは超格子25’全体で繰り返されている。エネルギーバンド変更層50’の各々は単一のモノレイヤーを含んでいてもよい。Ｓｉ／Ｏを含むこのような超格子25’の場合、電荷キャリアの移動度の増大は層群の面内での方向に無関係である。特に言及されない図４の構成要素は、図２を参照して上述されたものと同様であり、ここでは更なる説明を要しない。
【００４９】
一部のデバイスの実施形態において、超格子のベース半導体部分の全てが同数のモノレイヤーの厚さであってもよい。他の実施形態においては、ベース半導体部分の少なくとも一部は異なる数のモノレイヤーの厚さであってもよい。更に他の実施形態においては、ベース半導体部分の全てが異なる数のモノレイヤーの厚さであってもよい。
【００５０】
図５Ａ−５Ｃには、密度関数理論（Density Functional Theory；ＤＦＴ）を用いて計算されたバンド構造が示されている。ＤＦＴがバンドギャップの絶対値を低く見積もることは技術的に周知である。故に、ギャップより上方の全てのバンドは適切な“シザー（scissors）補正”によってシフトされてもよい。しかしながら、バンド形状は遙かに信頼できるものであることが知られている。縦軸のエネルギーはこの観点から解釈されるべきである。
【００５１】
図５Ａは、バルクシリコン（実線によって表されている）と、図１−３に示された４／１のＳｉ／Ｏ超格子25（点線によって表されている）との双方について、ガンマ点（Ｇ）から計算されたバンド構造を示している。方向は従来のＳｉの単位セルではなく４／１のＳｉ／Ｏ構造の単位セルを参照するものであるが、図の（００１）方向は従来のＳｉ単位セルの（００１）方向に対応しており、故に、予期されるＳｉの伝導帯の最小点の位置を示している。図中の（１００）及び（０１０）方向は従来のＳｉ単位セルの（１１０）及び（−１１０）方向に対応している。当業者に認識されるように、図上のＳｉのバンドは、４／１のＳｉ／Ｏ構造の適切な逆格子方向上のバンドを表すように折り畳まれている。
【００５２】
４／１のＳｉ／Ｏ構造の伝導帯の最小点は、バルクシリコン（Ｓｉ）とは異なり、ガンマ点にあるが、価電子帯の最大点は、ここではＺ点と呼ぶ（００１）方向のブリルアン領域の端部に生じることが見て取れる。また、４／１のＳｉ／Ｏ構造の伝導帯の最小点の曲率は、付加された酸素層により導入された摂動に起因するバンド分裂のために、Ｓｉの伝導帯の最小点の曲率と比較して大きい。
【００５３】
図５Ｂは、バルクシリコン（実線）と４／１のＳｉ／Ｏ超格子25（点線）との双方について、Ｚ点から計算されたバンド構造を示している。この図は（１００）方向での価電子帯の曲率の増大を例示している。
【００５４】
図５Ｃは、バルクシリコン（実線）と、図４の超格子25’の５／１／３／１のＳｉ／Ｏ構造（点線）との双方について、ガンマ点及びＺ点の双方から計算されたバンド構造を示している。５／１／３／１のＳｉ／Ｏ構造の対称性により、（１００）及び（０１０）方向の計算によるバンド構造は等しくなっている。故に、伝導率有効質量及び移動度は層群に平行な面内で、すなわち（００１）積層方向に垂直な面内で、等方的であると予期される。なお、５／１／３／１のＳｉ／Ｏの例では、伝導帯の最小点及び価電子帯の最大点は共にＺ点にあるか、あるいはその近傍にある。
【００５５】
増大された曲率は有効質量が低減されたことを指し示すものであり、伝導率反転有効質量テンソルの計算によって適切な比較及び区別が為され得る。これにより、５／１／３／１超格子25’は実質的な直接バンドギャップであることの更なる理論化がもたらされる。当業者に理解されるように、光学遷移に関する適切な行列要素は、直接及び間接バンドギャップの挙動を区別するための別の指標である。
【００５６】
続いて、図７−９を参照し、各々が歪み超格子層を含んだ更なる実施形態に係るＭＯＳＦＥＴ120、220及び320を説明する。例示された実施形態において、図１を参照して既に説明されたものと同等である様々な層及び領域は、100ずつ増分された参照番号によって表されている（例えば、図７−９それぞれに示された基板121、221及び321は基板21と同等である）。
【００５７】
ＭＯＳＦＥＴ120において、応力層は、基板121の背面（すなわち、底部）に隣り合わせの関係で配置された複数の空間的に隔てられた歪み誘起ピラー144によって設けられている。例として、圧縮歪みが所望される場合、ピラー144は、プラズマ化学気相堆積（ＰＥＣＶＤ）による窒化シリコン（ＳｉＮ）、金属、又は基板121の背面にエッチングされたトレンチ内への堆積時あるいは堆積後に圧縮されるその他の材料を含み得る。また、引張歪みが所望される場合、ピラーは、例えば、熱的に形成されたＳｉＮ材料又は低圧化学気相堆積（ＬＰＣＶＤ）によるＳｉＮ材料を含み得る。当然ながら、当業者に知られたその他の好適材料が用いられてもよい。背面の歪み誘起ピラー構造についての更なる詳細は、Pelella等の米国特許出願公開第２００５／０２６３７５３号明細書に記載されている。なお、参照することによりこの文献の全体がここに組み込まれる。
【００５８】
さらに、応力層と歪み超格子層125との間に、例えばＳｉＯ２層などの絶縁層143（図の明瞭化のため斜線領域で示されている）が配置されていてもよい。この絶縁層は、図示されるような半導体・オン・インシュレータの実施形態をもたらすためのものであるが、全ての実施形態において用いられる必要はない。半導体・オン・インシュレータ基板上に上述のような超格子構造を形成することについての更なる詳細は、同時継続中の米国特許出願第１１／３８１８３５号明細書にて提示されている。なお、参照することによりこの文献の全体がここに組み込まれる。当然ながら、半導体・オン・インシュレータの実装は、ここで説明される他の実施形態においても用いられ得る。
【００５９】
図８を参照するに、ＭＯＳＦＥＴ220において領域227、228は、それらの間に位置する超格子層225に歪みを誘起するための、一対の空間的に隔てられた応力領域を画成している。より具体的には、これら応力領域の一方又は双方は、超格子層225に所望の歪みを誘起する材料を含んでいる。シリコン−酸素超格子層225に関する上述の例を用いると、領域227、228の一方又は双方はシリコンゲルマニウムを含んでいてもよい。ＭＯＳＦＥＴ20においてシリコンゲルマニウムは超格子層25の下に配置されて引張歪みを誘起したが、超格子層225の一方又は双方の側面に配置されると、シリコンゲルマニウムは逆の影響を及ぼして超格子を圧縮する。
【００６０】
故に、例示された実施形態において、応力領域227、228内のシリコンゲルマニウムは、圧縮歪みを誘起するので、Ｐチャネル型の実現に有利なものである。他の例では、上述のように超格子及び応力領域227、228の組成を適切に選択することにより、Ｎチャネル型デバイスの超格子層225に引張歪みが効果的に誘起されることも可能である。なお、一部の実施形態において、空間的に隔てられた応力領域227、228は同一材料を含んでいる必要はない。すなわち、歪みは１つの応力領域が、アンカーとして作用する他方に対して“押す”あるいは“引っ張る”ときに誘起されてもよい。
【００６１】
上述の実施形態において、応力領域227、228の対はソース及びドレイン領域222、223をもたらすようにドープされる。さらに、応力領域227、228は、例示的に、歪み超格子の相対する部分に隣接する斜めにされた表面又はファセット245、246を含んでいる。斜めにされた表面245、246は、エッチングプロセスを用いて超格子225をパターニングすることにより得られ、それにより応力誘起材料が超格子に隣接して堆積される。しかしながら、表面245、246は全ての実施形態において斜めにされる必要はない。歪み誘起ソース及びドレイン領域を有する歪みチャネルデバイスを形成することについての更なる詳細は、Yu等の米国特許第６４９５４０２号明細書、及びLindert等の米国特許出願公開第２００５／０１４２７６８号明細書にて開示されている。なお、これらの文献は何れも、参照することによりその全体がここに組み込まれる。
【００６２】
図９を参照するに、ＭＯＳＦＥＴ320は例示的に、歪み超格子層325の上方に応力層347を含んでいる。この応力層は、例として、ＭＯＳＦＥＴ320のソース、ドレイン及びゲート領域を覆うように堆積され、超格子層325を含む下地の半導体材料に歪みを誘起するＳｉＮ層とし得る。上述のように、超格子層325に所望される歪みの種類に応じて、引張又は圧縮性の窒化物材料が使用され得る。当然ながら、その他の好適材料が応力層347に用いられてもよく、一部の実施形態においては複数の応力層が用いられてもよい。また、当業者に認識されるように、ある一定の実施形態においては、超格子層325は上に位置する応力層347により誘起された歪みを“記憶”してもよく、その後、応力層は除去されてもよい。上に位置する応力層を用いて半導体領域に歪みを作り出すことについての更なる詳細は、Chau等の米国特許出願公開第２００５／０１４５８９４号明細書、及びSun等の米国特許出願公開第２００５／０２４７９２６号明細書に記載されている。なお、これらの文献は何れも、参照することによりその全体がここに組み込まれる。
【００６３】
続いて、例えばＭＯＳＦＥＴ20のような半導体デバイスを製造するための本発明に従った第１の方法の態様を説明する。この方法は、応力層26を形成する工程、及び該応力層上に歪み超格子層25を形成する工程を含んでいる。別の１つの方法の態様は、例えばＭＯＳＦＥＴ220のような半導体デバイスを製造するためのものであり、超格子層225を形成する工程、及び超格子層に歪みを誘起するように該超格子層の対向する側面に少なくとも一対の空間的に隔てられた応力領域227、228を形成する工程を含んでいる。更に別の１つの方法の態様は、例えばＭＯＳＦＥＴ320のような半導体デバイスを製造するためのものであり、超格子層325を形成する工程、及び超格子層内に歪みを誘起するように歪み超格子層の上方に応力層347を形成する工程を含んでいる。以上の説明により当業者には様々なその他の方法の工程及び態様が認識されるが故に、ここでは更なる説明を要しないであろう。
【００６４】
なお、上述の実施形態において、歪み層は必ずしも超格子25である必要はない。むしろ、歪み層は単に、複数のベース半導体部分46a-46n、及び隣接し合うベース半導体部分の結晶格子内に拘束された１つ以上の非半導体モノレイヤー50（すなわち、上述のように、隣接し合うベース半導体部分は化学的に結合されている）を含んでいてもよい。この実施形態においては、ベース半導体部分46a-46nは複数の半導体モノレイヤーを含んでいる必要はない。すなわち、各半導体部分は例えば、単一の層又は複数のモノレイヤーを含むことができる。
【００６５】
図１０には、非半導体モノレイヤー81を例示的に含むＭＯＳＦＥＴ80が概略的に示されている。半導体モノレイヤーは、それぞれが非半導体モノレイヤーの下及び上にある部分82a、82b内である。ゲート誘電体83がチャネル85上に例示されており、ゲート電極84がゲート誘電体上にある。ゲート誘電体83の下側部分とチャネル85の上側部分との間の領域が界面86を画成している。当業者に認識されるように、ソース及びドレイン（図示せず）はチャネル85に横方向で隣接している。
【００６６】
界面86からの非半導体材料のモノレイヤー81の深さは、当業者に認識されるように、ＭＯＳＦＥＴの設計に基づいて選択され得る。例えば、シリコンチャネル内の酸素層の場合の典型的なＭＯＳＦＥＴでは、およそ４−１００モノレイヤーの深さ、より好ましくは４−３０モノレイヤーの深さが選択され得る。非半導体材料から成る上記少なくとも１つのモノレイヤーは、上述のように、可能なサイトの全てが完全に占有されているわけではない１つ又は複数のモノレイヤーを含み得る。
【００６７】
上述のように、非半導体は例えば、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択され得る。非半導体材料81から成る上記少なくとも１つのモノレイヤーは、やはり上述のように、また当業者に認識されるように、例えば、原子層堆積技術を用いて堆積され得る。隣接し合う半導体層群82a、82bの結晶格子内に少なくとも１つの非半導体材料層81を含むようにチャネル85を形成するために、その他の堆積法及び／又はイオン注入法が使用されてもよい。
【００６８】
オングストローム単位での酸素層の深さに対する界面での密度のシミュレーション結果90が図１１にプロットされている。当業者に認識されるように、例えば例示されたＭＯＳＦＥＴ80等の実施形態において、反復的な超格子群が使用される必要はなく、少なくとも１つの非半導体モノレイヤー81でさえも移動度の向上をもたらし得る。また、理論に囚われるべきではないが、これらの実施形態はまた、界面86で波動関数の振幅が減少される結果として一層低いトンネルゲートリークを有することが理論化される。また、これらの実施形態の更に望ましい特徴に、サブバンド間のエネルギー分離の増大とサブバンド群の空間的な分離とが含まれ、それによりサブバンド散乱が抑制されることが理論化される。
【００６９】
当然ながら他の実施形態においては、当業者に認識されるように、少なくとも１つのモノレイヤー81は下に位置する超格子と組み合わせて使用されてもよい。以上の説明及び添付図面にて提示された教示の恩恵を受けた当業者は、数多くの変更及び本発明のその他の実施形態に想到するであろう。故に、本発明はここで開示された特定の実施形態に限定されるものではなく、このような変更及び実施形態は添付の請求項の範囲に含まれるものである。
【図面の簡単な説明】
【００７０】
【図１】応力層とその上の歪み超格子とを含む、本発明に従った半導体デバイスを概略的に示す断面図である。
【図２】図１に示された超格子を大きく拡大して示す断面図である。
【図３】図１に示された超格子の一部を示す原子配列の斜視図である。
【図４】図１のデバイスにて使用され得る超格子の他の一実施形態を大きく拡大して示す断面図である。
【図５Ａ】従来技術としてのバルクシリコンと図１−３に示された４／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点（Ｇ）からの計算されたバンド構造を示すグラフである。
【図５Ｂ】従来技術としてのバルクシリコンと図１−３に示された４／１のＳｉ／Ｏ超格子との双方に関して、Ｚ点からの計算されたバンド構造を示すグラフである。
【図５Ｃ】従来技術としてのバルクシリコンと図４に示された５／１／３／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点及びＺ点の双方からの計算されたバンド構造を示すグラフである。
【図６】図１の半導体デバイスの代替実施形態を概略的に示す断面図である。
【図７】図１の半導体デバイスの代替実施形態を概略的に示す断面図である。
【図８】一対の空間的に隔てられた応力領域の間に超格子を含む、本発明に従った他の半導体デバイスの一実施形態を概略的に示す断面図である。
【図９】超格子とその上の応力層とを含む、本発明に従った更に他の半導体デバイスの一実施形態を概略的に示す断面図である。
【図１０】本発明に従った非半導体モノレイヤーを含むＭＯＳＦＥＴを概略的に示す断面図である。
【図１１】図１０の非半導体モノレイヤーに関してシミュレーションされた界面での密度を深さに対してプロットしたグラフである。
【技術分野】
【０００１】
本発明は、半導体分野に関し、より具体的には、エネルギー帯エンジニアリングに基づいて特性が向上された半導体及びその製造方法に関する。
【背景技術】
【０００２】
例えば電荷キャリアの移動度を高めるなどにより、半導体デバイスの性能を向上させる構造及び技術が提案されている。例えば、特許文献１は、さもなければ性能の低下を引き起こし得る、シリコン、シリコンゲルマニウム及び緩和シリコンから成り、且つ不純物のない領域をも含む歪み材料層群を開示している。上部シリコン層内に得られる２軸歪みはキャリア移動度を変化させ、より高速且つ／或いはより低電力のデバイスを可能にする。また、特許文献２は、やはり同様の歪みシリコン技術に基づくＣＭＯＳインバータを開示している。
【０００３】
特許文献３は、第２のシリコン層の伝導帯及び価電子帯が引張歪みを受けるように、シリコン層の間に挟まれたシリコン及び炭素の層を含む半導体デバイスを開示している。ゲート電極に印加された電界により誘起された一層小さい有効質量を有する電子は第２のシリコン層内に閉じ込められ、それにより、ｎチャネルＭＯＳＦＥＴは一層高い移動度を有する状態にされる。
【０００４】
特許文献４は、分数を含む８原子層以下の単体物質、又は２元化合物半導体層である複数の層が交互にエピタキシャル成長された超格子を開示している。主電流の方向は超格子の層群に垂直である。
【０００５】
特許文献５は、超格子内での合金散乱を抑制することにより一層高い移動度が実現されたＳｉ−Ｇｅ短周期超格子を開示している。この方針に沿って、特許文献６は、実質的にチャネル層を引張応力下に置くような割合でシリコン格子内に存在する第２の金属とシリコンとの合金を有するチャネル層を含む、移動度が向上されたＭＯＳＦＥＴを開示している。
【０００６】
特許文献７は、２つのバリア領域、及びこれらバリア間に挟まれた薄いエピタキシャル成長半導体層を有する量子井戸構造を開示している。各バリア領域は、概して２から６原子層の範囲内の厚さを有する、交互にされたＳｉＯ２／Ｓｉ層から成っている。遙かに厚いシリコン部分がこれらバリア間に挟み込まれている。
【０００７】
非特許文献１は、シリコン及び酸素の半導体−原子超格子（ＳＡＳ）を開示している。このＳｉ／Ｏ超格子はシリコンの量子発光デバイスに有用であるとして開示されている。特に、緑色の電界発光ダイオード構造が試作・試験されている。ダイオード構造内の電流は縦方向、すなわち、ＳＡＳの層群に垂直である。開示されたＳＡＳは、例えば酸素原子及びＣＯ分子などの吸収された種によって分離された半導体層群を含み得る。吸収された酸素のモノレイヤーを超えるシリコン成長が、かなり低い欠陥密度を有するエピタキシャルとして記載されている。１つのＳＡＳ構造は、およそシリコンの８原子層である１．１ｎｍの厚さのシリコン部分を含み、別の１つの構造はこの厚さの２倍のシリコンを有している。非特許文献２は更に、非特許文献１の発光ＳＡＳ構造について議論している。
【０００８】
特許文献８は、格子を縦方向に流れる電流を４桁を上回る大きさで低減させる、薄いシリコン及び酸素、炭素、窒素、リン、アンチモン、ヒ素、又は水素のバリア構築ブロックを開示している。絶縁層／バリア層は、絶縁層の隣に低欠陥のエピタキシャルシリコンが堆積されることを可能にしている。
【０００９】
特許文献９は、非周期フォトニック・バンドギャップ（ＡＰＢＧ）構造の原理が電子バンドギャップ・エンジニアリングに適応され得ることを開示している。特に、この特許文献９は、例えばバンドの極小値の位置や有効質量などといった材料パラメータが、望ましいバンド構造の特性を有する新たな非周期材料を生じさせるように調整され得ることを開示している。例えば導電率、熱伝導率、及び誘電率若しくは透磁率などのその他のパラメータも、材料に設計されることが可能であると開示されている。
【００１０】
半導体デバイスにおける電荷キャリアの移動度を高めるための材料工学での相当な努力にもかかわらず、依然として、より一層の改善が望まれる。より高い移動度はデバイスを高速化し、且つ／或いはデバイスの消費電力を削減し得る。また、より高い移動度により、一層微細なデバイスや新たなデバイス構成へと引き続き移行しても、デバイス性能は維持されることができる。
【特許文献１】米国特許出願公開第２００３／０５７４１６号明細書
【特許文献２】米国特許出願公開第２００３／０３４５２９号明細書
【特許文献３】米国特許第６４７２６８５号明細書
【特許文献４】米国特許第４９３７２０４号明細書
【特許文献５】米国特許第５３５７１１９号明細書
【特許文献６】米国特許第５６８３９３４号明細書
【特許文献７】米国特許第５２１６２６２号明細書
【特許文献８】国際公開第０２／１０３７６７号パンフレット
【特許文献９】英国特許出願公開第２３４７５２０号明細書
【非特許文献１】Tsu、「Phenomena in silicon nanostructure devices」、Applied Physics and Materials Science ＆ Processing、2000年9月6日、p.391-402
【非特許文献２】Luo等、「Chemical Design of Direct-Gap Light-Emitting Silicon」、Physical Review Letters、第89巻、第7号、2002年8月12日
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、以上の背景を鑑み、動作特性が向上された半導体デバイスを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に従った上記及びその他の目的、特徴及び利点は、半導体基板、及びその上の少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む半導体デバイスによって提供される。より具体的には、このＭＯＳＦＥＴは、空間的に隔てられたソース領域及びドレイン領域、ソース領域とドレイン領域との間のチャネル、及びチャネルの上に位置しチャネルとの界面を画成するゲートを含んでいる。ゲートは、チャネルの上に位置するゲート誘電体と、ゲート誘電体の上に位置するゲート電極とを含んでいる。また、このチャネルは、積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを含んでいる。さらに、上記少なくとも１つの非半導体モノレイヤーは、チャネルとゲート誘電体との間の界面に対しておよそ４乃至１００層のモノレイヤーの深さに位置付けられている。
【００１３】
より具体的には、上記少なくとも１つの非半導体モノレイヤーは、チャネルとゲート誘電体との間の界面に対しておよそ４乃至３０層のモノレイヤーの深さに位置付けられていてもよい。各ベース半導体モノレイヤーは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を含み得る。例として、各ベース半導体モノレイヤーはシリコンを含んでいてもよい。
【００１４】
上記少なくとも１つの非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を含み得る。また、上記少なくとも１つの非半導体モノレイヤーは単一の非半導体モノレイヤーを含んでいてもよい。さらに、上記少なくとも１つの非半導体モノレイヤーの相対する面上にある隣接し合うベース半導体モノレイヤーは化学的に結合していてもよい。
【００１５】
方法の態様は半導体デバイスを製造するためのものである。この方法は、半導体基板上に少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成する工程を有し、この少なくとも１つのＭＯＳＦＥＴは、空間的に隔てられたソース領域及びドレイン領域と、ソース領域とドレイン領域との間のチャネルを有する。チャネルは、積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを有する。ＭＯＳＦＥＴは更に、チャネルの上に位置しチャネルとの界面を画成するゲートを含んでおり、このゲートは、チャネルの上に位置するゲート誘電体と、ゲート誘電体の上に位置するゲート電極とを有する。さらに、上記少なくとも１つの非半導体モノレイヤーは、チャネルとゲート誘電体との界面に対しておよそ４乃至１００層のモノレイヤーの深さに位置付けられる。
【発明を実施するための最良の形態】
【００１６】
本発明の好適な実施形態が示された添付の図面を参照しながら、本発明を更に十分に説明する。本発明は、しかしながら、数多くの異なる形態で具現化され得るものであり、ここで説明される実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は、ここでの開示を完全なものとし、本発明の範囲を当業者に十分に伝えるために提示されるものである。全体を通して、似通った参照符号は似通った要素を参照するものであり、１つ又は複数のダッシュ記号による表記は代替的な実施形態における同様の要素を指し示すものである。
【００１７】
本発明は、半導体デバイスにおける性能を改善するために、半導体材料の特性を原子又は分子のレベルで制御することに関する。さらに、本発明は半導体デバイスの導通経路内で使用される改善された材料の識別、創出及び応用に関する。
【００１８】
理論に囚われるべきではないが、ここでは、ここに記載される或る一定の超格子は電荷キャリアの有効質量を低減させること、及びそれによって、より高い電荷キャリア移動度が得られることを理論化する。有効質量は文字通り様々な定義を用いて記述される。有効質量の改善の指標として、ここでは“伝導率反転（conductivity reciprocal）有効質量テンソル”、すなわち電子及び正孔に対して、それぞれ、次のように定義されるMe-1及びMh-1を使用する：
電子に対して、
【００１９】
【数１】
正孔に対して、
【００２０】
【数２】
ただし、fはフェルミ−ディラック分布関数、EFはフェルミ準位、Tは温度、E(ベクトルk,n)は波数ベクトルｋ及びｎ番目のエネルギー帯に対応する状態にある電子のエネルギーであり、添字i及びjはデカルト座標x、y及びzを参照するものである。また、積分はブリルアン領域（Ｂ．Ｚ．）全体で取られ、和は電子及び正孔に対して、それぞれ、フェルミ準位より高いエネルギー及び低いエネルギーを有するバンドの全体で取られる。
【００２１】
ここでの伝導率反転有効質量テンソルの定義によれば、材料の伝導率のテンソル成分は、伝導率反転有効質量テンソルの対応する成分の値が大きくなるほど大きくなる。ここでも、理論に囚われるべきではないが、ここで説明される超格子は、例えば典型的に好適な電荷キャリア輸送方向に対して、材料の伝導特性を高めるように伝導率反転有効質量テンソルの値を設定するものであることを理論化する。適当なテンソル要素の逆数を伝導率有効質量（conductivity effective mass）と呼ぶ。換言すれば、半導体材料の構造を特徴付けるため、意図されるキャリア輸送方向で計算された上述の電子／正孔の伝導率有効質量を使用することにより、改善された材料が識別される。
【００２２】
上述の指標を用いると、特定の目的のために改善されたバンド構造を有する材料を選択することができる。その一例は、ＭＯＳＦＥＴデバイスのチャネル領域のための歪み超格子25材料である。先ず、図１を参照して、本発明に従った歪み超格子25を含むプレーナ型ＭＯＳＦＥＴ20について説明する。しかしながら、当業者に認識されるように、ここで特定される材料は例えば個別デバイス及び／又は集積回路などの多くの異なる種類の半導体デバイスにおいても使用され得るものである。一例として、別の適用においては、米国特許出願第１１／４２６９６９号明細書にて更に説明されているように、歪み超格子25はＦＩＮＦＥＴにて使用され得る。なお、参照することによりこの文献の全体がここに組み込まれる。
【００２３】
例示されたＭＯＳＦＥＴ20は、基板21、該基板上の応力層26、及び該応力層上の半導体領域27、28を含んでおり、これら半導体領域間の応力層上に歪み超格子層25がある。より具体的には、応力層26は例えば傾斜（graded）シリコンゲルマニウム層などの傾斜半導体層とし得る。さらに、半導体領域26、27は例えばシリコン又はシリコンゲルマニウムの領域とし得る。当業者に認識されるように、半導体領域26、27は、例示的に、ＭＯＳＦＥＴ20のソース及びドレイン領域22、23を形成するようにドーパントでイオン注入されている。
【００２４】
ＭＯＳＦＥＴ20にて使用され得る様々な超格子構造について更に説明する。シリコン−酸素超格子の場合、超格子層25の格子間隔は、通常、シリコンゲルマニウム応力層26の格子間隔より小さい。しかしながら、この例における応力層26は超格子層25内に、例えばＮチャネル型ＦＥＴにおいて移動度を更に高めるために使用され得る引張歪みを誘起する。他の例では、超格子層25及び応力層26の組成は、超格子が別の方法で応力層より大きい格子間隔を有するように選択されてもよい。これは有利には、例えばＰチャネル型ＦＥＴデバイスにおいて効果的に超格子の更なる移動度の向上をもたらし得る圧縮歪みを超格子層25内に誘起する。
【００２５】
例示された実施形態においては、応力層は縦方向に濃度勾配を有する傾斜半導体層であり、この傾斜半導体層上に縦方向に歪み超格子25が積層されている。図６に例示された代替的な一実施形態においては、ＭＯＳＦＥＴ20’は更に、傾斜半導体層26’と歪み超格子層425’との間に配置された実質的に無傾斜の半導体層42’を含んでいる。すなわち、実質的に無傾斜の半導体層42’はその頂部から底部までの全体で、実質的に一致した組成の半導体材料（例えば、シリコンゲルマニウム）を有しており、応力層26’と超格子層425’との間の緩衝層（バッファ）を提供する。より具体的には、実質的に無傾斜の半導体層42’は応力層26’の頂部における半導体材料と実質的に同一の組成を有していてもよい。上に位置する半導体層（例えば、シリコン）に歪みを与えるために傾斜層及び無傾斜層を使用することについての更なる情報は、Lei等の米国特許出願公開第２００５／０２１１９８２号明細書、Bauerの米国特許出願公開第２００５／００５４１７５号明細書、Lindert等の米国特許出願公開第２００５／０２２４８００号明細書、及びArena等の米国特許出願公開第２００５／００５１７９５号明細書に記載されている。なお、参照することによりこれらの文献の全体がここに組み込まれる。
【００２６】
当業者に認識されるように、例示的に、ソース／ドレイン領域22、23の上にはソース／ドレインシリサイド層30、31とソース／ドレインコンタクト32、33がある。ゲート35は、例示的に、歪み超格子層25によってもたらされたチャネルに隣接するゲート絶縁層37と、該ゲート絶縁層上のゲート電極層36とを含んでいる。図示されたＭＯＳＦＥＴ20においては、側壁スペーサ40、41も設けられている。
【００２７】
また、例えば例示されたＭＯＳＦＥＴ20等の半導体デバイスは、そうでない場合に存在するであろうものより低い伝導率有効質量に基づいて、より高い電荷キャリア移動度の利益を享受することが理論化される。一部の実施形態においては、バンドエンジニアリングの結果として、超格子25は更に、例えば同時継続中の米国特許出願第１０／９３６９０３号（INTEGRATED CIRCUIT COMPRISING AN ACTIVE OPTICAL DEVICE HAVING AN ENERGY BAND ENGINEERED SUPERLATTICE）に記載されているような光電子デバイスに対して特に有利となり得る実質的な直接エネルギーバンドギャップを有し得る。なお、この文献は参照することによりその全体がここに組み込まれる。
【００２８】
当業者に認識されるように、ＭＯＳＦＥＴ20のソース／ドレイン領域22、23及びゲート35は、歪み超格子層25内で、後述される積層された群45a-45nの層群に対して平行な方向に電荷キャリア輸送を生じさせる領域であると考えることができる。すなわち、デバイスのチャネルは超格子25内に画成される。その他のこのような領域もまた本発明によって意図される。
【００２９】
ある一定の実施形態において、超格子25は有利にはゲート誘電体層37の界面として作用する。例えば、超格子25の下側部分内にチャネル領域が画成され（もっとも、チャネルの一部は超格子の下側の半導体材料内にも画成される）、超格子25の上側部分がチャネルを誘電体層37から絶縁する。更に他の一実施形態においては、チャネルは応力層26内にのみ画成されてもよく、歪み超格子層25は単に絶縁／界面層として含まれていてもよい。
【００３０】
誘電体界面層としての超格子25の使用は、比較的高誘電率の（ｈｉｇｈ−ｋ）ゲート誘電体材料が使用される場合に特に適したものとなり得る。超格子25は有利には散乱を抑制し、故に、ｈｉｇｈ−ｋ誘電体界面に一般的に使用される従来の絶縁層（例えば、シリコン酸化物）より高い移動度をもたらし得る。さらに、ｈｉｇｈ−ｋ誘電体とともに適用される絶縁体としての超格子25の使用は、より薄い全体厚さ、ひいてはデバイスの静電容量の改善をもたらし得る。何故なら、同時継続中の米国特許出願第１１／１３６８８１号明細書にて更に説明されているように、超格子25は比較的薄い厚さで形成されながらも、依然として所望の絶縁特性を実現し得るからである。なお、この文献は参照することによりその全体がここに組み込まれる。
【００３１】
本願の出願人により、ＭＯＳＦＥＴ20のチャネル領域のための改善された材料又は構造が特定された。より具体的には、電子及び／又は正孔に対する適切な伝導率有効質量がシリコンの対応する値より実質的に小さいエネルギーバンド構造を有する材料又は構造が特定された。
【００３２】
図２及び３をも参照するに、この材料又は構造は、原子又は分子のレベルで構造が制御され、既知の原子又は分子層堆積技術を用いて形成され得る超格子25の形態である。超格子25は、恐らくは図２の概略断面図を参照して最も理解されるように、積層関係に配置された複数の層群45a-45nを含んでいる。また、製造中に欠陥を効果的に削減し、一層平滑化された層表面をもたらすために、同時継続中の米国特許出願第１１／１３６８３４号明細書に記載されている中間アニールプロセスも用いられ得る。なお、参照することによりこの文献の全体がここに組み込まれる。
【００３３】
超格子25の層群45a-45nの各々は、例示的に、それぞれのベース半導体部分46a-46nを定める積層された複数のベース半導体のモノレイヤー46と、その上のエネルギーバンド変更層50とを含んでいる。エネルギーバンド変更層50は図の明瞭化のために図２においてはドット模様で示されている。
【００３４】
エネルギーバンド変更層50は、例示的に、隣接するベース半導体部分の結晶格子内に拘束された１つの非半導体モノレイヤーを含んでいる。すなわち、隣接し合う層群45a-45n内の対向するベース半導体モノレイヤー群は化学的に結合している。例えば、シリコンモノレイヤー46の場合、図３に示されるように、モノレイヤー群46aの上側すなわち頂部の半導体モノレイヤー内のシリコン原子の一部は、群46bの下側すなわち底部のモノレイヤー内のシリコン原子と共有結合している。これにより、結晶格子は、非半導体モノレイヤー（例えば、酸素モノレイヤー）の存在に拘わらず、複数の層群にわたって連続することが可能である。当然ながら、当業者に認識されるように、隣接し合う群45a-45nの対向するシリコン層46間では、これらの層の各々内のシリコン原子の一部は非半導体原子（すなわち、この例においては酸素）に結合されることになるので、完全すなわち純粋な共有結合は存在しない。
【００３５】
他の実施形態においては、このような非半導体モノレイヤーを複数含むことも可能である。なお、ここで言う非半導体又は半導体モノレイヤーは、モノレイヤーに使用される材料が、もしバルク状に形成されるとしたら、非半導体又は半導体になることを意味する。すなわち、当業者に認識されるように、半導体などの材料の単一のモノレイヤーは必ずしも、それがバルク状又は比較的厚い層として形成されるときと同一の特性を示す必要はない。
【００３６】
理論に囚われるべきではないが、ここでは、エネルギーバンド変更層50及び隣接するベース半導体部分46a-46nにより、超格子25は平行方向の電荷キャリアに対して、そうでない場合に存在するであろうものより低い適切な伝導率有効質量を有することを理論化する。別の考え方をすれば、この平行方向とは積層方向に垂直な方向である。エネルギーバンド変更層50はまた、超格子25に共通のエネルギーバンド構造を有させてもよい。
【００３７】
また、例えば例示されたＭＯＳＦＥＴ20等の半導体デバイスは、そうでない場合に存在するであろうものより低い伝導率有効質量に基づいて、より高い電荷キャリア移動度の利益を享受することが理論化される。一部の実施形態においては、本発明により実現されるバンドエンジニアリングの結果として、超格子25は更に、例えば更に後述されるような光電子デバイスに対して特に有利となり得る実質的な直接エネルギーバンドギャップを有し得る。当然ながら、超格子25の上述の特性の全てが、全ての応用において利用される必要はない。例えば、当業者に認識されるように、超格子25は、一部の応用においてドーパント阻止／絶縁特性、又は向上された移動度のためだけに用いられてもよく、他の実施形態においてはこれら双方のために用いられてもよい。
【００３８】
一部の実施形態においては、複数の非半導体モノレイヤーがエネルギーバンド変更層50内に存在していてもよい。例として、エネルギーバンド変更層50内の非半導体モノレイヤーの数は、所望のエネルギーバンド変更特性を得るために、およそ５層未満のモノレイヤーであることが好ましい。
【００３９】
超格子25はまた、例示的に、上側の層群45n上にキャップ層52を含んでいる。キャップ層52は複数のベース半導体モノレイヤー46を有していてもよい。キャップ層52は2層と100層との間のベース半導体モノレイヤーを有していてもよく、より好ましくは10層と50層との間のモノレイヤーを有する。
【００４０】
各ベース半導体部分46a-46nは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し得る。当業者に認識されるように、IV族半導体という用語は当然ながらIV-IV族半導体をも含むものである。より具体的には、例えば、ベース半導体材料はシリコン及びゲルマニウムの少なくとも一方を有していてもよい。
【００４１】
各エネルギーバンド変更層50は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有していてもよい。また、非半導体は望ましくは、製造を容易にするように、次の層の堆積を通じて熱的に安定である。他の実施形態においては、当業者に認識されるように、非半導体は所与の半導体プロセスと相性の良いその他の無機若しくは有機元素又は化合物を有していてもよい。
【００４２】
なお、モノレイヤーという用語は単原子層及び単分子層を含むものである。また、単一のモノレイヤーによって提供されるエネルギーバンド変更層50は、上述のように、可能なサイトの全てが占有されているわけではないモノレイヤーをも含むものである。例えば、図３の原子図を参照するに、ベース半導体としてのシリコンとエネルギーバンド変更材料としての酸素とに関して、４／１の反復構造が例示されている。酸素に関する可能なサイトの1/2のみが占有されている。
【００４３】
他の実施形態において、且つ／或いは異なる材料を用いる場合、当業者に認識されるように、この1/2の占有は必ずしも当てはまらない。実際、この概略図においてさえも、原子堆積の当業者にやはり認識されるように、所与のモノレイヤー内の個々の酸素原子は平坦面に沿って正確には整列していない。例として、好適な占有範囲は満たされ得る酸素サイトの約1/8から1/2であるが、ある一定の実施形態においては、その他の数が用いられてもよい。
【００４４】
シリコン及び酸素は従来からの半導体プロセスにおいて現在広く用いられているので、製造者はこれらの材料をここで述べられるように容易に使用することができる。原子堆積又はモノレイヤー堆積も今日では広く用いられている。従って、当業者に認識されるように、超格子25を組み込んだ半導体デバイスは、容易に採用され且つ実施され得るものである。
【００４５】
理論に囚われるべきではないが、例えばＳｉ／Ｏ超格子などの超格子について、所望の利点を実現するためには、超格子のエネルギーバンドが全体で共通、あるいは比較的均一になるように、望ましくはシリコンモノレイヤー数が７以下にされるべきであることが理論化される。当然ながら、一部の実施形態においては、７を上回るシリコン層が使用されてもよい。Ｘ方向で電子及び正孔の移動度が高められることを指し示すために、図２及び３に示されたＳｉ／Ｏについての４／１の反復構造をモデル化した。例えば、計算による電子の伝導率有効質量（バルクシリコンでは等方的）は0.26、４／１のＳｉ／Ｏ超格子のＸ方向では0.12であり、0.46の比率が得られた。同様に、正孔についての計算は、バルクシリコンで0.36、４／１のＳｉ／Ｏ超格子で0.16となり、0.44の比率が得られた。
【００４６】
このような方向選択的な特徴は一定の半導体デバイスにおいて望ましいものであるが、他のデバイスは、層群に平行な如何なる方向に対しても一層と均一に増大された移動度の恩恵を受け得る。当業者に認識されるように、電子又は正孔の双方に対して、あるいはこれらの種類の電荷キャリアの一方のみに対して、移動度が増大されることも有益であり得る。
【００４７】
４／１のＳｉ／Ｏの超格子25の実施形態に関する低減された伝導率有効質量は、これがない場合に生じる伝導率有効質量の2/3未満になり得るものであり、また、このことは電子及び正孔の双方に対して当てはまる。当然ながら、当業者に認識されるように、超格子25は少なくとも１つの導電型のドーパントを更に含んでいてもよい。超格子がチャネルの一部又は全てを提供する場合、超格子25の少なくとも一部をドープすることが特に好適となり得る。しかしながら、超格子25又はその一部はまた、一部の実施形態においては、米国特許出願第１１／１３６７５７号明細書にて更に説明されているように、実質的にアンドープのままとされてもよい。なお、参照することによりこの文献の全体がここに組み込まれる。
【００４８】
図４をも参照し、本発明に従った他の一実施形態に係る、異なる特性を有する超格子25’について説明する。この実施形態においては、３／１／５／１の反復パターンが示されている。より具体的には、最も下側のベース半導体部分46a’は３つのモノレイヤーを有し、２番目に下側のベース半導体部分46b’は５つのモノレイヤーを有している。このパターンは超格子25’全体で繰り返されている。エネルギーバンド変更層50’の各々は単一のモノレイヤーを含んでいてもよい。Ｓｉ／Ｏを含むこのような超格子25’の場合、電荷キャリアの移動度の増大は層群の面内での方向に無関係である。特に言及されない図４の構成要素は、図２を参照して上述されたものと同様であり、ここでは更なる説明を要しない。
【００４９】
一部のデバイスの実施形態において、超格子のベース半導体部分の全てが同数のモノレイヤーの厚さであってもよい。他の実施形態においては、ベース半導体部分の少なくとも一部は異なる数のモノレイヤーの厚さであってもよい。更に他の実施形態においては、ベース半導体部分の全てが異なる数のモノレイヤーの厚さであってもよい。
【００５０】
図５Ａ−５Ｃには、密度関数理論（Density Functional Theory；ＤＦＴ）を用いて計算されたバンド構造が示されている。ＤＦＴがバンドギャップの絶対値を低く見積もることは技術的に周知である。故に、ギャップより上方の全てのバンドは適切な“シザー（scissors）補正”によってシフトされてもよい。しかしながら、バンド形状は遙かに信頼できるものであることが知られている。縦軸のエネルギーはこの観点から解釈されるべきである。
【００５１】
図５Ａは、バルクシリコン（実線によって表されている）と、図１−３に示された４／１のＳｉ／Ｏ超格子25（点線によって表されている）との双方について、ガンマ点（Ｇ）から計算されたバンド構造を示している。方向は従来のＳｉの単位セルではなく４／１のＳｉ／Ｏ構造の単位セルを参照するものであるが、図の（００１）方向は従来のＳｉ単位セルの（００１）方向に対応しており、故に、予期されるＳｉの伝導帯の最小点の位置を示している。図中の（１００）及び（０１０）方向は従来のＳｉ単位セルの（１１０）及び（−１１０）方向に対応している。当業者に認識されるように、図上のＳｉのバンドは、４／１のＳｉ／Ｏ構造の適切な逆格子方向上のバンドを表すように折り畳まれている。
【００５２】
４／１のＳｉ／Ｏ構造の伝導帯の最小点は、バルクシリコン（Ｓｉ）とは異なり、ガンマ点にあるが、価電子帯の最大点は、ここではＺ点と呼ぶ（００１）方向のブリルアン領域の端部に生じることが見て取れる。また、４／１のＳｉ／Ｏ構造の伝導帯の最小点の曲率は、付加された酸素層により導入された摂動に起因するバンド分裂のために、Ｓｉの伝導帯の最小点の曲率と比較して大きい。
【００５３】
図５Ｂは、バルクシリコン（実線）と４／１のＳｉ／Ｏ超格子25（点線）との双方について、Ｚ点から計算されたバンド構造を示している。この図は（１００）方向での価電子帯の曲率の増大を例示している。
【００５４】
図５Ｃは、バルクシリコン（実線）と、図４の超格子25’の５／１／３／１のＳｉ／Ｏ構造（点線）との双方について、ガンマ点及びＺ点の双方から計算されたバンド構造を示している。５／１／３／１のＳｉ／Ｏ構造の対称性により、（１００）及び（０１０）方向の計算によるバンド構造は等しくなっている。故に、伝導率有効質量及び移動度は層群に平行な面内で、すなわち（００１）積層方向に垂直な面内で、等方的であると予期される。なお、５／１／３／１のＳｉ／Ｏの例では、伝導帯の最小点及び価電子帯の最大点は共にＺ点にあるか、あるいはその近傍にある。
【００５５】
増大された曲率は有効質量が低減されたことを指し示すものであり、伝導率反転有効質量テンソルの計算によって適切な比較及び区別が為され得る。これにより、５／１／３／１超格子25’は実質的な直接バンドギャップであることの更なる理論化がもたらされる。当業者に理解されるように、光学遷移に関する適切な行列要素は、直接及び間接バンドギャップの挙動を区別するための別の指標である。
【００５６】
続いて、図７−９を参照し、各々が歪み超格子層を含んだ更なる実施形態に係るＭＯＳＦＥＴ120、220及び320を説明する。例示された実施形態において、図１を参照して既に説明されたものと同等である様々な層及び領域は、100ずつ増分された参照番号によって表されている（例えば、図７−９それぞれに示された基板121、221及び321は基板21と同等である）。
【００５７】
ＭＯＳＦＥＴ120において、応力層は、基板121の背面（すなわち、底部）に隣り合わせの関係で配置された複数の空間的に隔てられた歪み誘起ピラー144によって設けられている。例として、圧縮歪みが所望される場合、ピラー144は、プラズマ化学気相堆積（ＰＥＣＶＤ）による窒化シリコン（ＳｉＮ）、金属、又は基板121の背面にエッチングされたトレンチ内への堆積時あるいは堆積後に圧縮されるその他の材料を含み得る。また、引張歪みが所望される場合、ピラーは、例えば、熱的に形成されたＳｉＮ材料又は低圧化学気相堆積（ＬＰＣＶＤ）によるＳｉＮ材料を含み得る。当然ながら、当業者に知られたその他の好適材料が用いられてもよい。背面の歪み誘起ピラー構造についての更なる詳細は、Pelella等の米国特許出願公開第２００５／０２６３７５３号明細書に記載されている。なお、参照することによりこの文献の全体がここに組み込まれる。
【００５８】
さらに、応力層と歪み超格子層125との間に、例えばＳｉＯ２層などの絶縁層143（図の明瞭化のため斜線領域で示されている）が配置されていてもよい。この絶縁層は、図示されるような半導体・オン・インシュレータの実施形態をもたらすためのものであるが、全ての実施形態において用いられる必要はない。半導体・オン・インシュレータ基板上に上述のような超格子構造を形成することについての更なる詳細は、同時継続中の米国特許出願第１１／３８１８３５号明細書にて提示されている。なお、参照することによりこの文献の全体がここに組み込まれる。当然ながら、半導体・オン・インシュレータの実装は、ここで説明される他の実施形態においても用いられ得る。
【００５９】
図８を参照するに、ＭＯＳＦＥＴ220において領域227、228は、それらの間に位置する超格子層225に歪みを誘起するための、一対の空間的に隔てられた応力領域を画成している。より具体的には、これら応力領域の一方又は双方は、超格子層225に所望の歪みを誘起する材料を含んでいる。シリコン−酸素超格子層225に関する上述の例を用いると、領域227、228の一方又は双方はシリコンゲルマニウムを含んでいてもよい。ＭＯＳＦＥＴ20においてシリコンゲルマニウムは超格子層25の下に配置されて引張歪みを誘起したが、超格子層225の一方又は双方の側面に配置されると、シリコンゲルマニウムは逆の影響を及ぼして超格子を圧縮する。
【００６０】
故に、例示された実施形態において、応力領域227、228内のシリコンゲルマニウムは、圧縮歪みを誘起するので、Ｐチャネル型の実現に有利なものである。他の例では、上述のように超格子及び応力領域227、228の組成を適切に選択することにより、Ｎチャネル型デバイスの超格子層225に引張歪みが効果的に誘起されることも可能である。なお、一部の実施形態において、空間的に隔てられた応力領域227、228は同一材料を含んでいる必要はない。すなわち、歪みは１つの応力領域が、アンカーとして作用する他方に対して“押す”あるいは“引っ張る”ときに誘起されてもよい。
【００６１】
上述の実施形態において、応力領域227、228の対はソース及びドレイン領域222、223をもたらすようにドープされる。さらに、応力領域227、228は、例示的に、歪み超格子の相対する部分に隣接する斜めにされた表面又はファセット245、246を含んでいる。斜めにされた表面245、246は、エッチングプロセスを用いて超格子225をパターニングすることにより得られ、それにより応力誘起材料が超格子に隣接して堆積される。しかしながら、表面245、246は全ての実施形態において斜めにされる必要はない。歪み誘起ソース及びドレイン領域を有する歪みチャネルデバイスを形成することについての更なる詳細は、Yu等の米国特許第６４９５４０２号明細書、及びLindert等の米国特許出願公開第２００５／０１４２７６８号明細書にて開示されている。なお、これらの文献は何れも、参照することによりその全体がここに組み込まれる。
【００６２】
図９を参照するに、ＭＯＳＦＥＴ320は例示的に、歪み超格子層325の上方に応力層347を含んでいる。この応力層は、例として、ＭＯＳＦＥＴ320のソース、ドレイン及びゲート領域を覆うように堆積され、超格子層325を含む下地の半導体材料に歪みを誘起するＳｉＮ層とし得る。上述のように、超格子層325に所望される歪みの種類に応じて、引張又は圧縮性の窒化物材料が使用され得る。当然ながら、その他の好適材料が応力層347に用いられてもよく、一部の実施形態においては複数の応力層が用いられてもよい。また、当業者に認識されるように、ある一定の実施形態においては、超格子層325は上に位置する応力層347により誘起された歪みを“記憶”してもよく、その後、応力層は除去されてもよい。上に位置する応力層を用いて半導体領域に歪みを作り出すことについての更なる詳細は、Chau等の米国特許出願公開第２００５／０１４５８９４号明細書、及びSun等の米国特許出願公開第２００５／０２４７９２６号明細書に記載されている。なお、これらの文献は何れも、参照することによりその全体がここに組み込まれる。
【００６３】
続いて、例えばＭＯＳＦＥＴ20のような半導体デバイスを製造するための本発明に従った第１の方法の態様を説明する。この方法は、応力層26を形成する工程、及び該応力層上に歪み超格子層25を形成する工程を含んでいる。別の１つの方法の態様は、例えばＭＯＳＦＥＴ220のような半導体デバイスを製造するためのものであり、超格子層225を形成する工程、及び超格子層に歪みを誘起するように該超格子層の対向する側面に少なくとも一対の空間的に隔てられた応力領域227、228を形成する工程を含んでいる。更に別の１つの方法の態様は、例えばＭＯＳＦＥＴ320のような半導体デバイスを製造するためのものであり、超格子層325を形成する工程、及び超格子層内に歪みを誘起するように歪み超格子層の上方に応力層347を形成する工程を含んでいる。以上の説明により当業者には様々なその他の方法の工程及び態様が認識されるが故に、ここでは更なる説明を要しないであろう。
【００６４】
なお、上述の実施形態において、歪み層は必ずしも超格子25である必要はない。むしろ、歪み層は単に、複数のベース半導体部分46a-46n、及び隣接し合うベース半導体部分の結晶格子内に拘束された１つ以上の非半導体モノレイヤー50（すなわち、上述のように、隣接し合うベース半導体部分は化学的に結合されている）を含んでいてもよい。この実施形態においては、ベース半導体部分46a-46nは複数の半導体モノレイヤーを含んでいる必要はない。すなわち、各半導体部分は例えば、単一の層又は複数のモノレイヤーを含むことができる。
【００６５】
図１０には、非半導体モノレイヤー81を例示的に含むＭＯＳＦＥＴ80が概略的に示されている。半導体モノレイヤーは、それぞれが非半導体モノレイヤーの下及び上にある部分82a、82b内である。ゲート誘電体83がチャネル85上に例示されており、ゲート電極84がゲート誘電体上にある。ゲート誘電体83の下側部分とチャネル85の上側部分との間の領域が界面86を画成している。当業者に認識されるように、ソース及びドレイン（図示せず）はチャネル85に横方向で隣接している。
【００６６】
界面86からの非半導体材料のモノレイヤー81の深さは、当業者に認識されるように、ＭＯＳＦＥＴの設計に基づいて選択され得る。例えば、シリコンチャネル内の酸素層の場合の典型的なＭＯＳＦＥＴでは、およそ４−１００モノレイヤーの深さ、より好ましくは４−３０モノレイヤーの深さが選択され得る。非半導体材料から成る上記少なくとも１つのモノレイヤーは、上述のように、可能なサイトの全てが完全に占有されているわけではない１つ又は複数のモノレイヤーを含み得る。
【００６７】
上述のように、非半導体は例えば、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択され得る。非半導体材料81から成る上記少なくとも１つのモノレイヤーは、やはり上述のように、また当業者に認識されるように、例えば、原子層堆積技術を用いて堆積され得る。隣接し合う半導体層群82a、82bの結晶格子内に少なくとも１つの非半導体材料層81を含むようにチャネル85を形成するために、その他の堆積法及び／又はイオン注入法が使用されてもよい。
【００６８】
オングストローム単位での酸素層の深さに対する界面での密度のシミュレーション結果90が図１１にプロットされている。当業者に認識されるように、例えば例示されたＭＯＳＦＥＴ80等の実施形態において、反復的な超格子群が使用される必要はなく、少なくとも１つの非半導体モノレイヤー81でさえも移動度の向上をもたらし得る。また、理論に囚われるべきではないが、これらの実施形態はまた、界面86で波動関数の振幅が減少される結果として一層低いトンネルゲートリークを有することが理論化される。また、これらの実施形態の更に望ましい特徴に、サブバンド間のエネルギー分離の増大とサブバンド群の空間的な分離とが含まれ、それによりサブバンド散乱が抑制されることが理論化される。
【００６９】
当然ながら他の実施形態においては、当業者に認識されるように、少なくとも１つのモノレイヤー81は下に位置する超格子と組み合わせて使用されてもよい。以上の説明及び添付図面にて提示された教示の恩恵を受けた当業者は、数多くの変更及び本発明のその他の実施形態に想到するであろう。故に、本発明はここで開示された特定の実施形態に限定されるものではなく、このような変更及び実施形態は添付の請求項の範囲に含まれるものである。
【図面の簡単な説明】
【００７０】
【図１】応力層とその上の歪み超格子とを含む、本発明に従った半導体デバイスを概略的に示す断面図である。
【図２】図１に示された超格子を大きく拡大して示す断面図である。
【図３】図１に示された超格子の一部を示す原子配列の斜視図である。
【図４】図１のデバイスにて使用され得る超格子の他の一実施形態を大きく拡大して示す断面図である。
【図５Ａ】従来技術としてのバルクシリコンと図１−３に示された４／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点（Ｇ）からの計算されたバンド構造を示すグラフである。
【図５Ｂ】従来技術としてのバルクシリコンと図１−３に示された４／１のＳｉ／Ｏ超格子との双方に関して、Ｚ点からの計算されたバンド構造を示すグラフである。
【図５Ｃ】従来技術としてのバルクシリコンと図４に示された５／１／３／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点及びＺ点の双方からの計算されたバンド構造を示すグラフである。
【図６】図１の半導体デバイスの代替実施形態を概略的に示す断面図である。
【図７】図１の半導体デバイスの代替実施形態を概略的に示す断面図である。
【図８】一対の空間的に隔てられた応力領域の間に超格子を含む、本発明に従った他の半導体デバイスの一実施形態を概略的に示す断面図である。
【図９】超格子とその上の応力層とを含む、本発明に従った更に他の半導体デバイスの一実施形態を概略的に示す断面図である。
【図１０】本発明に従った非半導体モノレイヤーを含むＭＯＳＦＥＴを概略的に示す断面図である。
【図１１】図１０の非半導体モノレイヤーに関してシミュレーションされた界面での密度を深さに対してプロットしたグラフである。
【特許請求の範囲】
【請求項１】
半導体基板；並びに
その上の少なくとも１つのＭＯＳＦＥＴであり、
空間的に隔てられたソース領域及びドレイン領域、
積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを有する、前記ソース領域と前記ドレイン領域との間のチャネル、及び
前記チャネルの上に位置し前記チャネルとの界面を画成するゲートであり、前記チャネルの上に位置するゲート誘電体と、該ゲート誘電体の上に位置するゲート電極とを有するゲート、
を有するＭＯＳＦＥＴ；
を有する半導体デバイスであって：
前記少なくとも１つの非半導体モノレイヤーは、前記チャネルと前記ゲート誘電体との間の界面に対しておよそ４乃至１００層のモノレイヤーの深さに位置付けられている、半導体デバイス。
【請求項２】
前記少なくとも１つの非半導体モノレイヤーは、前記チャネルと前記ゲート誘電体との間の界面に対しておよそ４乃至３０層のモノレイヤーの深さに位置付けられている、請求項１に記載の半導体デバイス。
【請求項３】
各ベース半導体モノレイヤーはシリコンを有する、請求項１に記載の半導体デバイス。
【請求項４】
各ベース半導体モノレイヤーは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項１に記載の半導体デバイス。
【請求項５】
前記少なくとも１つの非半導体モノレイヤーは酸素を有する、請求項１に記載の半導体デバイス。
【請求項６】
前記少なくとも１つの非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項１に記載の半導体デバイス。
【請求項７】
前記少なくとも１つの非半導体モノレイヤーの相対する面上にある隣接し合うベース半導体モノレイヤーは化学的に結合している、請求項１に記載の半導体デバイス。
【請求項８】
前記少なくとも１つの非半導体モノレイヤーは単一の非半導体モノレイヤーを有する、請求項１に記載の半導体デバイス。
【請求項９】
半導体基板上に、
空間的に隔てられたソース領域及びドレイン領域、
積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを有する、前記ソース領域と前記ドレイン領域との間のチャネル、及び
前記チャネルの上に位置し前記チャネルとの界面を画成するゲートであり、前記チャネルの上に位置するゲート誘電体と、該ゲート誘電体の上に位置するゲート電極とを有するゲート、
を有する少なくとも１つのＭＯＳＦＥＴを形成する工程；
を有する、半導体デバイスの製造方法であって：
前記少なくとも１つの非半導体モノレイヤーは、前記チャネルと前記ゲート誘電体との間の界面に対しておよそ４乃至１００層のモノレイヤーの深さに位置付けられる、方法。
【請求項１０】
前記少なくとも１つの非半導体モノレイヤーは、前記チャネルと前記ゲート誘電体との間の界面に対しておよそ４乃至３０層のモノレイヤーの深さに位置付けられる、請求項９に記載の方法。
【請求項１１】
各ベース半導体モノレイヤーはシリコンを有する、請求項９に記載の方法。
【請求項１２】
各ベース半導体モノレイヤーは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項９に記載の方法。
【請求項１３】
前記少なくとも１つの非半導体モノレイヤーは酸素を有する、請求項９に記載の方法。
【請求項１４】
前記少なくとも１つの非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項９に記載の方法。
【請求項１５】
前記少なくとも１つの非半導体モノレイヤーの相対する面上にある隣接し合うベース半導体モノレイヤーは化学的に結合される、請求項９に記載の方法。
【請求項１６】
前記少なくとも１つの非半導体モノレイヤーは単一の非半導体モノレイヤーを有する、請求項９に記載の方法。
【請求項１】
半導体基板；並びに
その上の少なくとも１つのＭＯＳＦＥＴであり、
空間的に隔てられたソース領域及びドレイン領域、
積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを有する、前記ソース領域と前記ドレイン領域との間のチャネル、及び
前記チャネルの上に位置し前記チャネルとの界面を画成するゲートであり、前記チャネルの上に位置するゲート誘電体と、該ゲート誘電体の上に位置するゲート電極とを有するゲート、
を有するＭＯＳＦＥＴ；
を有する半導体デバイスであって：
前記少なくとも１つの非半導体モノレイヤーは、前記チャネルと前記ゲート誘電体との間の界面に対しておよそ４乃至１００層のモノレイヤーの深さに位置付けられている、半導体デバイス。
【請求項２】
前記少なくとも１つの非半導体モノレイヤーは、前記チャネルと前記ゲート誘電体との間の界面に対しておよそ４乃至３０層のモノレイヤーの深さに位置付けられている、請求項１に記載の半導体デバイス。
【請求項３】
各ベース半導体モノレイヤーはシリコンを有する、請求項１に記載の半導体デバイス。
【請求項４】
各ベース半導体モノレイヤーは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項１に記載の半導体デバイス。
【請求項５】
前記少なくとも１つの非半導体モノレイヤーは酸素を有する、請求項１に記載の半導体デバイス。
【請求項６】
前記少なくとも１つの非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項１に記載の半導体デバイス。
【請求項７】
前記少なくとも１つの非半導体モノレイヤーの相対する面上にある隣接し合うベース半導体モノレイヤーは化学的に結合している、請求項１に記載の半導体デバイス。
【請求項８】
前記少なくとも１つの非半導体モノレイヤーは単一の非半導体モノレイヤーを有する、請求項１に記載の半導体デバイス。
【請求項９】
半導体基板上に、
空間的に隔てられたソース領域及びドレイン領域、
積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体モノレイヤーの結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを有する、前記ソース領域と前記ドレイン領域との間のチャネル、及び
前記チャネルの上に位置し前記チャネルとの界面を画成するゲートであり、前記チャネルの上に位置するゲート誘電体と、該ゲート誘電体の上に位置するゲート電極とを有するゲート、
を有する少なくとも１つのＭＯＳＦＥＴを形成する工程；
を有する、半導体デバイスの製造方法であって：
前記少なくとも１つの非半導体モノレイヤーは、前記チャネルと前記ゲート誘電体との間の界面に対しておよそ４乃至１００層のモノレイヤーの深さに位置付けられる、方法。
【請求項１０】
前記少なくとも１つの非半導体モノレイヤーは、前記チャネルと前記ゲート誘電体との間の界面に対しておよそ４乃至３０層のモノレイヤーの深さに位置付けられる、請求項９に記載の方法。
【請求項１１】
各ベース半導体モノレイヤーはシリコンを有する、請求項９に記載の方法。
【請求項１２】
各ベース半導体モノレイヤーは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項９に記載の方法。
【請求項１３】
前記少なくとも１つの非半導体モノレイヤーは酸素を有する、請求項９に記載の方法。
【請求項１４】
前記少なくとも１つの非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項９に記載の方法。
【請求項１５】
前記少なくとも１つの非半導体モノレイヤーの相対する面上にある隣接し合うベース半導体モノレイヤーは化学的に結合される、請求項９に記載の方法。
【請求項１６】
前記少なくとも１つの非半導体モノレイヤーは単一の非半導体モノレイヤーを有する、請求項９に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２００９−５００８７４（Ｐ２００９−５００８７４Ａ）
【公表日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００８−５２１６７２（Ｐ２００８−５２１６７２）
【出願日】平成１８年７月１４日（２００６．７．１４）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２７５０４
【国際公開番号】ＷＯ２００７／０１１７９０
【国際公開日】平成１９年１月２５日（２００７．１．２５）
【出願人】（５０４４４４０２７）メアーズ テクノロジーズ， インコーポレイテッド (25)
【氏名又は名称原語表記】Ｍｅａｒｓ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ．
【Ｆターム（参考）】
【公表日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成１８年７月１４日（２００６．７．１４）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０２７５０４
【国際公開番号】ＷＯ２００７／０１１７９０
【国際公開日】平成１９年１月２５日（２００７．１．２５）
【出願人】（５０４４４４０２７）メアーズ テクノロジーズ， インコーポレイテッド (25)
【氏名又は名称原語表記】Ｍｅａｒｓ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ．
【Ｆターム（参考）】
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