ゲルマニウム含有量が漸次変化した高ゲルマニウム化合物領域を供する装置及び方法に係る実施例が全体として記載されている。他の実施例も記載及びクレームされている。
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【課題】 従来の構造よりさらに安定した電気的特性を実現しうる横型ＭＯＳトランジスタを提供する。
【解決手段】 Ｐ型の半導体基板１０内において方向ｄ１に延伸するＰ型のボディ領域１５、ボディ領域１５と離間して形成されたＮ型のドレイン領域１１、ボディ領域１５内に形成された高濃度Ｐ型のボディコンタクト領域２１及びＮ型のソース領域１６、ドレイン領域１１内に形成された高濃度Ｎ型のドレインコンタクト領域１２、並びにソース領域１６とドレインコンタクト領域１２の間に形成されたＰ型の拡散領域１３を備え、拡散領域１３は、ドレイン領域１１内においてボディ領域１５と離間した状態で方向ｄ１に延伸して形成される主領域１３ａと、主領域１３ａ内のボディ領域１５と対向する外周端の一または離散した複数の一部領域からボディ領域１５に向かう方向にボディ領域１５または半導体基板１０と連絡する位置まで突出する突出領域１３ｂとを有する。 （もっと読む）

【解決手段】
洗練されたトランジスタ要素を形成するための製造プロセスの間、それぞれの金属シリサイド領域を形成するのに先立つ共通のエッチングシーケンスにおいて、ゲート高さが減少させられてよく、そして凹型のドレイン及びソース構造もまた得られてよい。対応する側壁スペーサ構造はエッチングシーケンスの間に維持され得るので、ゲート電極におけるシリサイド化プロセスの可制御性及び均一性を高めることができ、それにより、低減された程度のスレッショルドばらつきを得ることができる。更に、凹型のドレイン及びソース構造が、全体的な直列抵抗の低減及び応力転移効率の増大をもたらすことができる。 （もっと読む）

【課題】 ＬＤＤ形成工程に於けるプラズマプロセスが原因となり生じる素子の
損傷を極力低減した半導体装置の作製方法を提供すること。
【解決手段】 基板全面を覆うように導電性膜を形成した状態で、ハードマスク
を利用した半導体装置の作製方法でＬＤＤ構造の素子を形成することにより、Ｌ
ＤＤ形成工程におけるプラズマプロセスによる素子への損傷を極力低減する。導
電性膜が全面に形成されていることにより、異方性エッチング等のプラズマによ
る処理（プラズマプロセス）においてゲート電極に蓄積される電荷密度を低減で
き、プラズマプロセスによる損傷を低減できる。 （もっと読む）

【課題】微細化しても動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳトランジスタのゲート電極部をＮＭＯＳ仕事関数制御メタル層７及びゲート主電極５により構成する。ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により形成され、ディボット部２ｄが設けられるエッジ近傍領域である領域ｂにおける膜厚は、他の領域である領域ａにおける膜厚より薄く形成される。したがって、ＮＭＯＳ仕事関数制御メタル層７に関し、領域ｂにおける実効仕事関数が領域ａにおける実効仕事関数に比べ、ミッドギャップよりに設定される。 （もっと読む）

【解決手段】 パターニングされた金属フィーチャの上方に誘電体エッチストップ層を選択的に形成する方法を開示する。実施形態には、当該方法に従って形成されたエッチストップ層をゲート電極の上方に設けているトランジスタが含まれる。本発明の特定の実施形態によると、ゲート電極の表面上に金属を選択的に形成して、当該金属をケイ化物またはゲルマニウム化物に変換する。他の実施形態によると、ゲート電極の表面上に選択的に形成された金属によって、ゲート電極の上方にシリコンまたはゲルマニウムのメサを触媒成長させる。ケイ化物、ゲルマニウム化物、シリコンメサ、またはゲルマニウムメサの少なくとも一部を酸化、窒化、または炭化して、ゲート電極の上方にのみ誘電体エッチストップ層を形成する。 （もっと読む）

【課題】 厚いＣＥＳＬ膜を用いてもＣＥＳＬ膜やその上の層間絶縁膜に生じるボイドを回避し、高い駆動電流と高い信頼性を実現する。
【解決手段】 半導体基板１０上にゲート絶縁膜１２を介してゲート電極１３を形成し、ゲート電極１３を挟んで基板の表面部にソース／ドレイン領域１８を形成してなるＭＯＳＦＥＴを有する半導体装置であって、ゲート部のゲート長方向の側部に形成された側壁絶縁膜１７と、ソース／ドレイン領域１８上に形成された合金層１９と、側壁絶縁膜１７の側部に設けられ、ゲート長方向の断面で見た基板表面と成すテーパ角度が側壁絶縁膜１７よりも小さいテーパ調整用絶縁膜２１と、ゲート部、側壁絶縁膜１７及びテーパ調整用絶縁膜２１を覆うように形成された、チャネルに歪みを与えるための応力付与用絶縁膜２２と、応力付与用絶縁膜２２上に形成された層間絶縁膜２５とを備えた。 （もっと読む）

【課題】電力用半導体装置において十分な基板強度を確保しつつ低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにする。
【解決手段】Ｐ型の半導体基板１に形成されたＮ型のリサーフ領域２と、半導体基板１の上部にリサーフ領域２と隣接したＰ型のベース領域３と、ベース領域３にリサーフ領域２と離隔したＮ型のエミッタ／ソース領域８と、ベース領域３にエミッタ／ソース領域８と隣接したＰ型のベース接続領域１０と、エミッタ／ソース領域８の上からベース領域３の上及びリサーフ領域２の上に形成されたゲート絶縁膜６並びにゲート電極７と、リサーフ領域２にベース領域３と離隔したＰ型のコレクタ領域４とを有している。半導体基板１は、その抵抗値が半導体基板１に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されている。 （もっと読む）

【課題】ＭＩＳ型半導体装置やＭＳ型半導体装置において、簡便な手法により半導体層の界面準位を所望のエネルギー準位に設定することが可能な半導体装置を提供する。
【解決手段】導電体と、ソース領域とドレイン領域とを有する半導体と、前記ソース領域と前記ドレイン領域との間において、前記導電体と前記半導体とにそれぞれ接して前記導電体と前記半導体との間に設けられた単分子層と、を備え、前記半導体と前記単分子層との界面において、前記単分子層を構成する分子の電子準位が前記半導体のバンドギャップ内に状態密度の極大を形成してなることを特徴とする半導体装置を提供する。 （もっと読む）

【課題】低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現する。
【解決手段】半導体装置は、半導体基板と、半導体基板の主面に形成されたｎ型半導体領域とｐ型半導体領域と、半導体基板上に形成され、ｎ型半導体領域とｐ型半導体領域を露出するように形成された第１と第２のトレンチを有する第１の絶縁層と、第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、第１のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して内張りされた第１の金属層と、第２のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、第２の金属層上に内張りされたアルカリ土類金属元素、III族金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つの金属元素を含む第３の金属層と、第１と第２のソース／ドレイン領域を具備することを特徴とする。 （もっと読む）

【課題】 低コストで製造が可能な低オン抵抗且つ高耐圧な半導体装置及びその製造方法を提供する。
【解決手段】 Ｐ型の半導体基板１上に形成された、Ｎ型のウェル領域２と、ウェル領域２内に形成されたＰ型のボディ領域３と、ボディ領域３内に形成されたＮ型のソース領域６と、ウェル領域２内において、ボディ領域３とは離間して形成されたＮ型のドレイン領域８と、ボディ領域３の一部上層を含む領域に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上層に形成されたゲート電極９と、ウェル領域２内において、ボディ領域３の底面に接触すると共に、半導体基板１面と平行方向にドレイン領域８の下方領域に延在するＰ型の埋め込み拡散領域４と、を備える。 （もっと読む）

【課題】ゲート電極間の分離領域を含むゲート電極の端部形状の加工が容易となる構造を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０の表面よりも高い上面を有する素子分離絶縁膜１１により半導体基板に第１及び第２チャネル形成領域を有する第１及び第２半導体領域（１２，１３）がそれぞれ区分され、第１及び第２チャネル形成領域上にゲート絶縁膜１４と第１及び第２ゲート電極（Ｇ１，Ｇ２）が形成され、その両側部における第１及び第２半導体領域の表層部にソースドレイン領域が形成され、第１及び第２ゲート電極は、第１及び第２半導体領域内において素子分離絶縁膜と略同じ高さを有し、その端部が素子分離絶縁膜の側面に接するように形成された第１導電層１５ｐと、上記端部から素子分離絶縁膜上にはみ出すように第１導電層上に形成された第２導電層１６ｓとを有する構成とする。 （もっと読む）

【課題】所定の耐圧で、所定のＯＮ抵抗を得ることができる実用可能なリサーフ型ＬＤＭＯＳを提供する。
【解決手段】第１導電型不純物の半導体層と、半導体層に形成の局所絶縁層７と、局所絶縁層を挟んで、第２導電型不純物のドレイン層８、ソース層１１と、局所絶縁層上からソース層に至る半導体層上のゲート電極１３と、を備えた半導体素子において、ドレイン層下、局所絶縁層下、およびゲート電極下の半導体層に、第２導電型不純物をドレイン層より低濃度の低濃度拡散層と、ゲート電極と半導体層の間に、ゲート電極のソース層側端部から局所絶縁層に向かって、局所絶縁層に達することなく延在した第１のゲート絶縁膜と、ゲート電極と半導体層の間に、局所絶縁層の他の側の端部からソース層に向かって延在して第１のゲート絶縁膜に接続された、膜厚が第１のゲート絶縁膜の膜厚より厚く、局所絶縁層の膜厚の半分よりも薄い第２のゲート絶縁膜と、を有する。 （もっと読む）

【課題】ＳＴＩ領域の絶縁膜掘り下げにより形成される幅３０ｎｍ以下の拡散層が配されているＦｉｎＦＥＴにおいて、寄生抵抗を低減した構造及びその製造方法を提供する。
【解決手段】ＳＴＩ領域１０５に挟まれ、素子分離領域上方に突き出た幅３０ｎｍ以下の半導体層にソース及びドレイン領域となる拡散層１０４が形成されており、ソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を有する凸型Ｆｉｎ構造の電界効果トランジスタであって、前記ソース及びドレイン領域となる拡散層側壁にサイドウォール１１０ｂ、該サイドウォールに挟まれた拡散層上面に選択エピタキシャル成長シリコン層１１１、及び該選択エピタキシャル成長シリコン層に接続されるコンタクトプラグ１１５を有することを特徴とする半導体装置。 （もっと読む）

【課題】 イオン注入時における素子形成領域と素子分離領域とのレジスト寸法差を所望の値以下とすることができ、デバイス特性の改善に寄与する。
【解決手段】 半導体基板１０１の素子形成領域１０２を囲むように素子分離溝を形成する工程と、この溝内に絶縁膜１０４を埋め込んだ後に平坦化することで素子分離領域１０３を形成する工程と、素子形成領域１０２にゲート絶縁膜１１１、ゲート電極１１２、ソース／ドレイン領域１１４，１１５を形成することでトランジスタを作製する工程と、素子形成領域１０２と素子分離領域１０３に跨るように、イオン注入のマスクとなるレジスト１２１のパターンを形成する工程とを含む半導体装置の製造方法であって、絶縁膜１０４の厚さを、所望耐圧を満たす膜厚以上に設定し、且つ絶縁膜１０４上のレジスト寸法と素子形成領域１０２上のレジスト寸法との差が極小値となる膜厚近傍に設定する。 （もっと読む）

【課題】ＳＴＩ領域で囲まれた部分のシリコン基板をエッチングすることによりシリコン柱を形成して、シリコン柱をゲート絶縁膜およびゲート電極で覆いチャネル部とし、チャネル部の上下にソース・ドレインとなる拡散層を有した縦型ＭＯＳトランジスタにおいて、ＳＴＩ絶縁膜側壁に残ったゲート電極材による寄生ＭＯＳ動作を解消する。
【解決手段】ＳＴＩ絶縁膜２の側壁に形成されるゲート電極材８に、該ゲート電極材の電位を制御する電極１４を形成する。 （もっと読む）

【課題】高誘電体膜とシリコン基板とを分離する、極薄かつ緻密な界面層を形成する半導体デバイスの製造方法を提供する。
【解決手段】本発明の半導体デバイスの製造方法は、シリコン基板表面にシリコン酸化膜を形成する工程（酸化膜形成ステップ）と、シリコン酸化膜を所望膜厚だけ残してエッチングする工程（エッチングステップ）と、エッチング後のシリコン酸化膜上に高誘電体膜を形成する工程（高誘電体膜形成ステップ）とを有する。 （もっと読む）

【課題】絶縁膜を研磨せずに、該絶縁膜からゲート電極の上面を露出させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】シリコン基板１の上にゲート絶縁膜５を形成する工程と、ゲート絶縁膜５の上にゲート電極７ａを形成する工程と、ゲート電極７ａを覆うように液状の絶縁性材料２０を塗布する工程と、絶縁性材料２０に鋳型１００を押し当てることにより、ゲート電極７ａの上方の絶縁性材料２０を押し流す工程と、絶縁性材料２０を硬化して絶縁膜２１にする工程と、硬化の後、ゲート電極７ａ上に高融点金属膜を形成する工程と、高融点金属膜をアニールすることにより、ゲート電極７ａの全体をシリサイド化する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 ゲート電極の側壁絶縁膜のエッチングを効果的に防止することが可能な半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１３と、ゲート絶縁膜上に形成されたゲート電極２２と、ゲート電極の側面に形成された第１の絶縁膜１７と、第１の絶縁膜の表面を覆い、第１の絶縁膜とは異なった材料で形成された第２の絶縁膜２８と、半導体基板、ゲート電極及び第２の絶縁膜を覆い、第２の絶縁膜とは異なった材料で形成された第３の絶縁膜２３とを備える。 （もっと読む）

【課題】レイアウトに依存することなく深さが制御されかつ結晶欠陥の発生が抑えられたエピタキシャル成長層が設けられ、これにより特性の向上が図られた半導体装置を提供する。
【解決手段】半導体基板３上に設けられたゲート電極９と、ゲート電極９両脇に不純物を導入して設けられたソース／ドレイン領域１５とを備えた半導体装置１ａにおいて、ソース／ドレイン領域１５は、ゲート電極９脇における半導体基板３を掘り下げた位置に当該半導体基板３とは格子定数が異なる半導体材料をエピタキシャル成長させてなるエピタキシャル成長層１１と、半導体基板３の表面層に設けた基板拡散層１３とで構成されている。 （もっと読む）