半導体装置
【課題】 ＬＤＤ形成工程に於けるプラズマプロセスが原因となり生じる素子の
損傷を極力低減した半導体装置の作製方法を提供すること。
【解決手段】 基板全面を覆うように導電性膜を形成した状態で、ハードマスク
を利用した半導体装置の作製方法でＬＤＤ構造の素子を形成することにより、Ｌ
ＤＤ形成工程におけるプラズマプロセスによる素子への損傷を極力低減する。導
電性膜が全面に形成されていることにより、異方性エッチング等のプラズマによ
る処理（プラズマプロセス）においてゲート電極に蓄積される電荷密度を低減で
き、プラズマプロセスによる損傷を低減できる。
損傷を極力低減した半導体装置の作製方法を提供すること。
【解決手段】 基板全面を覆うように導電性膜を形成した状態で、ハードマスク
を利用した半導体装置の作製方法でＬＤＤ構造の素子を形成することにより、Ｌ
ＤＤ形成工程におけるプラズマプロセスによる素子への損傷を極力低減する。導
電性膜が全面に形成されていることにより、異方性エッチング等のプラズマによ
る処理（プラズマプロセス）においてゲート電極に蓄積される電荷密度を低減で
き、プラズマプロセスによる損傷を低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその作製方法に関し、特に自己整合的にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成する方法を用いた半導体装置およびその作製方法に関する。
【背景技術】
【０００２】
近年、画像表示装置の分野では、ガラス基板上に画素や駆動回路の他、メモリ回路やクロック発生回路等の論理回路を内蔵したシステムオンパネルの開発が注目されている。駆動回路や論理回路には高速動作が要求され、これを実現するためにはスイッチング速度の速いＴＦＴをガラス基板上に作製する技術の開発が必要となる。スイッチング速度の速いＴＦＴは、結晶欠陥が少ない半導体膜を用いることや、素子寸法を微細化することによって作製される。
【０００３】
素子寸法が比例縮小則に従って微細化しても、信号速度や応答速度を維持するため、駆動電圧は必ずしも比例縮小則に従って下げることができない。このため、ＭＯＳトランジスタの素子寸法を微細化していくと、ドレイン近傍が高電界化する。これによってホットキャリアと呼ばれる高いエネルギーをもったエレクトロンやホールが発生し、発生したホットキャリアがゲート絶縁膜中に捕獲されたりすることにより閾値が変動するなどの劣化現象が発生することが知られている。
【０００４】
このようなホットキャリアの発生を抑制するには、素子構造をＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にすることが有効である。ＬＤＤ構造は、チャネルと接する側のドレイン端部に、低濃度の不純物領域（以後、ＬＤＤと略記）を設けることで形成される。低濃度の不純物としては、ｎチャネル型の素子の場合には、ｎ型不純物、ｐチャネル型の素子の場合にはｐ型不純物を用いる。このようにチャネルとドレインの接合に不純物濃度の傾斜をもたせることにより、ドレイン近傍の電界を緩和し、ホットキャリアの発生を抑制する（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】岸野正剛著「現代 半導体デバイスの基礎」オーム社、１９９５年２月２５日、ｐ．２０１−２０７
【０００６】
ホットキャリア起因の劣化現象は、ＭＯＳトランジスタだけではなく、ＴＦＴにおいても発生する。そして、その抑制は、ＭＯＳトランジスタと同様に、ＴＦＴの素子構造をＬＤＤ構造にすることにより可能である。
【０００７】
ここで、ＭＯＳトランジスタにおいて、一般的に用いられているＬＤＤ構造の形成方法を、図１を用いて説明する。但し、ここでは素子分離する迄の工程及びＬＤＤ形成後の工程については省略する。
【０００８】
素子分離した半導体膜１０２の上にゲート絶縁膜１０３を形成する。さらにゲート絶縁膜１０３上にポリシリコンのゲート電極１０４を形成し、所望の形状に加工した後、低濃度のイオンを半導体膜１０２に打ち込む。次に、ゲート電極１０４の上に等方的な段差被覆性の良い酸化珪素膜１０５を成膜する。さらに、ゲート電極側壁にのみ酸化珪素膜１０５が残るように垂直方向の異方性エッチングし、サイドウォール１０６を形成する。さらに、サイドウォール１０６を貫通しないよう、高濃度のイオンを半導体膜１０２に打ち込み、ソース（或いはドレイン）１０８を形成する。サイドウォール１０６の下部には、高濃度のイオンは打ち込まれず、ＬＤＤ１０７となる。
【０００９】
上記のように、サイドウォールを利用することにより、パターニングを伴わない自己整合的な方法でＬＤＤを形成する。素子寸法の微細化に伴い、パターニングのアライメント精度を超える範囲での加工が要求される場合が生じる。このような場合、パターニングせず自己整合的に形成した方が精度良く形成できることがある。ＬＤＤの形成に於いても、自己整合的に形成した方が、加工精度が高いとき、上記のような方法が用いられる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＴＦＴに於いても、ＭＯＳトランジスタと同様の方法でＬＤＤを形成することは可能である。しかしながら、ＴＦＴを形成する基板にガラス等の絶縁性を有する材料を用いるため帯電し易く、特にサイドウォールを形成するための異方性エッチングに於いてプラズマによる損傷を受け易い。プラズマによる損傷を受けた素子は、ゲート絶縁膜中に電荷、半導体層とゲート絶縁膜の界面に準位等を発生し、結果として閾値が変動するといった不良を生じる。このようなＬＤＤ形成過程で生じるプラズマによる損傷は、主に異方性エッチング中、既に所望の形状に加工され表面積が縮小したゲート電極に於いて、ゲート電極に蓄積される電荷の放電が困難になった結果生じ、素子特性に重大な影響を与えるようになったものと考えられる。従って、ＴＦＴの素子寸法が微細化しゲート電極の表面積が縮小、ゲート絶縁膜厚が薄膜化する程、ゲート電極に蓄積される電荷密度が高くなりプラズマによる損傷は大きくなる。
【００１１】
しかしながら、論理演算回路用の素子として必須であるスイッチング速度の速いＴＦＴを作製するために、又高集積化を図るために、素子寸法の微細化は益々必要とされている。さらにＴＦＴでは、低コスト化のため高温耐性のないガラスを材料とした基板を用いることが多いため、熱処理により損傷を回復することも難しい。このため、加工精度が高いという自己整合的な手法の利点を生かし、且つプラズマによる損傷が極力低減できるようなＬＤＤ構造ＴＦＴの作製方法の開発が求められる。
【００１２】
本発明では、自己整合的にＬＤＤを形成でき、且つプラズマによる損傷を極力低減できる半導体装置の作製方法およびその作製方法を用いて作製した半導体装置について提供することを課題とする。
【課題を解決するための手段】
【００１３】
本明細書中では、フォトレジストを材料として形成したマスクを「レジストマスク」、フォトレジスト以外のものを材料として形成したマスクを「ハードマスク」と定義する。またマスクとして「ハードマスク」を用いているという記載が特にされていない場合、マスクには「レジストマスク」を用いているものとする。またチャネル長と同一方向のＬＤＤの長さを「ＬＤＤ長」とする。
【００１４】
本発明の半導体装置の作製方法は、導電性膜で基板全体を覆った状態で異方性エッチング等のプラズマによる処理（プラズマプロセス）を行い、プラズマプロセス中に発生する電荷密度を低減し、ＬＤＤ形成工程において発生するプラズマによる損傷を極力低減することを特徴としている。
【００１５】
本発明の半導体装置の作製方法は、ゲート絶縁膜の上に導電性膜を形成する工程と、前記導電性膜の上に第１のハードマスクを形成する工程と、前記第１のハードマスクをマスクとして高濃度の不純物を前記半導体膜に添加する工程と、前記高濃度の不純物添加後に前記第１のハードマスクをエッチングにより後退させ第２のハードマスクを形成する工程と、前記第２のハードマスクをマスクとして低濃度の不純物を前記半導体膜に添加する工程と、前記低濃度の不純物添加後に前記第２のハードマスクをマスクとして前記導電性膜を加工しゲート電極を形成する工程とを有することを特徴としている。
【００１６】
図２に示すように、絶縁性基板２０１上に半導体膜２０２を島状に形成して素子分離した後、半導体膜２０２の上に絶縁膜を成膜してゲート絶縁膜２０３を形成し、さらに絶縁膜２０３の上に導電性膜２０４を形成する。
【００１７】
次に導電性膜２０４の上にハードマスク２０５を形成する。導電性膜２０４の上にハードマスク膜を形成し、レジストマスクを用いてハードマスク膜を加工してハードマスク２０５を形成する。ハードマスクはレジストマスクを用いて島状に加工する。ハードマスクは、側壁が９０°以下の傾斜角をもつ形状であるか、或いは側壁が円弧状の形状であるようにする。ハードマスク膜の材料としては、導電性の材料或いは絶縁性の材料のいずれを用いてもよいが、導電成膜２０４と選択比の高いエッチングが可能であるものを用いる。
【００１８】
ハードマスク２０５をマスクとして絶縁膜２０３及び導電性膜２０４を介して半導体層２０２に高濃度の不純物を半導体膜２０２に添加し、ソース（或いはドレイン）２０６を形成する。
【００１９】
次にハードマスク２０５を選択的にエッチングして後退させ、ハードマスク２０７を形成する。ハードマスク２０７の水平方向への後退量により、ＬＤＤ長が決まる。
【００２０】
さらにハードマスク２０７をマスクとし、絶縁膜２０３及び導電性膜２０４を介して半導体膜２０２に低濃度の不純物を添加し、ＬＤＤ２０８を形成する。
【００２１】
このようにパターニング工程を伴わない自己整合的な方法でＬＤＤ２０８を形成する。またハードマスク２０５をエッチングにより後退させる際、湿式方法を用いればプラズマによる損傷を受けることが無い。さらに乾式方法を用いても、導電成膜２０４が基板全面に形成されており表面積が大きい状態であるため、エッチング中、導電成膜２０４に蓄積される電荷密度は小さくなり、プラズマによる損傷を極力低減することができる。
【００２２】
ＬＤＤ２０８を形成した後、ハードマスク２０７をマスクとして導電性膜２０４を加工し、ゲート電極２０９を形成する。
【００２３】
上記に述べたような方法を用いることにより、自己整合的にＬＤＤを形成でき、且つプラズマによる損傷を極力低減した半導体装置を作製できる。
【００２４】
本発明の半導体装置の作製方法は、ゲート絶縁膜の上に導電性膜を形成する工程と、前記導電性膜の上に第１のハードマスクを形成する工程と、前記第１のハードマスクをマスクとして高濃度の不純物を前記半導体膜に添加する工程と、前記高濃度の不純物添加後に前記第１のハードマスクをエッチングにより後退させ第２のハードマスクを形成する工程と、前記第２のハードマスクをマスクとして前記導電性膜を加工しゲート電極を形成する工程と、前記ゲート電極を形成後に前記第２のハードマスクをマスクとして低濃度の不純物を前記半導体膜に添加する工程とを有することを特徴としている。
【００２５】
第２のハードマスクをマスクとして導電成膜を加工した後、第２の不純物を半導体膜に添加してもＬＤＤは形成可能である。また導電成膜を加工後、絶縁膜は残しても良いし、或いは除去しても構わない。絶縁膜を残している場合は、絶縁膜を介して第２の不純物添加が行われることになる。このような方法を用いても、自己整合的にＬＤＤを形成でき、且つプラズマによる損傷を極力低減した半導体装置を作製できる。
【００２６】
本発明の半導体装置は、ゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置において、前記ゲート電極の上にはハードマスクを有することを特徴としている。
【００２７】
前述のような方法を用いて作製した半導体装置に於いては、その作製方法上必要不可欠であるハードマスクがゲート電極上に残る。このゲート電極上に残ったハードマスクを除去しても良いが、工程を簡略化する目的で、除去せず層間膜の一部として使用する。またハードマスクが導電性材料で形成されている場合は、ゲート電極上に残ったハードマスクをゲート電極の一部として使用すればよい。
【００２８】
本発明の半導体装置は、ゲート絶縁膜の上に形成されたゲート電極と、前記ゲート電極の上にハードマスクを有する半導体装置において、ゲート電極に信号を送るための配線又は前記配線とゲート電極を接続する為の接続層となる導電性膜が、前記ゲート電極と接するように形成されていることを特徴としている。
【００２９】
本発明の半導体装置においては、ゲート電極となる導電性膜を貫通して不純物を半導体層に添加するため、ゲート電極が非常に薄い膜となっている。このようなゲート電極上にコンタクトホールを開孔するのは非常に困難であり、開孔と同時にゲート電極もエッチングされ、ゲート電極を貫通してしまう恐れがある。このため、ゲート電極上のハードマスクが形成されていない領域に、ゲート電極とゲート電極に信号を送るための配線、或いはゲート電極とゲート電極に信号を送るための配線を接続するための接続層となる導電性膜を設けたＴＦＴ構造にし、上記の問題を解決する。但し、接続層はコンタクトホール開孔のエッチングを行っても、ゲート電極が貫通しない程度の厚さにしなければならない。
【発明の効果】
【００３０】
本発明の半導体装置の作製方法を用いることにより、自己整合的であり、且つプラズマによる損傷を抑制した方法でＬＤＤ構造の素子を作製できる。このような作製方法は、特に自己整合的な方法によるＬＤＤの形成が必要で、またゲート電極の表面積が小さくなることによってプラズマからの損傷がより大きくなるような微細化ＴＦＴの作製に有効である。また、本発明の半導体装置の作製方法は、ＴＦＴのみならずＭＯＳトランジスタや、ＭＯＳトランジスタによって形成されるＬＳＩの作製にも適用可能である。
【図面の簡単な説明】
【００３１】
【図１】従来技術におけるＬＤＤ形成工程の断面図。
【図２】本発明におけるＬＤＤ形成工程の断面図。
【図３】ＬＤＤ構造ＴＦＴ作製工程の断面図。
【図４】ＬＤＤ構造ＴＦＴ作製工程の断面図。
【図５】論理演算回路の作製工程の断面図。
【図６】論理演算回路の作製工程の断面図。
【図７】ハードマスク形成工程の断面図。
【図８】コンタクト部接続層形成工程の断面図。
【図９】論理演算回路用ＴＦＴ、液晶表示装置の駆動回路用ＴＦＴ及び画素ＴＦＴを同一基板上に作製するＴＦＴアレイ基板作製工程断面図。
【図１０】論理演算回路用ＴＦＴ、液晶表示装置の駆動回路用ＴＦＴ及び画素ＴＦＴを同一基板上に作製するＴＦＴアレイ基板作製工程断面図。
【図１１】論理演算回路用ＴＦＴ、液晶表示装置の駆動回路用ＴＦＴ及び画素ＴＦＴを同一基板上に作製するＴＦＴアレイ基板作製工程断面図。
【図１２】論理演算回路用ＴＦＴ、液晶表示装置の駆動回路用ＴＦＴ及び画素ＴＦＴを同一基板上に作製するＴＦＴアレイ基板作製工程断面図。
【図１３】液晶表示装置の一部の断面図。
【図１４】液晶表示装置全体の上面図。
【図１５】本発明の半導体装置の作製方法を用いた液晶表示装置を搭載した電子機器。
【発明を実施するための形態】
【００３２】
本発明の実施の形態について、図３、４を用いて説明する。ここでは、自己整合的にＬＤＤを形成でき、且つプラズマによる損傷を極力低減できる方法を用いたＬＤＤ構造ＴＦＴの作製方法について説明する。
【００３３】
図３は、本発明におけるＬＤＤ構造ＴＦＴの作製工程を断面図によって表したものである。
【００３４】
ガラス基板３０１上に、島状の半導体膜３０２を形成する。次に半導体膜３０２の上に膜厚約２０〜６０ｎｍの酸化珪素膜を成膜してゲート絶縁膜３０３を形成する。さらにゲート絶縁膜３０３の上に膜厚２０〜６０ｎｍの窒化タンタル（ＴａＮ）を成膜して導電成膜３０４を形成する。
【００３５】
導電性膜３０４の上に膜厚０．６〜１．５μｍの酸化珪素膜を成膜した後、レジストマスクをマスクとして側壁が３５〜５０°の傾斜角を持つように酸化珪素膜を選択的にエッチングして加工し、導電性膜３０４上にハードマスク３０６を形成する。ハードマスク形成後は、その上のレジストマスクを除去する。ハードマスクに用いる材料としては、導電性膜３０４に用いる材料との間に高選択比のあるエッチングが可能であり、且つエッチングによる後退量の制御が容易なものであれば、酸化珪素膜以外のものを用いても構わない。また詳細については後述するが、ハードマスクの材料として用いている酸化珪素膜の厚さについては、「エッチングによる垂直方向の後退量（即ち、膜減り量）」と「ＬＤＤ形成用不純物添加のマスクとして機能するのに必要な膜厚」の和以上になるように考慮して決定する。このため、必要であれば上記に述べた膜厚以下としても或いは上記に述べた膜厚以上としてもよい。
【００３６】
次に、ｐチャネル型ＴＦＴとなる領域をレジストマスク３０７でマスクし、ｎチャネル型ＴＦＴとなる領域の半導体膜３０２に、ハードマスク３０６をマスクとしてｎ型不純物である燐を１×１０19〜１×１０21／ｃｍ3の濃度で添加し、ソース（或いはドレイン）３０８を形成する。ここでは燐を用いているが、ｎ型不純物であれば他に砒素等を用いても構わない。不純物添加後はレジストマスク３０７を除去する。
【００３７】
さらに、ｎチャネル型ＴＦＴとなる領域をレジストマスク３０９でマスクし、ｐチャネル型ＴＦＴとなる領域の半導体膜３０２に、ハードマスク３０６をマスクとしてｐ型不純物であるボロンを１×１０19〜１×１０21／ｃｍ3の濃度で添加し、ソース（或いはドレイン）３１０を形成する。この時、ｐ型不純物であれば、ボロン以外のものを用いても構わない。不純物添加後はレジストマスク３０９を除去する。
【００３８】
次に、ハードマスク３０６を、垂直方向を主体とした異方性エッチングにより０．４〜１．０μｍ水平方向に後退させ、ハードマスク３１１を形成する。
この時、導電性膜３０４は基板全面に形成されており、表面積が非常に大きい状態であるため、乾式方法の異方性エッチングを用いた場合でも、導電性膜３０４に蓄積される電荷密度は小さく、プラズマによる損傷は極力低減される。この他、等方性エッチングによって後退させてハードマスク３１１を形成しても構わない。また、この時のハードマスク３０６の水平方向の後退量が、後に形成されるＬＤＤ長となる。ここで、ＬＤＤ長は必ずしも０．４〜１．０μｍにする必要はなく、発明の実施者が適宜決定すればよい。
【００３９】
ハードマスク３０６を後退させるためのエッチング方法には上記のような乾式方法だけでなく湿式方法を用いてもよい。本実施の形態と異なり、ハードマスク３０６の側壁が５０〜９０°の傾斜角をもつ形状である場合は、水平方向への後退を促すために等方性エッチング或いは水平方向を主体とする異方性エッチングを用いることが好ましい。本実施の形態のようにハードマスク３０６の側壁が３５〜５０°の傾斜角をもつ形状、或いは円弧状である場合は、等方性エッチング、或いは水平方向又は垂直方向のどちらか一方を主体とする異方性エッチングのいずれを用いても構わない。また、本実施の形態と異なり、ハードマスク３０６の側壁が３５°以下の場合は、垂直方向を主体とする異方性エッチングを用いることが好ましい。
【００４０】
ハードマスク３０６およびハードマスク３１１の形状を決めるパラメータは「ハードマスクの膜厚」、「側壁の傾斜角」、「エッチングによる水平方向への後退量」である。つまり、ハードマスク３０６を後退させるためのエッチングを同一条件下で行っても、側壁の傾斜角によって水平方向への後退量、即ちＬＤＤ長が変わるため、「側壁の傾斜角」と「エッチングによる水平方向の後退量」との相関から所望のＬＤＤ長が得られるように両パラメータを調整しなければならない。また「エッチングによる垂直方向への後退量（即ち、膜減り量）」が「ハードマスクの膜厚」以上にならないようにも調整しなければならない。例えば、ハードマスク３０６の断面形状が台形であるとし、ハードマスク３０６の側壁の傾斜角をθ、ハードマクス３０６の垂直方向の後退量をｘ、ハードマクス３０６の水平方向の後退量をｙとしたとき、ｙ＝ｘ（ｔａｎθ）-1の関係が成立する。これ以外の形状のときは、その都度、「エッチングによる水平方向の後退量」と「エッチングによる垂直方向への後退量（即ち、膜減り量）」の相関について予めデータを得ておく必要がある。
【００４１】
ここで「ハードマスクの膜厚」の決定に関しては、ハードマスク３０６の膜厚が後の工程で行うＬＤＤ形成用不純物添加のマスクとして機能するのに必要な膜厚になるようにすることも考慮に入れなければならない。つまり「エッチングによる垂直方向への後退量（即ち、膜減り量）」と「ＬＤＤ形成用不純物添加のマスクとして機能するのに必要な膜厚」の和が「ハードマスクの膜厚」として最低限必要な膜厚である。
【００４２】
次に、ｐチャネル型ＴＦＴとなる領域をレジストマスク３１２でマスクし、ｎチャネル型ＴＦＴとなる領域の半導体層３０２に、ハードマスク３１１をマスクとしてｎ型不純物である燐を１×１０16〜５×１０17／ｃｍ3の濃度で添加し、ＬＤＤ３１３を形成する。ここでは燐を用いているが、ｎ型不純物であれば他に砒素等を用いても構わない。不純物添加後はレジストマスク３１２を除去する。
【００４３】
さらに、ｎチャネル型ＴＦＴとなる領域をレジストマスク３１４でマスクし、ｐチャネル型ＴＦＴとなる領域の半導体膜３０２に、ハードマスク３１１をマスクとしてｐ型不純物であるボロンを１×１０16〜１×１０17／ｃｍ3の濃度で添加し、ＬＤＤ３１５を形成する。この時、ｐ型不純物であれば、ボロン以外のものを用いても構わない。不純物添加後はレジストマスク３１４を除去する。
【００４４】
次に、ハードマスク３１１をマスクとして導電性膜３０４を加工し、ゲート電極３１６を形成する。
【００４５】
さらに、ゲート電極３１６の上方に層間絶縁膜３１７を形成したの後、コンタクトホール形成、ＴＦＴに電圧を印加するための配線３１８形成をする。
【００４６】
以上のような工程を経て、自己整合的にＬＤＤを形成し、且つプラズマによる損傷を極力低減したＬＤＤ構造のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを作製できる。本発明の半導体装置の作製方法は、特に、ゲート電極の表面積が非常に小さい、チャネル長が１．５μ以下の微細なＴＦＴを作製するのに有効である。
【実施例１】
【００４７】
本発明の半導体装置の作製方法を用いることで、自己整合的にＬＤＤを形成し、且つプラズマによる損傷を極力低減したＬＤＤ構造のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを作製できる。また、本発明の半導体装置の作製方法は、特に微細なＴＦＴを作製するのに有効である。本実施例では、スイッチング速度が速い微細なＴＦＴが必要とされる、論理演算回路の作製方法について図５、６を用いて説明する。
【００４８】
ガラス基板４０１上に、窒化珪素膜、酸化珪素膜または酸化窒化珪素膜等の絶縁膜からなる下地絶縁膜４０２を形成する。本実施例では、下地絶縁膜４０２として膜厚１００ｎｍの酸化珪素膜を単層で用いるが、前記絶縁膜を２層以上積層させた構造を用いてもよい。ガラス基板以外に、石英基板、又はシリコン基板上に絶縁膜を形成したもの、或いは本実施例の処理温度に耐えうるプラスチック基板を用いてもよい。また、下地絶縁膜４０２はガラス基板４０１からの不純物拡散を抑制する為に形成されるものであり、基板からの不純物拡散が無い場合は、特に形成する必要はない。
【００４９】
次に、下地絶縁膜４０２の上に膜厚３０〜６０ｎｍの半導体膜を形成する。半導体膜としては、非晶質半導体膜、多結晶半導体膜、微結晶半導体膜のいずれを用いても良い。又非晶質半導体膜の材料としては、珪素やシリコンゲルマニウム（ＳｉＧｅ）合金などを用いることができる。本実施例では、膜厚５５ｎｍの非晶質珪素膜成膜を成膜した後、触媒金属元素を用いて結晶化し、多結晶半導体膜としたものを用いる。
【００５０】
非晶質珪素膜４０３（図示しない）の表面に触媒金属元素であるニッケル（Ｎｉ）を添加した後、熱処理（５５０℃、４時間）を施し、結晶質珪素膜４０４（図示しない）を形成する。さらに、酸素を含む雰囲気中でパルスレーザー光を照射して再結晶化させ、結晶性を向上させる。ここで、パルスレーザー光以外に連続発振レーザー光を用いて再結晶化してもよい。本実施例では、酸素を含んだ雰囲気中でＸｅＣｌエキシマレーザー光による再結晶化により結晶質珪素膜表面に形成された凹凸を平坦化するため、酸素を含む雰囲気中での再結晶化後、さらに窒素雰囲気中で再度ＸｅＣｌエキシマレーザー光（或いは連続発振レーザー光）による再結晶化したものを結晶質珪素膜４０５とする。このような結晶質珪素膜表面の平坦化は、特に膜表面の凹凸がＴＦＴ特性に対して多く影響してくる微細なＴＦＴを形成するのに有効な手段である。
【００５１】
次に結晶質珪素膜４０５から、結晶化後、不要になったＮｉを除去する。
結晶質珪素膜４０５の表面をオゾン水で処理し、膜厚１．５ｎｍの薄い酸化膜を形成する。さらに薄い酸化膜の上にアルゴン（Ａｒ）を含む珪素膜４０６（図示しない）をスパッタにて成膜し、熱処理（５５０℃、４時間）を施す。これにより、結晶質珪素膜４０５に含まれていたＮｉは珪素膜４０６に移動し、Ｎｉが除去された結晶質珪素膜４０７（図示しない）が形成される。本実施例では、このようにして形成された結晶質珪素膜４０７を半導体膜として用いる。
【００５２】
さらに結晶質珪素膜４０７にＴＦＴの閾値を制御するためのｐ型不純物を添加する。本実施例では、ｐ型不純物であるボロンを添加するが、必要に応じてｎ型不純物を添加しても構わない。また閾値制御のための不純物は、非晶質珪素膜に予め添加して於いてもよいし、或いは半導体膜を所望の形状に形成した後でも構わない。
【００５３】
結晶質珪素膜４０７をパターニングして加工し、半導体膜４０８を島状に形成する。
【００５４】
次に半導体膜４０８を覆うように膜厚５０ｎｍの酸化珪素膜を成膜してゲート絶縁膜４０９を形成する。ゲート絶縁膜としては、酸化珪素膜や、窒化珪素膜等の絶縁膜を用いればよい。また膜厚については、各々の材料の誘電率等を考慮して適宜決定する必要がある。
【００５５】
さらに、ゲート絶縁膜４０９の上に膜厚３０ｎｍの窒化タンタル（ＴａＮ）を成膜して導電性膜４１０を形成する。導電性膜の膜種としては、例えばタングステン（Ｗ）の様に、後に形成するハードマスクとの間に高選択比のとれるエッチングが可能なものがよい。
【００５６】
ここで注意しなければならないのは、ゲート絶縁膜４０９と導電性膜４１０の膜厚についてである。後述するが、本実施例に於いては、ゲート絶縁膜４０９と導電性膜４１０を貫通させて半導体膜４０８に不純物を添加する。このため、ゲート絶縁膜４０９と導電性膜４１０が積層された領域を不純物が貫通できる程度の膜厚以下になるように、且つゲート酸化膜４０９の膜厚が所望のＴＦＴ特性が得られるようなものであるように考慮しなければならない。
【００５７】
次に、導電性膜４１０の上にハードマスクを形成する。導電性膜４１０の上に膜厚１μｍの酸化珪素膜を成膜した後、パターニングして加工し、ハードマスク４１１とする。ハードマスク４１１は側壁が４５°の傾斜角をもち、また導電性膜４１０上に、島状に存在するように形成する。また後述するが、本発明においては、ハードマスクのエッチングによる後退量がＬＤＤ長となる。また後退後のハードマスクを不純物添加のマスクとして用い、さらにゲート電極形成用のマスクともなる。この為ハードマスク４１１の膜厚は、所望のＬＤＤ寸法と不純物添加のマスクとして必要な膜厚の和以上でなければならない。つまり、ハードマスク４１１のチャネル長方向の断面において、側壁に傾斜がついた台形状の断面形状の底辺の長さは、「チャネル長」と「ＬＤＤ長の２倍」の和で定められる寸法となるようにする。
【００５８】
次にｐチャネル型ＴＦＴとなる領域をレジスト４１２でマスクする。そしてハードマスク４１１をマスクとして、導電性膜４１０およびゲート絶縁膜４０９を貫通させ、ｎチャネル型ＴＦＴとなる領域の半導体膜４０８にｎ型不純物である燐を１×１０20／ｃｍ3の濃度になるように添加し、ソース（或いはドレイン）４１３を形成する。本実施例ではｎ型不純物として燐を添加しているが、ｎ型不純物であれば燐以外のものを用いてもよい。不純物添加後はレジスト４１２を除去する。
【００５９】
さらにｎチャネル型ＴＦＴとなる領域をレジスト４１４でマスクする。そしてハードマスク４１１をマスクとして、導電性膜４１０およびゲート絶縁膜４０９を貫通させ、ｎチャネル型ＴＦＴとなる領域の半導体膜４０８にｐ型不純物であるボロンを１×１０20／ｃｍ3の濃度になるように添加し、ソース（或いはドレイン）４１５を形成する。本実施例ではｐ型不純物としてボロンを添加しているが、ｐ型不純物であればボロン以外のものを用いてもよい。不純物添加後はレジスト４１４を除去する。
【００６０】
次に、ハードマスク４１１を、トリフロロメタン（ＣＨＦ３）ガスを用いてエッチングして後退させ、ハードマスク４１６を形成する。ハードマスク４１１は側壁が４５°の傾斜角をもつように形成されているため、本実施例では、乾式方法による垂直方向を主体とした異方性エッチングにより、ハードマスク４１１を後退させた。また本実施例では、ＬＤＤ長を０．５μｍとするため、後退量が０．５μｍとなるようにしている。
【００６１】
次にｐチャネル型ＴＦＴとなる領域をレジスト４１７でマスクする。そしてハードマスク４１６をマスクとして、導電性膜４１０およびゲート絶縁膜４０９を貫通させ、ｎチャネル型ＴＦＴとなる領域の半導体膜４０８にｎ型不純物である燐を１×１０17／ｃｍ3の濃度になるように添加し、ＬＤＤ４１８を形成する。ＬＤＤ４１８を形成するために添加するｎ型不純物濃度は、先に添加したソース（或いはドレイン）４１３を形成するのに必要なｎ型不純物濃度と比較して、非常に低濃度である。このためソース（或いはドレイン）４１３に再びｎ型不純物が添加されても特に問題はなく、予めソース（或いはドレイン）４１３形成用の不純物添加がされていなかった領域がＬＤＤ４１８となる。本実施例ではｎ型不純物として燐を添加しているが、ｎ型不純物であれば燐以外のものを用いてもよい。不純物添加後はレジスト４１７を除去する。
【００６２】
さらにｎチャネル型ＴＦＴとなる領域をレジスト４１９でマスクする。そしてハードマスク４１６をマスクとして、導電性膜４１０およびゲート絶縁膜４０９を貫通させ、ｎチャネル型ＴＦＴとなる領域の半導体膜４０８にｐ型不純物であるボロンを１×１０17／ｃｍ3の濃度になるように添加し、ＬＤＤ４２０を形成する。ＬＤＤ４２０を形成するために添加するｐ型不純物濃度は、先に添加したソース（或いはドレイン）４１５を形成するのに必要なｐ型不純物濃度と比較して、非常に低濃度である。このためソース（或いはドレイン）４１５に再びｐ型不純物が添加されても特に問題はなく、予めソース（或いはドレイン）４１５形成用の不純物添加がされていなかった領域がＬＤＤ４２０となる。本実施例ではｐ型不純物としてボロンを添加しているが、ｐ型不純物であればボロン以外のものを用いてもよい。不純物添加後はレジスト４１９を除去する。
【００６３】
次に、ハードマスク４１６をマスクとして、六フッ化硫黄（ＳＦ6）ガスと塩素（Ｃｌ2）ガスの混合ガスを用いて導電性膜４１０を選択的にエッチングし、ゲート電極４２１を形成する。従って、ハードマスク４１６の寸法がそのままゲート電極の寸法となり、ＴＦＴのチャネル長を決めるものとなる。本実施例では、ハードマスク４１６の形状に従って、チャネル長が１μｍとなる。これは本実施例では、ハードマスク４１６のチャネル方向の断面における横方向の寸法が１μｍとなるように、予めハードマスク４１１の水平方向の後退量等を考慮して、ハードマスク４１１をパターニングしている為である。
【００６４】
以上のようにして、ＬＤＤ構造のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを形成する。但し、ｎチャネル型ＴＦＴへの不純物添加とｐチャネル型ＴＦＴへの不純物添加の順は前後しても構わない。
【００６５】
本実施例では、ゲート電極４２１を形成後ハードマスク４１６は除去せず、そのまま層間絶縁膜の一部として使用する。ゲート電極４２１形成後のハードマスク４１６の膜厚は、後のコンタクト開孔において、ソース（或いはドレイン）部のコンタクト開孔とゲート電極部のコンタクト開孔が一括して行えるよう、ゲート絶縁膜４０９と同程度の膜厚となっていることが好ましい。
【００６６】
ゲート電極４２１の上方に、層間絶縁膜を形成する。層間絶縁膜としては酸化珪素膜や窒化珪素膜等の絶縁膜を単層膜、或いは積層膜として用いる。また塗布ガラスなどを用いて基板表面の平坦化をしてもよい。本実施例では、膜厚１００ｎｍの窒化珪素膜を成膜して層間絶縁膜４２２を形成する。
【００６７】
また、添加した不純物を活性化するための熱処理を行う。熱処理は層間絶縁膜の形成前でも、形成後でも構わない。積層膜である場合は、各々の層間絶縁膜の成膜する間に行っても構わない。本実施例では、ゲート電極４２１の形成後、ゲート電極が酸化しないよう、窒素雰囲気中で５５０℃、４時間の熱処理を行って活性化している。熱処理後、４１０℃、１時間の水素化処理を行う。水素化処理は、後に形成する配線材料が耐えうる温度以下で行うのであれば、配線形成後でも構わない。
【００６８】
さらに、コンタクトホールを形成し、ゲート電極やソース（或いはドレイン）と電気的に接続するための配線４２３を形成する。本実施例では、配線は膜厚６０ｎｍのＴｉ膜を成膜後、膜厚４０ｎｍのＴｉＮ膜を積層成膜し、さらに膜厚３５０ｎｍのＡｌ−Ｓｉ（２ｗｔ％のＳｉを含有したＡｌ）膜を積層成膜して、最後にＴｉ膜を成膜した積層膜をフォトリソおよびエッチングにより所望の形状にしたものを配線４２３としている。
【００６９】
さらに本発明では、配線４２３の上に層間絶縁膜４２４を形成し、コンタクトホール開孔をした後、配線４２５を形成する。これによりゲート電極に接続する配線群とソース（或いはドレイン）と接続する配線群とを異なる層で引き回しでき、配線の引き回しの自由度が上がる。また、さらに層間絶縁膜の形成、配線の形成を繰り返し行い、多層配線を形成してもよい。
【００７０】
以上のような工程を経て、論理演算回路を作製することができる。
【実施例２】
【００７１】
実施例１では、側壁が４５°の傾斜角をもったハードマスクを用いているが、側壁が円弧状になった形状をもつハードマスクを用いることも可能である。
この場合、実施例１と比較して工程数が増えるものの、実施例１のような形状を作り込むことが困難である場合に、有効な手段となる。また、ハードマスクを後退させる時のエッチングにも、等方性エッチング、垂直方向又は水平方向を主体とした異方性エッチングのいずれの方法も適用可能である。本実施例では、側壁が円弧状であるハードマスクを用いて作製する論理演算回路の作製方法について図７を用いて説明する。
【００７２】
本実施例の回路の作製方法は、実施例１と比較してハードマスクの形成方法が異なるのみで、他の工程は実施例１と同様である。従って、ハードマスクの形成方法についてのみ記述し、それ以外の工程については実施例１を参照するものとする。
【００７３】
実施例１の方法に従って導電成膜まで形成した基板に膜厚１μｍの酸化珪素膜を成膜した後、パターニングして加工し、ハードマスク５０１を形成する。この時ハードマスク５０１は側面が基板平面に対してほぼ垂直な形状をしている。
【００７４】
次に、ハードマスク５０１を覆うように段差被覆性のよい酸化珪素膜５０２を５００ｎｍの膜厚で成膜した後、さらに垂直方向を主体とした異方性エッチングにより、約５００ｎｍエッチングして加工し、ハードマスク５０１の側壁に円弧状の壁となるサイドウォール５０３を形成する。ハードマスク５０１とサイドウォール５０３を総括したものをハードマスク５０４とする。このようにして形成されたハードマスク５０４が実施例１におけるハードマスク４１１に相当する。
【００７５】
ここで、サイドウォール５０３は異方性エッチングによって形成されているが、このとき、導電成膜は基板全面についた状態であり表面積が非常に大きいため、異方性エッチング中に導電成膜に蓄積される電荷密度は小さくプラズマによるダメージを極力低くできることも、本実施例における特徴である。
【００７６】
ハードマスク５０４の形成後の工程は、実施例１におけるハードマスク４１１形成後の工程と同一であるため、ここでは省略する。
【００７７】
以上のような工程を経て、論理演算回路を作製することができる。
【実施例３】
【００７８】
本実施例では、ゲート電極上のハードマスクにコンタクトホールを形成することなくゲート電極に配線を接続する方法を用いた本発明における半導体装置の作製方法について、図８を用いて説明する。この方法を用いることにより、ゲート電極の層間絶縁膜を開孔してコンタクトホールを形成する際、ゲート電極も同時にエッチングしてしまうことを回避できる。
【００７９】
図８（Ａ）は各々のＴＦＴの上面図、図８（Ｂ）はチャネル長方向（Ａ−Ａ‘）
の断面図、図８（Ｃ）、チャネル幅方向（Ｂ−Ｂ’）の断面図である。
【００８０】
本実施例では、ｐチャネル型ＴＦＴのＬＤＤ４２０を形成し、その後レジスト４１９を除去するまでは、実施例１と同一工程で行う。従って、ここまでの工程の詳細に関する説明を省略する。
【００８１】
ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの各々のＬＤＤまで形成した後、パターニング及びエッチングにより、ソース（或いはドレイン）部にゲート電極６０４およびゲート絶縁膜６０７を貫通するコンタクトホール６０１を形成する。
【００８２】
次に、基板表面を覆うようにタングステン（Ｗ）を膜厚１００ｎｍで成膜した後パターニングし、Ｗを選択的にエッチングして加工し、ゲート電極と配線とを接続するためのＷの接続層６０２と、ソース（或いはドレイン）と配線とを接続するためのＷの接続層６０３を形成する。
【００８３】
さらに、ハードマスク及びＷの接続層６０２、６０３をマスクとしてＴａＮを選択的にエッチングしてゲート電極６０４を形成する。
【００８４】
ゲート電極６０４を形成した後、層間絶縁膜（図示しない）を形成し、接続層６０２、６０３に配線（図示しない）を接続するためのコンタクトホールを開孔した後、配線（図示しない）を形成する。また、適宜、活性化、水素化を行う。
【００８５】
このような方法を用いることにより、薄いゲート電極上にコンタクト開孔をするといった難しい工程を回避した、半導体装置を作製できる。
【００８６】
また上記のような方法を用いる場合、実施例１に記載したようなハードマスク４１６の膜厚を、後のコンタクト開孔において、ソース（或いはドレイン）
部のコンタクト開孔とゲート電極部のコンタクト開孔が一括して行えるよう、ゲート絶縁膜４０９と同程度の膜厚といった考慮をする必要がないという利点も生じる。
【００８７】
接続層６０２、６０３を形成した後、ＲＴＡ（Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌ）を用いて、接続層６０２、６０３と半導体膜の接触部、及びゲート電極６０４とゲート酸化膜の接触部を局所的に加熱し、不純物の活性化やゲート酸化膜中の欠陥修復を行うことも有効である。本実施例では、タングステンハロゲンランプを光源としたＲＴＡ装置を用いている。この他、金属の吸収係数が高い赤外領域の発光をもつ光源を使用して加熱する装置を用いることが好ましい。
【００８８】
また接続層６０２，６０３に関して、本実施例では膜厚１００ｎｍのタングステンを用いているが、例えば膜厚５００ｎｍ以上のタングステンを接続層６０２，６０３として用い、配線として利用してもよい。
【実施例４】
【００８９】
本実施例では、本発明の半導体装置の作製方法を用いて作製したＬＤＤ構造のＴＦＴを用いた論理演算回路と、液晶表示装置等を作成するのに必要な画素ＴＦＴと駆動回路用のＴＦＴとを同一基板上に作製する方法について図９〜１２を用いて説明する。これにより、同一基板上にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が組み込まれた周辺回路と、ディスプレイとが一体化したシステムオンパネル等が作製できる。
【００９０】
本実施例では、論理演算回路用としてチャネル長１μｍ、ＬＤＤ長０．５μｍのＬＤＤ構造ＴＦＴ（以下論理演算回路用ＴＦＴと略記）、液晶表示装置の画素駆動用としてチャネル長４．５μｍ、ＬＤＤ長２μｍのＬＤＤ構造ＴＦＴ（以下、画素ＴＦＴと略記）、液晶表示装置用の駆動回路として、チャネル長８μｍ、Ｇａｔｅ Ｏｖｅｒｌａｐｅｄ ＬＤＤ長が２μｍのＴＦＴ（以下、駆動回路用ＴＦＴと略記）を同一基板上に形成する。
【００９１】
本実施例では、ＬＤＤ長が異なるＴＦＴを同一基板上に形成する。このため、ＬＤＤ長が異なるそれぞれのＴＦＴに適したハードマスクの作り分けをする。まず実施例１に記述した方法に従って、基板７０１上に下地絶縁膜７０２、所望の形状の半導体膜７０３、ゲート絶縁膜７０４、導電性膜７０５を形成し、さらに導電性膜７０５の上に、ハードマスクを形成するための窒化珪素膜１００１を膜厚１μｍで成膜する。この場合、膜厚は、エッチングによる後退量が多い方のハードマスクに併せて膜厚を決める。
【００９２】
次に論理演算回路用ＴＦＴ形成用の１００２を形成する。パターニングした後、窒化珪素膜を選択的にエッチングし、側壁が４５°の傾斜角をもち、またチャネル方向の断面において底辺が１２μｍの台形の断面形状をしたハードマスク７０６と、側壁が４５°の傾斜角をもち、またチャネル方向の断面において底辺が２μｍの台形の断面形状をしたハードマスク１００２を同時に形成する。この時、画素ＴＦＴ形成用のハードマスクは次工程で形成するため、画素ＴＦＴとなる領域はレジストマスクでマスクされている。
【００９３】
次に駆動回路用ＴＦＴ形成用のハードマスク７０６と、画素ＴＦＴ形成用のハードマスク１００３を形成する。パターニングした後、パターニングした後、窒化珪素膜を選択的にエッチングし、側壁が３０°の傾斜角をもち、またチャネル方向の断面において底辺が８．５μｍの台形の断面形状をしたハードマスク１００３を形成する。この時、駆動回路用ＴＦＴと論理演算回路用ＴＦＴになる領域はレジストでマスクされている。
【００９４】
ここで、ハードマスク７０６とハードマスク１００３は同一の形状をしているが、適宜作り分けすることも可能である。ここでは、工程簡略化のため、同一形状に作り込むものとする。またハードマスクの形成順は前後しても構わない。
【００９５】
次に、駆動回路用ＴＦＴおよび論理演算回路用ＴＦＴのうちｐチャネル型ＴＦＴとなる領域をレジストでマスクする。さらにハードマスク７０６、１００２、１００３をマスクとして、ゲート絶縁膜７０４及び導電性膜７０５を貫通させて半導体膜に１×１０20／ｃｍ3の燐を添加し、駆動用回路ＴＦＴ、論理演算回路用ＴＦＴ、画素ＴＦＴのうちｎチャネル型ＴＦＴのソース（或いはドレイン）７０７を形成する。本実施例では燐を用いているが、ｎ型不純物であればこれ以外でもよい。
【００９６】
次に、駆動回路用ＴＦＴ、画素ＴＦＴおよび論理演算回路用ＴＦＴのうちｎチャネル型ＴＦＴとなる領域をレジストでマスクする。さらにハードマスク７０６、１００２をマスクとして、ゲート絶縁膜７０４及び導電性膜７０５を貫通させて半導体膜に１×１０20／ｃｍ3のボロンを添加し、駆動用回路ＴＦＴ、論理演算回路用ＴＦＴのうちｐチャネル型ＴＦＴのソース（或いはドレイン）７０９を形成する。本実施例ではボロンを用いているが、ｐ型不純物であればこれ以外でもよい。
【００９７】
次に、ハードマスク１００２を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、垂直方向に０．５μｍ後退させハードマスク７１１を形成する。これによりハードマスク１００２は水平方向に０．５μｍ後退する。従って、ハードマスク１００２を用いてＬＤＤ形成するＴＦＴではＬＤＤ長が０．５μｍとなる。この間、駆動回路用ＴＦＴ、画素ＴＦＴはレジストでマスクされている。
【００９８】
次に、ハードマスク７０６とハードマスク１００３を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、垂直方向に０．８５μｍ後退させハードマスク１１０５、１００４を形成する。これによりハードマスク７０６、１００３は水平方向に１．５μｍ後退する。従って、ハードマスク７０６とハードマスク１００３を用いてＬＤＤ形成するＴＦＴではＬＤＤ長が１．５μｍとなる。この間、駆動回路用ＴＦＴおよび論理演算回路用ＴＦＴはレジストでマスクされている。
【００９９】
以上のように、ハードマスクの「側壁の傾斜角」と「エッチングによる後退量」を巧みに変えることにより、ＬＤＤ長を変えてＴＦＴを作製できる。また、必要に応じて、ハードマスク１００２とハードマスク７０６，ハードマスク１００３の膜厚が異なるような形状に作り込んだのち、エッチングによる後退を行い、ＬＤＤ長を調整しても構わない。
【０１００】
次に、駆動回路用ＴＦＴのｐチャネル型ＴＦＴおよび論理演算回路用ＴＦＴのうちｐチャネル型ＴＦＴとなる領域をレジストでマスクする。さらにハードマスク１１０５，１００４、７１１をマスクとして、ゲート絶縁膜７０４及び導電性膜７０５を貫通させて半導体膜に１×１０17／ｃｍ3の燐を添加し、論理演算回路用ＴＦＴ、画素ＴＦＴのうちｎチャネル型ＴＦＴのＬＤＤ１００５を形成する。本実施例では燐を用いているが、ｎ型不純物であればこれ以外でもよい。
【０１０１】
次に、駆動回路用ＴＦＴのｎチャネル型ＴＦＴおよび画素ＴＦＴ、論理演算回路用ＴＦＴのうちｎチャネル型ＴＦＴとなる領域をレジストでマスクする。さらにハードマスク１１０５，１００４、７１１をマスクとして、ゲート絶縁膜７０４及び導電性膜７０５を貫通させて半導体膜に１×１０17／ｃｍ3のボロンを添加し、論理演算回路用ＴＦＴ、画素ＴＦＴのうちｐチャネル型ＴＦＴのＬＤＤ１００６を形成する。本実施例ではボロンを用いているが、ｐ型不純物であればこれ以外でもよい。
【０１０２】
次に、実施例３でも述べた方法を用いて、タングステンの接続層９５３を形成する。まずパターニング及びエッチングによりソース（或いはドレイン）７０７，７０９にコンタクトホールを形成する。次に膜厚１００ｎｍのタングステンを成膜した後、さらにパターニングおよび選択的にエッチングしてタングステンの接続層９５３を形成する。
【０１０３】
このとき、駆動回路用ＴＦＴのＬＤＤ１００５、１００６とオーバーラップする領域の導電性膜７０５上にも接続層９５３を形成する。このようにして形成される接続層９５３は駆動回路用ＴＦＴのハードマスク１１０５全体を覆うようにして形成しても構わない。
【０１０４】
次に、ハードマスク７０６，７１１，１００４および接続層９５３をマスクとして導電性膜７０５を選択的にエッチングし、ゲート電極７２０を形成する。
【０１０５】
このようにして駆動回路用ＴＦＴのゲート電極７２０の上に形成された接続層９５３は、駆動回路用ＴＦＴのゲート電極の一部としても機能する。また、ＬＤＤ１００５、１００６は、ゲート電極７２０とオーバーラップするため、それぞれＧａｔｅ Ｏｖｅｒｌａｐｅｄ ＬＤＤ１００７，１００８となる。
【０１０６】
上記のように、駆動回路用ＴＦＴではレジストマスクを用いたパターニングにより、Ｇａｔｅ Ｏｖｅｒｌａｐｅｄ ＬＤＤを形成する。これは、本発明に於ける駆動回路用ＴＦＴでは、１６Ｖ程度の電圧が印加されることを前提としており、この場合にホットキャリアに対する信頼性を確保するには約１．５〜２μｍのＧａｔｅ Ｏｖｅｒｌａｐｅｄ ＬＤＤ長が必要となるためである。約１．５〜２μｍという寸法は、パターニングのアライメント精度（一般的にはステッパーでは±０．２μｍ、ミラープロジェクションアライナーでは±０．５μｍ）の精度よりも遥かに大きいサイズであるため、アライメント精度からの影響は殆ど無視できる。
【０１０７】
さらに層間絶縁膜７２７の形成、不純物の活性化、水素化、コンタクトホールの開孔を行う。本実施例では窒化珪素膜７２７ａと塗布により形成した酸化珪素膜７２７ｂを積層したものを層間絶縁膜７２７としている。ここで塗布による形成を行うのは、基板表面の凹凸を平坦化するためである。
【０１０８】
次に配線７２８を形成し、さらに画素電極７２９を形成する。画素電極にはＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明導電膜を用いる。ゲート電極に接続する配線はここでは図示しない。
【０１０９】
本実施例では、画素電極７２９と配線７２８とが積層した領域を設け、コンタクトホール形成を行うことなく、画素電極７２９と配線７２８とが直接電気的な接続をしている。
【０１１０】
以上のような工程を経て、論理回路用ＴＦＴ、画素ＴＦＴ、駆動回路用ＴＦＴを同一基板上有するＴＦＴアレイ基板を作製する。本実施例では述べていないが必要に応じて洗浄及び熱処理の工程を加える。また、本実施例に示した以上に、さらに層間絶縁膜の形成、配線の形成を繰り返し行い多層配線を形成してもよい。
【実施例５】
【０１１１】
実施例４で作製したＴＦＴアレイ基板を用いることにより、同一基板上にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が組み込まれた周辺回路と、ディスプレイとが一体化した液晶表示装置が作製できる。これにより、液晶表示装置の多機能化、コンパクト化ができる。以下、図１３、１４を用いて説明する。
【０１１２】
実施例４に従い作製したＴＦＴアレイ基板８０１のＴＦＴを形成した側に配向膜８０２ａを形成する。配向膜８０２ａの形成はオフセット印刷法を用いる。配向膜８０２ａの材料にはポリイミド樹脂用いるが、この他、ポリアミック系樹脂などを用いてもよい。次に配向膜８０２ａにラビング処理を施し、液晶分子がある一定のプレチルト角をもって配向するようにする。
【０１１３】
次に対向基板８１０を作製する。基板８１１上に遮光膜８１２を形成する。
遮光膜８１２は、金属クロムを成膜し、フォトリソおよびエッチングにより形成する。遮光膜８１２の上に画素電極８１３を形成する。画素電極８１３は透明導電膜であるＩＴＯを成膜し、フォトリソおよびエッチングにより形成する。遮光膜８１２と画素電極８１３の間にカラーフィルター８１４を設ける場合は、遮光膜８１２の上に目的の色の着色樹脂をスピンコート法により塗布し、露光および現像して形成する。赤、青、緑の三色のカラーフィルター８１４ａ〜８１４ｃ（ここでは図示しない）、各々に対して前記カラーフィルター形成工程を繰り返す。カラーフィルター８１４と遮光膜８１２の段差を埋めて平坦化する目的の保護膜８１５を形成する。保護膜８１５はカラーフィルターの上からアクリルを塗布して形成する。アクリルの他に平坦化可能な材料を用いてもよい。カラーフィルターを設けない場合は保護膜８１５は無くてもよい。
【０１１４】
このようにして作製した対向基板に配向膜８０２ｂを形成する。ＴＦＴアレイ基板上に形成したときと同様に、配向膜８０２ｂの形成はオフセット印刷法を用いる。配向膜８０２ｂの材料にはポリイミド樹脂用いるが、この他、ポリアミック系樹脂などを用いてもよい。次に配向膜８０２ｂにラビング処理を施し、液晶分子がある一定のプレチルト角をもって配向するようにする。さらに対向基板とＴＦＴアレイと接着するために、対向基板側にシール剤（図示しない）を塗布した後、対向基板８１０をオーブンで加熱し前記シール剤を仮硬化させる。仮硬化後、対向基板の画素電極を形成した側にプラスチック球のスペーサー８１６を散布する。
【０１１５】
ＴＦＴアレイ基板８０１のＴＦＴを形成している側と対向基板８１０の画素電極を形成している側とが向き合うようにして、両基板を精度よく張り合わせ液晶パネル８１７を作製する。シール剤中にはフィラー（図示しない）が混入されており、フィラーとスペーサーにより両基板を均一な間隔をもって張り合わすことができる。
【０１１６】
張り合わせた基板のうち不要な部分をせん断して、所望のサイズの液晶パネル８１７基板にする。液晶パネル８１７の内部に液晶材料８１８を注入する。パネル内部全体に液晶材料８１８を満たした後、封止剤（図示しない）によって完全に封止する。
【０１１７】
図１４は液晶パネル８１７の上面図である。画素部９０１の周辺に走査信号駆動回路９０２ａと画像信号駆動回路９０２ｂが設けられている。さらに、ＣＰＵやメモリなどの論理演算回路９０２ｃが設けられている。駆動回路は接続配線群９０３によって外部入出力端子群９０４と接続されている。画素部９０１では走査信号駆動回路８０２ａから延在するゲート配線群と画像信号駆動回路９０２ｂから延在するデータ配線群がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴと保持容量、画素電極が設けられている。シール剤９０５は、ＴＦＴアレイ基板９０８上の画素部９０１および走査信号駆動回路９０２ａ、画像信号駆動回路９０２ｂ、論理演算回路９０２ｃの外側であり、且つ外部入力端子９０４よりも内側の部分に形成する。液晶パネル８１７の外側では、フレキシブルプリント配線板（FPC: Flexible Printed Circuit）９０９が外部入出力端子９０４に接続しており、接続配線群９０３によりそれぞれの駆動回路に接続している。外部入出力端子９０４はデータ配線群と同じ導電性膜から形成される。フレキシブルプリント配線板９０６はポリイミドなどの有機樹脂フィルムに銅配線が形成されており、異方性導電性接着剤で外部入出力端子９０４と接続する。
【０１１８】
液晶パネル８１７の対向基板側に、対向基板に最も近い液晶層の液晶分子のディレクタ方向と同じ方向の直線偏光が入射するように偏光板と位相差板を取り付ける。またパネルのＴＦＴ基板側に、ＴＦＴ基板に最も近い液晶層の液晶分子のディレクタ方向と同じ方向の光が出射するように偏光板と位相差板を取り付ける。
【０１１９】
以上のような方法で、同一基板上にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｎｇ Ｕｎｉｔ）が組み込まれた周辺回路と、ディスプレイとが一体化した液晶表示装置を作成する。本実施例では述べていないが必要に応じて洗浄及び熱処理の工程を加える。
【実施例６】
【０１２０】
本発明の半導体装置の作製方法を用いることにより、表示画面（ディスプレイ）とＣＰＵが組み込まれた周辺回路とが一体化したシステムオンパネルが作製できる。これにより、ディスプレイの生産や検査工程が短縮され低コスト化が図れる。また、ディスプレイの多機能化、コンパクト化を実現できる。
【０１２１】
図１５に、本発明の半導体装置の作製方法を用いて作製したシステムオンパネルを搭載した電子機器の例を示す。
【０１２２】
図１６は、携帯情報端末の図であり、本体１４３１にはシステムオンパネル（表示部）１４３３と、外部インターフェイス１４３５と、操作ボタン１４３４等が設けられている。また操作用の付属品としてスタイラス１４３２がある。
このように携帯情報端末にシステムオンパネル１４３３を搭載することにより、コンパクト機能性を維持したまま、さらに情報処理機能を多機能化することができる。
【実施例７】
【０１２３】
本発明の半導体装置の作製方法は、ＴＦＴの作製工程だけでなくバルクのシリコンウエハやＳＯＩウエハを用いて作製するＭＯＳトランジスタの作製工程にも適用可能である。この場合について以下に説明する。
【０１２４】
ＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）等により素子分離したバルクのシリコンウエハ（或いは、ＳＯＩウエハ）上にゲート酸化膜を形成する。
【０１２５】
ゲート絶縁膜形成後は、実施例１や実施例２、実施例３に於けるゲート絶縁膜４０９の形成以降の工程に従ってゲート電極、ＬＤＤ、ソース（或いはドレイン）、層間絶縁膜、配線などを形成し、ＭＯＳトランジスタを作製する。
【０１２６】
但し、ガラス基板を用いている実施例１と異なり耐熱性のあるバルクのシリコンウエハ（或いはＳＯＩウエハ）を用いているため、実施例１よりも高温での熱処理が可能である。従って、活性化温度条件などは実施例１に記載した条件に限らず適宜変更すればよい。
【技術分野】
【０００１】
本発明は、半導体装置およびその作製方法に関し、特に自己整合的にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成する方法を用いた半導体装置およびその作製方法に関する。
【背景技術】
【０００２】
近年、画像表示装置の分野では、ガラス基板上に画素や駆動回路の他、メモリ回路やクロック発生回路等の論理回路を内蔵したシステムオンパネルの開発が注目されている。駆動回路や論理回路には高速動作が要求され、これを実現するためにはスイッチング速度の速いＴＦＴをガラス基板上に作製する技術の開発が必要となる。スイッチング速度の速いＴＦＴは、結晶欠陥が少ない半導体膜を用いることや、素子寸法を微細化することによって作製される。
【０００３】
素子寸法が比例縮小則に従って微細化しても、信号速度や応答速度を維持するため、駆動電圧は必ずしも比例縮小則に従って下げることができない。このため、ＭＯＳトランジスタの素子寸法を微細化していくと、ドレイン近傍が高電界化する。これによってホットキャリアと呼ばれる高いエネルギーをもったエレクトロンやホールが発生し、発生したホットキャリアがゲート絶縁膜中に捕獲されたりすることにより閾値が変動するなどの劣化現象が発生することが知られている。
【０００４】
このようなホットキャリアの発生を抑制するには、素子構造をＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にすることが有効である。ＬＤＤ構造は、チャネルと接する側のドレイン端部に、低濃度の不純物領域（以後、ＬＤＤと略記）を設けることで形成される。低濃度の不純物としては、ｎチャネル型の素子の場合には、ｎ型不純物、ｐチャネル型の素子の場合にはｐ型不純物を用いる。このようにチャネルとドレインの接合に不純物濃度の傾斜をもたせることにより、ドレイン近傍の電界を緩和し、ホットキャリアの発生を抑制する（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】岸野正剛著「現代 半導体デバイスの基礎」オーム社、１９９５年２月２５日、ｐ．２０１−２０７
【０００６】
ホットキャリア起因の劣化現象は、ＭＯＳトランジスタだけではなく、ＴＦＴにおいても発生する。そして、その抑制は、ＭＯＳトランジスタと同様に、ＴＦＴの素子構造をＬＤＤ構造にすることにより可能である。
【０００７】
ここで、ＭＯＳトランジスタにおいて、一般的に用いられているＬＤＤ構造の形成方法を、図１を用いて説明する。但し、ここでは素子分離する迄の工程及びＬＤＤ形成後の工程については省略する。
【０００８】
素子分離した半導体膜１０２の上にゲート絶縁膜１０３を形成する。さらにゲート絶縁膜１０３上にポリシリコンのゲート電極１０４を形成し、所望の形状に加工した後、低濃度のイオンを半導体膜１０２に打ち込む。次に、ゲート電極１０４の上に等方的な段差被覆性の良い酸化珪素膜１０５を成膜する。さらに、ゲート電極側壁にのみ酸化珪素膜１０５が残るように垂直方向の異方性エッチングし、サイドウォール１０６を形成する。さらに、サイドウォール１０６を貫通しないよう、高濃度のイオンを半導体膜１０２に打ち込み、ソース（或いはドレイン）１０８を形成する。サイドウォール１０６の下部には、高濃度のイオンは打ち込まれず、ＬＤＤ１０７となる。
【０００９】
上記のように、サイドウォールを利用することにより、パターニングを伴わない自己整合的な方法でＬＤＤを形成する。素子寸法の微細化に伴い、パターニングのアライメント精度を超える範囲での加工が要求される場合が生じる。このような場合、パターニングせず自己整合的に形成した方が精度良く形成できることがある。ＬＤＤの形成に於いても、自己整合的に形成した方が、加工精度が高いとき、上記のような方法が用いられる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＴＦＴに於いても、ＭＯＳトランジスタと同様の方法でＬＤＤを形成することは可能である。しかしながら、ＴＦＴを形成する基板にガラス等の絶縁性を有する材料を用いるため帯電し易く、特にサイドウォールを形成するための異方性エッチングに於いてプラズマによる損傷を受け易い。プラズマによる損傷を受けた素子は、ゲート絶縁膜中に電荷、半導体層とゲート絶縁膜の界面に準位等を発生し、結果として閾値が変動するといった不良を生じる。このようなＬＤＤ形成過程で生じるプラズマによる損傷は、主に異方性エッチング中、既に所望の形状に加工され表面積が縮小したゲート電極に於いて、ゲート電極に蓄積される電荷の放電が困難になった結果生じ、素子特性に重大な影響を与えるようになったものと考えられる。従って、ＴＦＴの素子寸法が微細化しゲート電極の表面積が縮小、ゲート絶縁膜厚が薄膜化する程、ゲート電極に蓄積される電荷密度が高くなりプラズマによる損傷は大きくなる。
【００１１】
しかしながら、論理演算回路用の素子として必須であるスイッチング速度の速いＴＦＴを作製するために、又高集積化を図るために、素子寸法の微細化は益々必要とされている。さらにＴＦＴでは、低コスト化のため高温耐性のないガラスを材料とした基板を用いることが多いため、熱処理により損傷を回復することも難しい。このため、加工精度が高いという自己整合的な手法の利点を生かし、且つプラズマによる損傷が極力低減できるようなＬＤＤ構造ＴＦＴの作製方法の開発が求められる。
【００１２】
本発明では、自己整合的にＬＤＤを形成でき、且つプラズマによる損傷を極力低減できる半導体装置の作製方法およびその作製方法を用いて作製した半導体装置について提供することを課題とする。
【課題を解決するための手段】
【００１３】
本明細書中では、フォトレジストを材料として形成したマスクを「レジストマスク」、フォトレジスト以外のものを材料として形成したマスクを「ハードマスク」と定義する。またマスクとして「ハードマスク」を用いているという記載が特にされていない場合、マスクには「レジストマスク」を用いているものとする。またチャネル長と同一方向のＬＤＤの長さを「ＬＤＤ長」とする。
【００１４】
本発明の半導体装置の作製方法は、導電性膜で基板全体を覆った状態で異方性エッチング等のプラズマによる処理（プラズマプロセス）を行い、プラズマプロセス中に発生する電荷密度を低減し、ＬＤＤ形成工程において発生するプラズマによる損傷を極力低減することを特徴としている。
【００１５】
本発明の半導体装置の作製方法は、ゲート絶縁膜の上に導電性膜を形成する工程と、前記導電性膜の上に第１のハードマスクを形成する工程と、前記第１のハードマスクをマスクとして高濃度の不純物を前記半導体膜に添加する工程と、前記高濃度の不純物添加後に前記第１のハードマスクをエッチングにより後退させ第２のハードマスクを形成する工程と、前記第２のハードマスクをマスクとして低濃度の不純物を前記半導体膜に添加する工程と、前記低濃度の不純物添加後に前記第２のハードマスクをマスクとして前記導電性膜を加工しゲート電極を形成する工程とを有することを特徴としている。
【００１６】
図２に示すように、絶縁性基板２０１上に半導体膜２０２を島状に形成して素子分離した後、半導体膜２０２の上に絶縁膜を成膜してゲート絶縁膜２０３を形成し、さらに絶縁膜２０３の上に導電性膜２０４を形成する。
【００１７】
次に導電性膜２０４の上にハードマスク２０５を形成する。導電性膜２０４の上にハードマスク膜を形成し、レジストマスクを用いてハードマスク膜を加工してハードマスク２０５を形成する。ハードマスクはレジストマスクを用いて島状に加工する。ハードマスクは、側壁が９０°以下の傾斜角をもつ形状であるか、或いは側壁が円弧状の形状であるようにする。ハードマスク膜の材料としては、導電性の材料或いは絶縁性の材料のいずれを用いてもよいが、導電成膜２０４と選択比の高いエッチングが可能であるものを用いる。
【００１８】
ハードマスク２０５をマスクとして絶縁膜２０３及び導電性膜２０４を介して半導体層２０２に高濃度の不純物を半導体膜２０２に添加し、ソース（或いはドレイン）２０６を形成する。
【００１９】
次にハードマスク２０５を選択的にエッチングして後退させ、ハードマスク２０７を形成する。ハードマスク２０７の水平方向への後退量により、ＬＤＤ長が決まる。
【００２０】
さらにハードマスク２０７をマスクとし、絶縁膜２０３及び導電性膜２０４を介して半導体膜２０２に低濃度の不純物を添加し、ＬＤＤ２０８を形成する。
【００２１】
このようにパターニング工程を伴わない自己整合的な方法でＬＤＤ２０８を形成する。またハードマスク２０５をエッチングにより後退させる際、湿式方法を用いればプラズマによる損傷を受けることが無い。さらに乾式方法を用いても、導電成膜２０４が基板全面に形成されており表面積が大きい状態であるため、エッチング中、導電成膜２０４に蓄積される電荷密度は小さくなり、プラズマによる損傷を極力低減することができる。
【００２２】
ＬＤＤ２０８を形成した後、ハードマスク２０７をマスクとして導電性膜２０４を加工し、ゲート電極２０９を形成する。
【００２３】
上記に述べたような方法を用いることにより、自己整合的にＬＤＤを形成でき、且つプラズマによる損傷を極力低減した半導体装置を作製できる。
【００２４】
本発明の半導体装置の作製方法は、ゲート絶縁膜の上に導電性膜を形成する工程と、前記導電性膜の上に第１のハードマスクを形成する工程と、前記第１のハードマスクをマスクとして高濃度の不純物を前記半導体膜に添加する工程と、前記高濃度の不純物添加後に前記第１のハードマスクをエッチングにより後退させ第２のハードマスクを形成する工程と、前記第２のハードマスクをマスクとして前記導電性膜を加工しゲート電極を形成する工程と、前記ゲート電極を形成後に前記第２のハードマスクをマスクとして低濃度の不純物を前記半導体膜に添加する工程とを有することを特徴としている。
【００２５】
第２のハードマスクをマスクとして導電成膜を加工した後、第２の不純物を半導体膜に添加してもＬＤＤは形成可能である。また導電成膜を加工後、絶縁膜は残しても良いし、或いは除去しても構わない。絶縁膜を残している場合は、絶縁膜を介して第２の不純物添加が行われることになる。このような方法を用いても、自己整合的にＬＤＤを形成でき、且つプラズマによる損傷を極力低減した半導体装置を作製できる。
【００２６】
本発明の半導体装置は、ゲート絶縁膜の上に形成されたゲート電極とを有する半導体装置において、前記ゲート電極の上にはハードマスクを有することを特徴としている。
【００２７】
前述のような方法を用いて作製した半導体装置に於いては、その作製方法上必要不可欠であるハードマスクがゲート電極上に残る。このゲート電極上に残ったハードマスクを除去しても良いが、工程を簡略化する目的で、除去せず層間膜の一部として使用する。またハードマスクが導電性材料で形成されている場合は、ゲート電極上に残ったハードマスクをゲート電極の一部として使用すればよい。
【００２８】
本発明の半導体装置は、ゲート絶縁膜の上に形成されたゲート電極と、前記ゲート電極の上にハードマスクを有する半導体装置において、ゲート電極に信号を送るための配線又は前記配線とゲート電極を接続する為の接続層となる導電性膜が、前記ゲート電極と接するように形成されていることを特徴としている。
【００２９】
本発明の半導体装置においては、ゲート電極となる導電性膜を貫通して不純物を半導体層に添加するため、ゲート電極が非常に薄い膜となっている。このようなゲート電極上にコンタクトホールを開孔するのは非常に困難であり、開孔と同時にゲート電極もエッチングされ、ゲート電極を貫通してしまう恐れがある。このため、ゲート電極上のハードマスクが形成されていない領域に、ゲート電極とゲート電極に信号を送るための配線、或いはゲート電極とゲート電極に信号を送るための配線を接続するための接続層となる導電性膜を設けたＴＦＴ構造にし、上記の問題を解決する。但し、接続層はコンタクトホール開孔のエッチングを行っても、ゲート電極が貫通しない程度の厚さにしなければならない。
【発明の効果】
【００３０】
本発明の半導体装置の作製方法を用いることにより、自己整合的であり、且つプラズマによる損傷を抑制した方法でＬＤＤ構造の素子を作製できる。このような作製方法は、特に自己整合的な方法によるＬＤＤの形成が必要で、またゲート電極の表面積が小さくなることによってプラズマからの損傷がより大きくなるような微細化ＴＦＴの作製に有効である。また、本発明の半導体装置の作製方法は、ＴＦＴのみならずＭＯＳトランジスタや、ＭＯＳトランジスタによって形成されるＬＳＩの作製にも適用可能である。
【図面の簡単な説明】
【００３１】
【図１】従来技術におけるＬＤＤ形成工程の断面図。
【図２】本発明におけるＬＤＤ形成工程の断面図。
【図３】ＬＤＤ構造ＴＦＴ作製工程の断面図。
【図４】ＬＤＤ構造ＴＦＴ作製工程の断面図。
【図５】論理演算回路の作製工程の断面図。
【図６】論理演算回路の作製工程の断面図。
【図７】ハードマスク形成工程の断面図。
【図８】コンタクト部接続層形成工程の断面図。
【図９】論理演算回路用ＴＦＴ、液晶表示装置の駆動回路用ＴＦＴ及び画素ＴＦＴを同一基板上に作製するＴＦＴアレイ基板作製工程断面図。
【図１０】論理演算回路用ＴＦＴ、液晶表示装置の駆動回路用ＴＦＴ及び画素ＴＦＴを同一基板上に作製するＴＦＴアレイ基板作製工程断面図。
【図１１】論理演算回路用ＴＦＴ、液晶表示装置の駆動回路用ＴＦＴ及び画素ＴＦＴを同一基板上に作製するＴＦＴアレイ基板作製工程断面図。
【図１２】論理演算回路用ＴＦＴ、液晶表示装置の駆動回路用ＴＦＴ及び画素ＴＦＴを同一基板上に作製するＴＦＴアレイ基板作製工程断面図。
【図１３】液晶表示装置の一部の断面図。
【図１４】液晶表示装置全体の上面図。
【図１５】本発明の半導体装置の作製方法を用いた液晶表示装置を搭載した電子機器。
【発明を実施するための形態】
【００３２】
本発明の実施の形態について、図３、４を用いて説明する。ここでは、自己整合的にＬＤＤを形成でき、且つプラズマによる損傷を極力低減できる方法を用いたＬＤＤ構造ＴＦＴの作製方法について説明する。
【００３３】
図３は、本発明におけるＬＤＤ構造ＴＦＴの作製工程を断面図によって表したものである。
【００３４】
ガラス基板３０１上に、島状の半導体膜３０２を形成する。次に半導体膜３０２の上に膜厚約２０〜６０ｎｍの酸化珪素膜を成膜してゲート絶縁膜３０３を形成する。さらにゲート絶縁膜３０３の上に膜厚２０〜６０ｎｍの窒化タンタル（ＴａＮ）を成膜して導電成膜３０４を形成する。
【００３５】
導電性膜３０４の上に膜厚０．６〜１．５μｍの酸化珪素膜を成膜した後、レジストマスクをマスクとして側壁が３５〜５０°の傾斜角を持つように酸化珪素膜を選択的にエッチングして加工し、導電性膜３０４上にハードマスク３０６を形成する。ハードマスク形成後は、その上のレジストマスクを除去する。ハードマスクに用いる材料としては、導電性膜３０４に用いる材料との間に高選択比のあるエッチングが可能であり、且つエッチングによる後退量の制御が容易なものであれば、酸化珪素膜以外のものを用いても構わない。また詳細については後述するが、ハードマスクの材料として用いている酸化珪素膜の厚さについては、「エッチングによる垂直方向の後退量（即ち、膜減り量）」と「ＬＤＤ形成用不純物添加のマスクとして機能するのに必要な膜厚」の和以上になるように考慮して決定する。このため、必要であれば上記に述べた膜厚以下としても或いは上記に述べた膜厚以上としてもよい。
【００３６】
次に、ｐチャネル型ＴＦＴとなる領域をレジストマスク３０７でマスクし、ｎチャネル型ＴＦＴとなる領域の半導体膜３０２に、ハードマスク３０６をマスクとしてｎ型不純物である燐を１×１０19〜１×１０21／ｃｍ3の濃度で添加し、ソース（或いはドレイン）３０８を形成する。ここでは燐を用いているが、ｎ型不純物であれば他に砒素等を用いても構わない。不純物添加後はレジストマスク３０７を除去する。
【００３７】
さらに、ｎチャネル型ＴＦＴとなる領域をレジストマスク３０９でマスクし、ｐチャネル型ＴＦＴとなる領域の半導体膜３０２に、ハードマスク３０６をマスクとしてｐ型不純物であるボロンを１×１０19〜１×１０21／ｃｍ3の濃度で添加し、ソース（或いはドレイン）３１０を形成する。この時、ｐ型不純物であれば、ボロン以外のものを用いても構わない。不純物添加後はレジストマスク３０９を除去する。
【００３８】
次に、ハードマスク３０６を、垂直方向を主体とした異方性エッチングにより０．４〜１．０μｍ水平方向に後退させ、ハードマスク３１１を形成する。
この時、導電性膜３０４は基板全面に形成されており、表面積が非常に大きい状態であるため、乾式方法の異方性エッチングを用いた場合でも、導電性膜３０４に蓄積される電荷密度は小さく、プラズマによる損傷は極力低減される。この他、等方性エッチングによって後退させてハードマスク３１１を形成しても構わない。また、この時のハードマスク３０６の水平方向の後退量が、後に形成されるＬＤＤ長となる。ここで、ＬＤＤ長は必ずしも０．４〜１．０μｍにする必要はなく、発明の実施者が適宜決定すればよい。
【００３９】
ハードマスク３０６を後退させるためのエッチング方法には上記のような乾式方法だけでなく湿式方法を用いてもよい。本実施の形態と異なり、ハードマスク３０６の側壁が５０〜９０°の傾斜角をもつ形状である場合は、水平方向への後退を促すために等方性エッチング或いは水平方向を主体とする異方性エッチングを用いることが好ましい。本実施の形態のようにハードマスク３０６の側壁が３５〜５０°の傾斜角をもつ形状、或いは円弧状である場合は、等方性エッチング、或いは水平方向又は垂直方向のどちらか一方を主体とする異方性エッチングのいずれを用いても構わない。また、本実施の形態と異なり、ハードマスク３０６の側壁が３５°以下の場合は、垂直方向を主体とする異方性エッチングを用いることが好ましい。
【００４０】
ハードマスク３０６およびハードマスク３１１の形状を決めるパラメータは「ハードマスクの膜厚」、「側壁の傾斜角」、「エッチングによる水平方向への後退量」である。つまり、ハードマスク３０６を後退させるためのエッチングを同一条件下で行っても、側壁の傾斜角によって水平方向への後退量、即ちＬＤＤ長が変わるため、「側壁の傾斜角」と「エッチングによる水平方向の後退量」との相関から所望のＬＤＤ長が得られるように両パラメータを調整しなければならない。また「エッチングによる垂直方向への後退量（即ち、膜減り量）」が「ハードマスクの膜厚」以上にならないようにも調整しなければならない。例えば、ハードマスク３０６の断面形状が台形であるとし、ハードマスク３０６の側壁の傾斜角をθ、ハードマクス３０６の垂直方向の後退量をｘ、ハードマクス３０６の水平方向の後退量をｙとしたとき、ｙ＝ｘ（ｔａｎθ）-1の関係が成立する。これ以外の形状のときは、その都度、「エッチングによる水平方向の後退量」と「エッチングによる垂直方向への後退量（即ち、膜減り量）」の相関について予めデータを得ておく必要がある。
【００４１】
ここで「ハードマスクの膜厚」の決定に関しては、ハードマスク３０６の膜厚が後の工程で行うＬＤＤ形成用不純物添加のマスクとして機能するのに必要な膜厚になるようにすることも考慮に入れなければならない。つまり「エッチングによる垂直方向への後退量（即ち、膜減り量）」と「ＬＤＤ形成用不純物添加のマスクとして機能するのに必要な膜厚」の和が「ハードマスクの膜厚」として最低限必要な膜厚である。
【００４２】
次に、ｐチャネル型ＴＦＴとなる領域をレジストマスク３１２でマスクし、ｎチャネル型ＴＦＴとなる領域の半導体層３０２に、ハードマスク３１１をマスクとしてｎ型不純物である燐を１×１０16〜５×１０17／ｃｍ3の濃度で添加し、ＬＤＤ３１３を形成する。ここでは燐を用いているが、ｎ型不純物であれば他に砒素等を用いても構わない。不純物添加後はレジストマスク３１２を除去する。
【００４３】
さらに、ｎチャネル型ＴＦＴとなる領域をレジストマスク３１４でマスクし、ｐチャネル型ＴＦＴとなる領域の半導体膜３０２に、ハードマスク３１１をマスクとしてｐ型不純物であるボロンを１×１０16〜１×１０17／ｃｍ3の濃度で添加し、ＬＤＤ３１５を形成する。この時、ｐ型不純物であれば、ボロン以外のものを用いても構わない。不純物添加後はレジストマスク３１４を除去する。
【００４４】
次に、ハードマスク３１１をマスクとして導電性膜３０４を加工し、ゲート電極３１６を形成する。
【００４５】
さらに、ゲート電極３１６の上方に層間絶縁膜３１７を形成したの後、コンタクトホール形成、ＴＦＴに電圧を印加するための配線３１８形成をする。
【００４６】
以上のような工程を経て、自己整合的にＬＤＤを形成し、且つプラズマによる損傷を極力低減したＬＤＤ構造のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを作製できる。本発明の半導体装置の作製方法は、特に、ゲート電極の表面積が非常に小さい、チャネル長が１．５μ以下の微細なＴＦＴを作製するのに有効である。
【実施例１】
【００４７】
本発明の半導体装置の作製方法を用いることで、自己整合的にＬＤＤを形成し、且つプラズマによる損傷を極力低減したＬＤＤ構造のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを作製できる。また、本発明の半導体装置の作製方法は、特に微細なＴＦＴを作製するのに有効である。本実施例では、スイッチング速度が速い微細なＴＦＴが必要とされる、論理演算回路の作製方法について図５、６を用いて説明する。
【００４８】
ガラス基板４０１上に、窒化珪素膜、酸化珪素膜または酸化窒化珪素膜等の絶縁膜からなる下地絶縁膜４０２を形成する。本実施例では、下地絶縁膜４０２として膜厚１００ｎｍの酸化珪素膜を単層で用いるが、前記絶縁膜を２層以上積層させた構造を用いてもよい。ガラス基板以外に、石英基板、又はシリコン基板上に絶縁膜を形成したもの、或いは本実施例の処理温度に耐えうるプラスチック基板を用いてもよい。また、下地絶縁膜４０２はガラス基板４０１からの不純物拡散を抑制する為に形成されるものであり、基板からの不純物拡散が無い場合は、特に形成する必要はない。
【００４９】
次に、下地絶縁膜４０２の上に膜厚３０〜６０ｎｍの半導体膜を形成する。半導体膜としては、非晶質半導体膜、多結晶半導体膜、微結晶半導体膜のいずれを用いても良い。又非晶質半導体膜の材料としては、珪素やシリコンゲルマニウム（ＳｉＧｅ）合金などを用いることができる。本実施例では、膜厚５５ｎｍの非晶質珪素膜成膜を成膜した後、触媒金属元素を用いて結晶化し、多結晶半導体膜としたものを用いる。
【００５０】
非晶質珪素膜４０３（図示しない）の表面に触媒金属元素であるニッケル（Ｎｉ）を添加した後、熱処理（５５０℃、４時間）を施し、結晶質珪素膜４０４（図示しない）を形成する。さらに、酸素を含む雰囲気中でパルスレーザー光を照射して再結晶化させ、結晶性を向上させる。ここで、パルスレーザー光以外に連続発振レーザー光を用いて再結晶化してもよい。本実施例では、酸素を含んだ雰囲気中でＸｅＣｌエキシマレーザー光による再結晶化により結晶質珪素膜表面に形成された凹凸を平坦化するため、酸素を含む雰囲気中での再結晶化後、さらに窒素雰囲気中で再度ＸｅＣｌエキシマレーザー光（或いは連続発振レーザー光）による再結晶化したものを結晶質珪素膜４０５とする。このような結晶質珪素膜表面の平坦化は、特に膜表面の凹凸がＴＦＴ特性に対して多く影響してくる微細なＴＦＴを形成するのに有効な手段である。
【００５１】
次に結晶質珪素膜４０５から、結晶化後、不要になったＮｉを除去する。
結晶質珪素膜４０５の表面をオゾン水で処理し、膜厚１．５ｎｍの薄い酸化膜を形成する。さらに薄い酸化膜の上にアルゴン（Ａｒ）を含む珪素膜４０６（図示しない）をスパッタにて成膜し、熱処理（５５０℃、４時間）を施す。これにより、結晶質珪素膜４０５に含まれていたＮｉは珪素膜４０６に移動し、Ｎｉが除去された結晶質珪素膜４０７（図示しない）が形成される。本実施例では、このようにして形成された結晶質珪素膜４０７を半導体膜として用いる。
【００５２】
さらに結晶質珪素膜４０７にＴＦＴの閾値を制御するためのｐ型不純物を添加する。本実施例では、ｐ型不純物であるボロンを添加するが、必要に応じてｎ型不純物を添加しても構わない。また閾値制御のための不純物は、非晶質珪素膜に予め添加して於いてもよいし、或いは半導体膜を所望の形状に形成した後でも構わない。
【００５３】
結晶質珪素膜４０７をパターニングして加工し、半導体膜４０８を島状に形成する。
【００５４】
次に半導体膜４０８を覆うように膜厚５０ｎｍの酸化珪素膜を成膜してゲート絶縁膜４０９を形成する。ゲート絶縁膜としては、酸化珪素膜や、窒化珪素膜等の絶縁膜を用いればよい。また膜厚については、各々の材料の誘電率等を考慮して適宜決定する必要がある。
【００５５】
さらに、ゲート絶縁膜４０９の上に膜厚３０ｎｍの窒化タンタル（ＴａＮ）を成膜して導電性膜４１０を形成する。導電性膜の膜種としては、例えばタングステン（Ｗ）の様に、後に形成するハードマスクとの間に高選択比のとれるエッチングが可能なものがよい。
【００５６】
ここで注意しなければならないのは、ゲート絶縁膜４０９と導電性膜４１０の膜厚についてである。後述するが、本実施例に於いては、ゲート絶縁膜４０９と導電性膜４１０を貫通させて半導体膜４０８に不純物を添加する。このため、ゲート絶縁膜４０９と導電性膜４１０が積層された領域を不純物が貫通できる程度の膜厚以下になるように、且つゲート酸化膜４０９の膜厚が所望のＴＦＴ特性が得られるようなものであるように考慮しなければならない。
【００５７】
次に、導電性膜４１０の上にハードマスクを形成する。導電性膜４１０の上に膜厚１μｍの酸化珪素膜を成膜した後、パターニングして加工し、ハードマスク４１１とする。ハードマスク４１１は側壁が４５°の傾斜角をもち、また導電性膜４１０上に、島状に存在するように形成する。また後述するが、本発明においては、ハードマスクのエッチングによる後退量がＬＤＤ長となる。また後退後のハードマスクを不純物添加のマスクとして用い、さらにゲート電極形成用のマスクともなる。この為ハードマスク４１１の膜厚は、所望のＬＤＤ寸法と不純物添加のマスクとして必要な膜厚の和以上でなければならない。つまり、ハードマスク４１１のチャネル長方向の断面において、側壁に傾斜がついた台形状の断面形状の底辺の長さは、「チャネル長」と「ＬＤＤ長の２倍」の和で定められる寸法となるようにする。
【００５８】
次にｐチャネル型ＴＦＴとなる領域をレジスト４１２でマスクする。そしてハードマスク４１１をマスクとして、導電性膜４１０およびゲート絶縁膜４０９を貫通させ、ｎチャネル型ＴＦＴとなる領域の半導体膜４０８にｎ型不純物である燐を１×１０20／ｃｍ3の濃度になるように添加し、ソース（或いはドレイン）４１３を形成する。本実施例ではｎ型不純物として燐を添加しているが、ｎ型不純物であれば燐以外のものを用いてもよい。不純物添加後はレジスト４１２を除去する。
【００５９】
さらにｎチャネル型ＴＦＴとなる領域をレジスト４１４でマスクする。そしてハードマスク４１１をマスクとして、導電性膜４１０およびゲート絶縁膜４０９を貫通させ、ｎチャネル型ＴＦＴとなる領域の半導体膜４０８にｐ型不純物であるボロンを１×１０20／ｃｍ3の濃度になるように添加し、ソース（或いはドレイン）４１５を形成する。本実施例ではｐ型不純物としてボロンを添加しているが、ｐ型不純物であればボロン以外のものを用いてもよい。不純物添加後はレジスト４１４を除去する。
【００６０】
次に、ハードマスク４１１を、トリフロロメタン（ＣＨＦ３）ガスを用いてエッチングして後退させ、ハードマスク４１６を形成する。ハードマスク４１１は側壁が４５°の傾斜角をもつように形成されているため、本実施例では、乾式方法による垂直方向を主体とした異方性エッチングにより、ハードマスク４１１を後退させた。また本実施例では、ＬＤＤ長を０．５μｍとするため、後退量が０．５μｍとなるようにしている。
【００６１】
次にｐチャネル型ＴＦＴとなる領域をレジスト４１７でマスクする。そしてハードマスク４１６をマスクとして、導電性膜４１０およびゲート絶縁膜４０９を貫通させ、ｎチャネル型ＴＦＴとなる領域の半導体膜４０８にｎ型不純物である燐を１×１０17／ｃｍ3の濃度になるように添加し、ＬＤＤ４１８を形成する。ＬＤＤ４１８を形成するために添加するｎ型不純物濃度は、先に添加したソース（或いはドレイン）４１３を形成するのに必要なｎ型不純物濃度と比較して、非常に低濃度である。このためソース（或いはドレイン）４１３に再びｎ型不純物が添加されても特に問題はなく、予めソース（或いはドレイン）４１３形成用の不純物添加がされていなかった領域がＬＤＤ４１８となる。本実施例ではｎ型不純物として燐を添加しているが、ｎ型不純物であれば燐以外のものを用いてもよい。不純物添加後はレジスト４１７を除去する。
【００６２】
さらにｎチャネル型ＴＦＴとなる領域をレジスト４１９でマスクする。そしてハードマスク４１６をマスクとして、導電性膜４１０およびゲート絶縁膜４０９を貫通させ、ｎチャネル型ＴＦＴとなる領域の半導体膜４０８にｐ型不純物であるボロンを１×１０17／ｃｍ3の濃度になるように添加し、ＬＤＤ４２０を形成する。ＬＤＤ４２０を形成するために添加するｐ型不純物濃度は、先に添加したソース（或いはドレイン）４１５を形成するのに必要なｐ型不純物濃度と比較して、非常に低濃度である。このためソース（或いはドレイン）４１５に再びｐ型不純物が添加されても特に問題はなく、予めソース（或いはドレイン）４１５形成用の不純物添加がされていなかった領域がＬＤＤ４２０となる。本実施例ではｐ型不純物としてボロンを添加しているが、ｐ型不純物であればボロン以外のものを用いてもよい。不純物添加後はレジスト４１９を除去する。
【００６３】
次に、ハードマスク４１６をマスクとして、六フッ化硫黄（ＳＦ6）ガスと塩素（Ｃｌ2）ガスの混合ガスを用いて導電性膜４１０を選択的にエッチングし、ゲート電極４２１を形成する。従って、ハードマスク４１６の寸法がそのままゲート電極の寸法となり、ＴＦＴのチャネル長を決めるものとなる。本実施例では、ハードマスク４１６の形状に従って、チャネル長が１μｍとなる。これは本実施例では、ハードマスク４１６のチャネル方向の断面における横方向の寸法が１μｍとなるように、予めハードマスク４１１の水平方向の後退量等を考慮して、ハードマスク４１１をパターニングしている為である。
【００６４】
以上のようにして、ＬＤＤ構造のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを形成する。但し、ｎチャネル型ＴＦＴへの不純物添加とｐチャネル型ＴＦＴへの不純物添加の順は前後しても構わない。
【００６５】
本実施例では、ゲート電極４２１を形成後ハードマスク４１６は除去せず、そのまま層間絶縁膜の一部として使用する。ゲート電極４２１形成後のハードマスク４１６の膜厚は、後のコンタクト開孔において、ソース（或いはドレイン）部のコンタクト開孔とゲート電極部のコンタクト開孔が一括して行えるよう、ゲート絶縁膜４０９と同程度の膜厚となっていることが好ましい。
【００６６】
ゲート電極４２１の上方に、層間絶縁膜を形成する。層間絶縁膜としては酸化珪素膜や窒化珪素膜等の絶縁膜を単層膜、或いは積層膜として用いる。また塗布ガラスなどを用いて基板表面の平坦化をしてもよい。本実施例では、膜厚１００ｎｍの窒化珪素膜を成膜して層間絶縁膜４２２を形成する。
【００６７】
また、添加した不純物を活性化するための熱処理を行う。熱処理は層間絶縁膜の形成前でも、形成後でも構わない。積層膜である場合は、各々の層間絶縁膜の成膜する間に行っても構わない。本実施例では、ゲート電極４２１の形成後、ゲート電極が酸化しないよう、窒素雰囲気中で５５０℃、４時間の熱処理を行って活性化している。熱処理後、４１０℃、１時間の水素化処理を行う。水素化処理は、後に形成する配線材料が耐えうる温度以下で行うのであれば、配線形成後でも構わない。
【００６８】
さらに、コンタクトホールを形成し、ゲート電極やソース（或いはドレイン）と電気的に接続するための配線４２３を形成する。本実施例では、配線は膜厚６０ｎｍのＴｉ膜を成膜後、膜厚４０ｎｍのＴｉＮ膜を積層成膜し、さらに膜厚３５０ｎｍのＡｌ−Ｓｉ（２ｗｔ％のＳｉを含有したＡｌ）膜を積層成膜して、最後にＴｉ膜を成膜した積層膜をフォトリソおよびエッチングにより所望の形状にしたものを配線４２３としている。
【００６９】
さらに本発明では、配線４２３の上に層間絶縁膜４２４を形成し、コンタクトホール開孔をした後、配線４２５を形成する。これによりゲート電極に接続する配線群とソース（或いはドレイン）と接続する配線群とを異なる層で引き回しでき、配線の引き回しの自由度が上がる。また、さらに層間絶縁膜の形成、配線の形成を繰り返し行い、多層配線を形成してもよい。
【００７０】
以上のような工程を経て、論理演算回路を作製することができる。
【実施例２】
【００７１】
実施例１では、側壁が４５°の傾斜角をもったハードマスクを用いているが、側壁が円弧状になった形状をもつハードマスクを用いることも可能である。
この場合、実施例１と比較して工程数が増えるものの、実施例１のような形状を作り込むことが困難である場合に、有効な手段となる。また、ハードマスクを後退させる時のエッチングにも、等方性エッチング、垂直方向又は水平方向を主体とした異方性エッチングのいずれの方法も適用可能である。本実施例では、側壁が円弧状であるハードマスクを用いて作製する論理演算回路の作製方法について図７を用いて説明する。
【００７２】
本実施例の回路の作製方法は、実施例１と比較してハードマスクの形成方法が異なるのみで、他の工程は実施例１と同様である。従って、ハードマスクの形成方法についてのみ記述し、それ以外の工程については実施例１を参照するものとする。
【００７３】
実施例１の方法に従って導電成膜まで形成した基板に膜厚１μｍの酸化珪素膜を成膜した後、パターニングして加工し、ハードマスク５０１を形成する。この時ハードマスク５０１は側面が基板平面に対してほぼ垂直な形状をしている。
【００７４】
次に、ハードマスク５０１を覆うように段差被覆性のよい酸化珪素膜５０２を５００ｎｍの膜厚で成膜した後、さらに垂直方向を主体とした異方性エッチングにより、約５００ｎｍエッチングして加工し、ハードマスク５０１の側壁に円弧状の壁となるサイドウォール５０３を形成する。ハードマスク５０１とサイドウォール５０３を総括したものをハードマスク５０４とする。このようにして形成されたハードマスク５０４が実施例１におけるハードマスク４１１に相当する。
【００７５】
ここで、サイドウォール５０３は異方性エッチングによって形成されているが、このとき、導電成膜は基板全面についた状態であり表面積が非常に大きいため、異方性エッチング中に導電成膜に蓄積される電荷密度は小さくプラズマによるダメージを極力低くできることも、本実施例における特徴である。
【００７６】
ハードマスク５０４の形成後の工程は、実施例１におけるハードマスク４１１形成後の工程と同一であるため、ここでは省略する。
【００７７】
以上のような工程を経て、論理演算回路を作製することができる。
【実施例３】
【００７８】
本実施例では、ゲート電極上のハードマスクにコンタクトホールを形成することなくゲート電極に配線を接続する方法を用いた本発明における半導体装置の作製方法について、図８を用いて説明する。この方法を用いることにより、ゲート電極の層間絶縁膜を開孔してコンタクトホールを形成する際、ゲート電極も同時にエッチングしてしまうことを回避できる。
【００７９】
図８（Ａ）は各々のＴＦＴの上面図、図８（Ｂ）はチャネル長方向（Ａ−Ａ‘）
の断面図、図８（Ｃ）、チャネル幅方向（Ｂ−Ｂ’）の断面図である。
【００８０】
本実施例では、ｐチャネル型ＴＦＴのＬＤＤ４２０を形成し、その後レジスト４１９を除去するまでは、実施例１と同一工程で行う。従って、ここまでの工程の詳細に関する説明を省略する。
【００８１】
ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの各々のＬＤＤまで形成した後、パターニング及びエッチングにより、ソース（或いはドレイン）部にゲート電極６０４およびゲート絶縁膜６０７を貫通するコンタクトホール６０１を形成する。
【００８２】
次に、基板表面を覆うようにタングステン（Ｗ）を膜厚１００ｎｍで成膜した後パターニングし、Ｗを選択的にエッチングして加工し、ゲート電極と配線とを接続するためのＷの接続層６０２と、ソース（或いはドレイン）と配線とを接続するためのＷの接続層６０３を形成する。
【００８３】
さらに、ハードマスク及びＷの接続層６０２、６０３をマスクとしてＴａＮを選択的にエッチングしてゲート電極６０４を形成する。
【００８４】
ゲート電極６０４を形成した後、層間絶縁膜（図示しない）を形成し、接続層６０２、６０３に配線（図示しない）を接続するためのコンタクトホールを開孔した後、配線（図示しない）を形成する。また、適宜、活性化、水素化を行う。
【００８５】
このような方法を用いることにより、薄いゲート電極上にコンタクト開孔をするといった難しい工程を回避した、半導体装置を作製できる。
【００８６】
また上記のような方法を用いる場合、実施例１に記載したようなハードマスク４１６の膜厚を、後のコンタクト開孔において、ソース（或いはドレイン）
部のコンタクト開孔とゲート電極部のコンタクト開孔が一括して行えるよう、ゲート絶縁膜４０９と同程度の膜厚といった考慮をする必要がないという利点も生じる。
【００８７】
接続層６０２、６０３を形成した後、ＲＴＡ（Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌ）を用いて、接続層６０２、６０３と半導体膜の接触部、及びゲート電極６０４とゲート酸化膜の接触部を局所的に加熱し、不純物の活性化やゲート酸化膜中の欠陥修復を行うことも有効である。本実施例では、タングステンハロゲンランプを光源としたＲＴＡ装置を用いている。この他、金属の吸収係数が高い赤外領域の発光をもつ光源を使用して加熱する装置を用いることが好ましい。
【００８８】
また接続層６０２，６０３に関して、本実施例では膜厚１００ｎｍのタングステンを用いているが、例えば膜厚５００ｎｍ以上のタングステンを接続層６０２，６０３として用い、配線として利用してもよい。
【実施例４】
【００８９】
本実施例では、本発明の半導体装置の作製方法を用いて作製したＬＤＤ構造のＴＦＴを用いた論理演算回路と、液晶表示装置等を作成するのに必要な画素ＴＦＴと駆動回路用のＴＦＴとを同一基板上に作製する方法について図９〜１２を用いて説明する。これにより、同一基板上にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が組み込まれた周辺回路と、ディスプレイとが一体化したシステムオンパネル等が作製できる。
【００９０】
本実施例では、論理演算回路用としてチャネル長１μｍ、ＬＤＤ長０．５μｍのＬＤＤ構造ＴＦＴ（以下論理演算回路用ＴＦＴと略記）、液晶表示装置の画素駆動用としてチャネル長４．５μｍ、ＬＤＤ長２μｍのＬＤＤ構造ＴＦＴ（以下、画素ＴＦＴと略記）、液晶表示装置用の駆動回路として、チャネル長８μｍ、Ｇａｔｅ Ｏｖｅｒｌａｐｅｄ ＬＤＤ長が２μｍのＴＦＴ（以下、駆動回路用ＴＦＴと略記）を同一基板上に形成する。
【００９１】
本実施例では、ＬＤＤ長が異なるＴＦＴを同一基板上に形成する。このため、ＬＤＤ長が異なるそれぞれのＴＦＴに適したハードマスクの作り分けをする。まず実施例１に記述した方法に従って、基板７０１上に下地絶縁膜７０２、所望の形状の半導体膜７０３、ゲート絶縁膜７０４、導電性膜７０５を形成し、さらに導電性膜７０５の上に、ハードマスクを形成するための窒化珪素膜１００１を膜厚１μｍで成膜する。この場合、膜厚は、エッチングによる後退量が多い方のハードマスクに併せて膜厚を決める。
【００９２】
次に論理演算回路用ＴＦＴ形成用の１００２を形成する。パターニングした後、窒化珪素膜を選択的にエッチングし、側壁が４５°の傾斜角をもち、またチャネル方向の断面において底辺が１２μｍの台形の断面形状をしたハードマスク７０６と、側壁が４５°の傾斜角をもち、またチャネル方向の断面において底辺が２μｍの台形の断面形状をしたハードマスク１００２を同時に形成する。この時、画素ＴＦＴ形成用のハードマスクは次工程で形成するため、画素ＴＦＴとなる領域はレジストマスクでマスクされている。
【００９３】
次に駆動回路用ＴＦＴ形成用のハードマスク７０６と、画素ＴＦＴ形成用のハードマスク１００３を形成する。パターニングした後、パターニングした後、窒化珪素膜を選択的にエッチングし、側壁が３０°の傾斜角をもち、またチャネル方向の断面において底辺が８．５μｍの台形の断面形状をしたハードマスク１００３を形成する。この時、駆動回路用ＴＦＴと論理演算回路用ＴＦＴになる領域はレジストでマスクされている。
【００９４】
ここで、ハードマスク７０６とハードマスク１００３は同一の形状をしているが、適宜作り分けすることも可能である。ここでは、工程簡略化のため、同一形状に作り込むものとする。またハードマスクの形成順は前後しても構わない。
【００９５】
次に、駆動回路用ＴＦＴおよび論理演算回路用ＴＦＴのうちｐチャネル型ＴＦＴとなる領域をレジストでマスクする。さらにハードマスク７０６、１００２、１００３をマスクとして、ゲート絶縁膜７０４及び導電性膜７０５を貫通させて半導体膜に１×１０20／ｃｍ3の燐を添加し、駆動用回路ＴＦＴ、論理演算回路用ＴＦＴ、画素ＴＦＴのうちｎチャネル型ＴＦＴのソース（或いはドレイン）７０７を形成する。本実施例では燐を用いているが、ｎ型不純物であればこれ以外でもよい。
【００９６】
次に、駆動回路用ＴＦＴ、画素ＴＦＴおよび論理演算回路用ＴＦＴのうちｎチャネル型ＴＦＴとなる領域をレジストでマスクする。さらにハードマスク７０６、１００２をマスクとして、ゲート絶縁膜７０４及び導電性膜７０５を貫通させて半導体膜に１×１０20／ｃｍ3のボロンを添加し、駆動用回路ＴＦＴ、論理演算回路用ＴＦＴのうちｐチャネル型ＴＦＴのソース（或いはドレイン）７０９を形成する。本実施例ではボロンを用いているが、ｐ型不純物であればこれ以外でもよい。
【００９７】
次に、ハードマスク１００２を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、垂直方向に０．５μｍ後退させハードマスク７１１を形成する。これによりハードマスク１００２は水平方向に０．５μｍ後退する。従って、ハードマスク１００２を用いてＬＤＤ形成するＴＦＴではＬＤＤ長が０．５μｍとなる。この間、駆動回路用ＴＦＴ、画素ＴＦＴはレジストでマスクされている。
【００９８】
次に、ハードマスク７０６とハードマスク１００３を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、垂直方向に０．８５μｍ後退させハードマスク１１０５、１００４を形成する。これによりハードマスク７０６、１００３は水平方向に１．５μｍ後退する。従って、ハードマスク７０６とハードマスク１００３を用いてＬＤＤ形成するＴＦＴではＬＤＤ長が１．５μｍとなる。この間、駆動回路用ＴＦＴおよび論理演算回路用ＴＦＴはレジストでマスクされている。
【００９９】
以上のように、ハードマスクの「側壁の傾斜角」と「エッチングによる後退量」を巧みに変えることにより、ＬＤＤ長を変えてＴＦＴを作製できる。また、必要に応じて、ハードマスク１００２とハードマスク７０６，ハードマスク１００３の膜厚が異なるような形状に作り込んだのち、エッチングによる後退を行い、ＬＤＤ長を調整しても構わない。
【０１００】
次に、駆動回路用ＴＦＴのｐチャネル型ＴＦＴおよび論理演算回路用ＴＦＴのうちｐチャネル型ＴＦＴとなる領域をレジストでマスクする。さらにハードマスク１１０５，１００４、７１１をマスクとして、ゲート絶縁膜７０４及び導電性膜７０５を貫通させて半導体膜に１×１０17／ｃｍ3の燐を添加し、論理演算回路用ＴＦＴ、画素ＴＦＴのうちｎチャネル型ＴＦＴのＬＤＤ１００５を形成する。本実施例では燐を用いているが、ｎ型不純物であればこれ以外でもよい。
【０１０１】
次に、駆動回路用ＴＦＴのｎチャネル型ＴＦＴおよび画素ＴＦＴ、論理演算回路用ＴＦＴのうちｎチャネル型ＴＦＴとなる領域をレジストでマスクする。さらにハードマスク１１０５，１００４、７１１をマスクとして、ゲート絶縁膜７０４及び導電性膜７０５を貫通させて半導体膜に１×１０17／ｃｍ3のボロンを添加し、論理演算回路用ＴＦＴ、画素ＴＦＴのうちｐチャネル型ＴＦＴのＬＤＤ１００６を形成する。本実施例ではボロンを用いているが、ｐ型不純物であればこれ以外でもよい。
【０１０２】
次に、実施例３でも述べた方法を用いて、タングステンの接続層９５３を形成する。まずパターニング及びエッチングによりソース（或いはドレイン）７０７，７０９にコンタクトホールを形成する。次に膜厚１００ｎｍのタングステンを成膜した後、さらにパターニングおよび選択的にエッチングしてタングステンの接続層９５３を形成する。
【０１０３】
このとき、駆動回路用ＴＦＴのＬＤＤ１００５、１００６とオーバーラップする領域の導電性膜７０５上にも接続層９５３を形成する。このようにして形成される接続層９５３は駆動回路用ＴＦＴのハードマスク１１０５全体を覆うようにして形成しても構わない。
【０１０４】
次に、ハードマスク７０６，７１１，１００４および接続層９５３をマスクとして導電性膜７０５を選択的にエッチングし、ゲート電極７２０を形成する。
【０１０５】
このようにして駆動回路用ＴＦＴのゲート電極７２０の上に形成された接続層９５３は、駆動回路用ＴＦＴのゲート電極の一部としても機能する。また、ＬＤＤ１００５、１００６は、ゲート電極７２０とオーバーラップするため、それぞれＧａｔｅ Ｏｖｅｒｌａｐｅｄ ＬＤＤ１００７，１００８となる。
【０１０６】
上記のように、駆動回路用ＴＦＴではレジストマスクを用いたパターニングにより、Ｇａｔｅ Ｏｖｅｒｌａｐｅｄ ＬＤＤを形成する。これは、本発明に於ける駆動回路用ＴＦＴでは、１６Ｖ程度の電圧が印加されることを前提としており、この場合にホットキャリアに対する信頼性を確保するには約１．５〜２μｍのＧａｔｅ Ｏｖｅｒｌａｐｅｄ ＬＤＤ長が必要となるためである。約１．５〜２μｍという寸法は、パターニングのアライメント精度（一般的にはステッパーでは±０．２μｍ、ミラープロジェクションアライナーでは±０．５μｍ）の精度よりも遥かに大きいサイズであるため、アライメント精度からの影響は殆ど無視できる。
【０１０７】
さらに層間絶縁膜７２７の形成、不純物の活性化、水素化、コンタクトホールの開孔を行う。本実施例では窒化珪素膜７２７ａと塗布により形成した酸化珪素膜７２７ｂを積層したものを層間絶縁膜７２７としている。ここで塗布による形成を行うのは、基板表面の凹凸を平坦化するためである。
【０１０８】
次に配線７２８を形成し、さらに画素電極７２９を形成する。画素電極にはＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明導電膜を用いる。ゲート電極に接続する配線はここでは図示しない。
【０１０９】
本実施例では、画素電極７２９と配線７２８とが積層した領域を設け、コンタクトホール形成を行うことなく、画素電極７２９と配線７２８とが直接電気的な接続をしている。
【０１１０】
以上のような工程を経て、論理回路用ＴＦＴ、画素ＴＦＴ、駆動回路用ＴＦＴを同一基板上有するＴＦＴアレイ基板を作製する。本実施例では述べていないが必要に応じて洗浄及び熱処理の工程を加える。また、本実施例に示した以上に、さらに層間絶縁膜の形成、配線の形成を繰り返し行い多層配線を形成してもよい。
【実施例５】
【０１１１】
実施例４で作製したＴＦＴアレイ基板を用いることにより、同一基板上にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が組み込まれた周辺回路と、ディスプレイとが一体化した液晶表示装置が作製できる。これにより、液晶表示装置の多機能化、コンパクト化ができる。以下、図１３、１４を用いて説明する。
【０１１２】
実施例４に従い作製したＴＦＴアレイ基板８０１のＴＦＴを形成した側に配向膜８０２ａを形成する。配向膜８０２ａの形成はオフセット印刷法を用いる。配向膜８０２ａの材料にはポリイミド樹脂用いるが、この他、ポリアミック系樹脂などを用いてもよい。次に配向膜８０２ａにラビング処理を施し、液晶分子がある一定のプレチルト角をもって配向するようにする。
【０１１３】
次に対向基板８１０を作製する。基板８１１上に遮光膜８１２を形成する。
遮光膜８１２は、金属クロムを成膜し、フォトリソおよびエッチングにより形成する。遮光膜８１２の上に画素電極８１３を形成する。画素電極８１３は透明導電膜であるＩＴＯを成膜し、フォトリソおよびエッチングにより形成する。遮光膜８１２と画素電極８１３の間にカラーフィルター８１４を設ける場合は、遮光膜８１２の上に目的の色の着色樹脂をスピンコート法により塗布し、露光および現像して形成する。赤、青、緑の三色のカラーフィルター８１４ａ〜８１４ｃ（ここでは図示しない）、各々に対して前記カラーフィルター形成工程を繰り返す。カラーフィルター８１４と遮光膜８１２の段差を埋めて平坦化する目的の保護膜８１５を形成する。保護膜８１５はカラーフィルターの上からアクリルを塗布して形成する。アクリルの他に平坦化可能な材料を用いてもよい。カラーフィルターを設けない場合は保護膜８１５は無くてもよい。
【０１１４】
このようにして作製した対向基板に配向膜８０２ｂを形成する。ＴＦＴアレイ基板上に形成したときと同様に、配向膜８０２ｂの形成はオフセット印刷法を用いる。配向膜８０２ｂの材料にはポリイミド樹脂用いるが、この他、ポリアミック系樹脂などを用いてもよい。次に配向膜８０２ｂにラビング処理を施し、液晶分子がある一定のプレチルト角をもって配向するようにする。さらに対向基板とＴＦＴアレイと接着するために、対向基板側にシール剤（図示しない）を塗布した後、対向基板８１０をオーブンで加熱し前記シール剤を仮硬化させる。仮硬化後、対向基板の画素電極を形成した側にプラスチック球のスペーサー８１６を散布する。
【０１１５】
ＴＦＴアレイ基板８０１のＴＦＴを形成している側と対向基板８１０の画素電極を形成している側とが向き合うようにして、両基板を精度よく張り合わせ液晶パネル８１７を作製する。シール剤中にはフィラー（図示しない）が混入されており、フィラーとスペーサーにより両基板を均一な間隔をもって張り合わすことができる。
【０１１６】
張り合わせた基板のうち不要な部分をせん断して、所望のサイズの液晶パネル８１７基板にする。液晶パネル８１７の内部に液晶材料８１８を注入する。パネル内部全体に液晶材料８１８を満たした後、封止剤（図示しない）によって完全に封止する。
【０１１７】
図１４は液晶パネル８１７の上面図である。画素部９０１の周辺に走査信号駆動回路９０２ａと画像信号駆動回路９０２ｂが設けられている。さらに、ＣＰＵやメモリなどの論理演算回路９０２ｃが設けられている。駆動回路は接続配線群９０３によって外部入出力端子群９０４と接続されている。画素部９０１では走査信号駆動回路８０２ａから延在するゲート配線群と画像信号駆動回路９０２ｂから延在するデータ配線群がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴと保持容量、画素電極が設けられている。シール剤９０５は、ＴＦＴアレイ基板９０８上の画素部９０１および走査信号駆動回路９０２ａ、画像信号駆動回路９０２ｂ、論理演算回路９０２ｃの外側であり、且つ外部入力端子９０４よりも内側の部分に形成する。液晶パネル８１７の外側では、フレキシブルプリント配線板（FPC: Flexible Printed Circuit）９０９が外部入出力端子９０４に接続しており、接続配線群９０３によりそれぞれの駆動回路に接続している。外部入出力端子９０４はデータ配線群と同じ導電性膜から形成される。フレキシブルプリント配線板９０６はポリイミドなどの有機樹脂フィルムに銅配線が形成されており、異方性導電性接着剤で外部入出力端子９０４と接続する。
【０１１８】
液晶パネル８１７の対向基板側に、対向基板に最も近い液晶層の液晶分子のディレクタ方向と同じ方向の直線偏光が入射するように偏光板と位相差板を取り付ける。またパネルのＴＦＴ基板側に、ＴＦＴ基板に最も近い液晶層の液晶分子のディレクタ方向と同じ方向の光が出射するように偏光板と位相差板を取り付ける。
【０１１９】
以上のような方法で、同一基板上にＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｎｇ Ｕｎｉｔ）が組み込まれた周辺回路と、ディスプレイとが一体化した液晶表示装置を作成する。本実施例では述べていないが必要に応じて洗浄及び熱処理の工程を加える。
【実施例６】
【０１２０】
本発明の半導体装置の作製方法を用いることにより、表示画面（ディスプレイ）とＣＰＵが組み込まれた周辺回路とが一体化したシステムオンパネルが作製できる。これにより、ディスプレイの生産や検査工程が短縮され低コスト化が図れる。また、ディスプレイの多機能化、コンパクト化を実現できる。
【０１２１】
図１５に、本発明の半導体装置の作製方法を用いて作製したシステムオンパネルを搭載した電子機器の例を示す。
【０１２２】
図１６は、携帯情報端末の図であり、本体１４３１にはシステムオンパネル（表示部）１４３３と、外部インターフェイス１４３５と、操作ボタン１４３４等が設けられている。また操作用の付属品としてスタイラス１４３２がある。
このように携帯情報端末にシステムオンパネル１４３３を搭載することにより、コンパクト機能性を維持したまま、さらに情報処理機能を多機能化することができる。
【実施例７】
【０１２３】
本発明の半導体装置の作製方法は、ＴＦＴの作製工程だけでなくバルクのシリコンウエハやＳＯＩウエハを用いて作製するＭＯＳトランジスタの作製工程にも適用可能である。この場合について以下に説明する。
【０１２４】
ＬＯＣＯＳ（Local Oxidation of Silicon）やＳＴＩ（Shallow Trench Isolation）等により素子分離したバルクのシリコンウエハ（或いは、ＳＯＩウエハ）上にゲート酸化膜を形成する。
【０１２５】
ゲート絶縁膜形成後は、実施例１や実施例２、実施例３に於けるゲート絶縁膜４０９の形成以降の工程に従ってゲート電極、ＬＤＤ、ソース（或いはドレイン）、層間絶縁膜、配線などを形成し、ＭＯＳトランジスタを作製する。
【０１２６】
但し、ガラス基板を用いている実施例１と異なり耐熱性のあるバルクのシリコンウエハ（或いはＳＯＩウエハ）を用いているため、実施例１よりも高温での熱処理が可能である。従って、活性化温度条件などは実施例１に記載した条件に限らず適宜変更すればよい。
【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に形成されたトランジスタを有する半導体装置であって、
前記トランジスタは、
前記基板の上に形成された、チャネル、ソース、ドレイン、及び一対のＬＤＤを有する島状の半導体膜と、
前記島状の半導体膜の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を有し、
前記ゲート電極の上にハードマスクを有し、
前記ハードマスクの上に層間絶縁膜を有し、
前記一対のＬＤＤは、前記チャネルを挟み、且つ、前記ソース及び前記ドレインに挟まれて設けられ、
前記一対のＬＤＤのそれぞれ一端は、前記ハードマスク及び前記ゲート電極の端部と自己整合しており、
前記ハードマスクの上面及び側面、前記ゲート電極の側面、前記ゲート絶縁膜の上面は、いずれも前記層間絶縁膜と接していることを特徴とする半導体装置。
【請求項２】
ＳＯＩウエハに形成されたトランジスタを有する半導体装置であって、
前記トランジスタは、
チャネル、ソース、ドレイン、及び一対のＬＤＤを有する島状の半導体膜と、
前記島状の半導体膜の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を有し、
前記ゲート電極の上にハードマスクを有し、
前記ハードマスクの上に層間絶縁膜を有し、
前記一対のＬＤＤは、前記チャネルを挟み、且つ、前記ソース及び前記ドレインに挟まれて設けられ、
前記一対のＬＤＤのそれぞれ一端は、前記ハードマスク及び前記ゲート電極の端部と自己整合しており、
前記ハードマスクの上面及び側面、前記ゲート電極の側面、前記ゲート絶縁膜の上面は、いずれも前記層間絶縁膜と接していることを特徴とする半導体装置。
【請求項３】
絶縁表面を有する基板上に形成されたトランジスタを有する半導体装置であって、
前記トランジスタは、
前記基板の上に形成された、チャネル、ソース、ドレイン、及び一対のＬＤＤを有する島状の半導体膜と、
前記島状の半導体膜の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を有し、
前記ゲート電極の上にハードマスクを有し、
前記ハードマスクの上に層間絶縁膜を有し、
前記ソースと接続する第１の接続層、前記ドレインと接続する第２の接続層、および前記ゲート電極と接続する第３の接続層とを有し、
前記一対のＬＤＤは、前記チャネルを挟み、且つ、前記ソース及び前記ドレインに挟まれて設けられ、
前記一対のＬＤＤのそれぞれ一端は、前記ハードマスク及び前記ゲート電極の端部と自己整合しており、
前記ゲート電極と前記第３の接続層とは、前記島状の半導体膜が形成されていない領域で接続しており、
前記ハードマスクの上面及び側面、前記ゲート電極の側面、前記ゲート絶縁膜の上面は、いずれも前記層間絶縁膜と接していることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記ハードマスクは導電性もしくは絶縁性の材料を用いて形成されたことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記ハードマスクの側壁は、０度より大きくかつ９０度以下の傾斜角もしくは円弧状であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記ゲート電極は窒化タンタルもしくはタングステンを有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記ゲート絶縁膜は、前記一対のＬＤＤを形成する際にプラズマに曝されないことを特徴とする半導体装置。
【請求項１】
絶縁表面を有する基板上に形成されたトランジスタを有する半導体装置であって、
前記トランジスタは、
前記基板の上に形成された、チャネル、ソース、ドレイン、及び一対のＬＤＤを有する島状の半導体膜と、
前記島状の半導体膜の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を有し、
前記ゲート電極の上にハードマスクを有し、
前記ハードマスクの上に層間絶縁膜を有し、
前記一対のＬＤＤは、前記チャネルを挟み、且つ、前記ソース及び前記ドレインに挟まれて設けられ、
前記一対のＬＤＤのそれぞれ一端は、前記ハードマスク及び前記ゲート電極の端部と自己整合しており、
前記ハードマスクの上面及び側面、前記ゲート電極の側面、前記ゲート絶縁膜の上面は、いずれも前記層間絶縁膜と接していることを特徴とする半導体装置。
【請求項２】
ＳＯＩウエハに形成されたトランジスタを有する半導体装置であって、
前記トランジスタは、
チャネル、ソース、ドレイン、及び一対のＬＤＤを有する島状の半導体膜と、
前記島状の半導体膜の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を有し、
前記ゲート電極の上にハードマスクを有し、
前記ハードマスクの上に層間絶縁膜を有し、
前記一対のＬＤＤは、前記チャネルを挟み、且つ、前記ソース及び前記ドレインに挟まれて設けられ、
前記一対のＬＤＤのそれぞれ一端は、前記ハードマスク及び前記ゲート電極の端部と自己整合しており、
前記ハードマスクの上面及び側面、前記ゲート電極の側面、前記ゲート絶縁膜の上面は、いずれも前記層間絶縁膜と接していることを特徴とする半導体装置。
【請求項３】
絶縁表面を有する基板上に形成されたトランジスタを有する半導体装置であって、
前記トランジスタは、
前記基板の上に形成された、チャネル、ソース、ドレイン、及び一対のＬＤＤを有する島状の半導体膜と、
前記島状の半導体膜の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を有し、
前記ゲート電極の上にハードマスクを有し、
前記ハードマスクの上に層間絶縁膜を有し、
前記ソースと接続する第１の接続層、前記ドレインと接続する第２の接続層、および前記ゲート電極と接続する第３の接続層とを有し、
前記一対のＬＤＤは、前記チャネルを挟み、且つ、前記ソース及び前記ドレインに挟まれて設けられ、
前記一対のＬＤＤのそれぞれ一端は、前記ハードマスク及び前記ゲート電極の端部と自己整合しており、
前記ゲート電極と前記第３の接続層とは、前記島状の半導体膜が形成されていない領域で接続しており、
前記ハードマスクの上面及び側面、前記ゲート電極の側面、前記ゲート絶縁膜の上面は、いずれも前記層間絶縁膜と接していることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記ハードマスクは導電性もしくは絶縁性の材料を用いて形成されたことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記ハードマスクの側壁は、０度より大きくかつ９０度以下の傾斜角もしくは円弧状であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記ゲート電極は窒化タンタルもしくはタングステンを有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、
前記ゲート絶縁膜は、前記一対のＬＤＤを形成する際にプラズマに曝されないことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−５６５５９（Ｐ２０１０−５６５５９Ａ）
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願番号】特願２００９−２６５０２４（Ｐ２００９−２６５０２４）
【出願日】平成２１年１１月２０日（２００９．１１．２０）
【分割の表示】特願２００２−２８４００１（Ｐ２００２−２８４００１）の分割
【原出願日】平成１４年９月２７日（２００２．９．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２２年３月１１日（２０１０．３．１１）
【国際特許分類】
【出願日】平成２１年１１月２０日（２００９．１１．２０）
【分割の表示】特願２００２−２８４００１（Ｐ２００２−２８４００１）の分割
【原出願日】平成１４年９月２７日（２００２．９．２７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]