【課題】 埋込イオン注入層を介して複数のエピタキシャル層が積層形成されたエピタキシャルウェーハを極めて能率的に製造でき、形成されるイオン注入層の横方向拡散も少ないシリコンエピタキシャルウェーハの製造方法を提供する。
【解決手段】 イオン注入後の結晶回復のための熱処理を水素雰囲気中にて行うことで、注入前酸化処理を行わなくともイオン注入層７１，７２への面荒れ発生が極めて効果的に抑制される。その結果、埋込イオン注入層７１’，７２’を有するエピタキシャルウェーハの製造方法において、注入前酸化処理の省略、ひいてはフォトレジスト膜のみをマスク６４として用いたイオン注入が実現される。注入前酸化を含めたエピタキシャル層３への積極的な酸化膜形成処理が排除される結果、埋込イオン注入層７１’，７２’に加わる熱履歴の回数が減って横方向拡散が効果的に抑制される。また、酸化膜の形成／除去が不要となる結果、エピタキシャルウェーハ製造の工程数を劇的に減ずることができる。 （もっと読む）

【課題】エピタキシャル成長させるＳｉＣ層の結晶性を良好にして表面平坦性を向上させることができる単結晶ＳｉＣ基板の製造方法を提供する。
【解決手段】所定厚さの表面Ｓｉ層と埋め込み絶縁層とを有するＳＯＩ基板を準備し、上記ＳＯＩ基板を炭化水素系ガス雰囲気中で加熱して上記表面Ｓｉ層を単結晶ＳｉＣ膜に変成させ、上記単結晶ＳｉＣ膜をシード層としてエピタキシャル成長させることにより単結晶ＳｉＣ層を形成する方法であって、上記エピタキシャル成長を、相対的に低温の成長温度に設定した第１段階と、相対的に高温の成長温度に設定した第２段階を含む少なくとも２段階の処理で段階的にエピタキシャル成長させることにより、エピタキシャル成長過程での昇華による部分的なシード層の消滅が防止され、結晶性と表面の平坦性の良好な単結晶ＳｉＣ層を形成することができる。 （もっと読む）

【課題】ＧａＡｓ基板からの能動層への転位の伝播を抑止する半導体結晶基板の構造を提供すること。
【解決手段】ＧａＡｓ基板１と能動層４０との間に、平面内にＩｎＡｓ核をドット状（島状）に形成し、その上にＩｎＡｓ核が埋まる程度にIII−Ｖ族化合物半導体のバッファ層２０を成長した構造を設ける。 （もっと読む）

【課題】複雑で高コストとなる処理工程を経ることなく、微小な構造の位置制御性およびサイズ均一性を高める。
【解決手段】第１の物質からなる基板の上に第２の物質を堆積させ、ステップが規則的に配列する二次元表面相１１を形成する（Ｓ２）。ついで、二次元表面相１１の上に第３の物質を配置することにより、二次元表面相１１上のステップに第３の物質を含む液滴を配列させる（Ｓ３）。ついで、液滴島２１を結晶化させることにより、微小構造２２を形成する（Ｓ４）。 （もっと読む）

【課題】ＳｉＧｅ層を有する歪みシリコンウェーハにおいて、ＳｉＧｅ層上に形成される歪みＳｉ層における貫通転位密度の一層の低減化を図ることができる歪みシリコンウェーハの製造方法を提供する。
【解決手段】単結晶シリコン基板上にＧｅ濃度を上げながら組成傾斜ＳｉＧｅ層（Ｓｉ_１−ｘＧｅ_ｘ層のＧｅ濃度比ｘが０＜x≦0.5）を厚さ０．１〜３μｍにエピタキシャル形成し、その上に厚さ０．１〜１μｍのＧｅ組成比が一定である歪み緩和Ｓｉ_１−ｘＧｅ_ｘ層を形成し、更に、厚さ５〜３０ｎｍの第１歪みＳｉ層を形成し、その上に第２歪みＳｉ層として、第１歪みＳｉ層の成膜温度より低い温度で厚さ１０ｎｍ以下の歪みＳｉ層をエピタキシャル成長させる。 （もっと読む）

本発明の実施形態は、一般的には、シリコン化合物の合成物及びシリコン含有膜を堆積させるためにシリコン化合物を用いる方法を提供する。本方法は、シリコン化合物を基板表面に導入するステップとシリコン化合物の一部、シリコンモチーフをシリコン含有膜として堆積させるステップとを用いる。リガンドはシリコン化合物の他の部分であり、インサイチュエッチング剤として遊離する。インサイチュエッチング剤は、選択的シリコンエピタキシーの成長を支持する。シリコン化合物は、ＳiＲＸ₆、Ｓi₂ＲＸ₆、Ｓi₂ＲＸ₈（ここで、Ｘは独立して水素又はハロゲンであり、Ｒはカーボン、シリコン又はゲルマニウムである。）を含んでいる。シリコン化合物は、また、３つのシリコン原子と、４つのカーボン、シリコン又はゲルマニウム原子と、水素又はハロゲンと少なくとも１つのハロゲン原子とを含む化合物、また、４つのシリコン原子と、５つのカーボンと、シリコン又はゲルマニウム原子と、水素又はハロゲンと少なくとも１つのハロゲン原子とを含む化合物を含んでいる。 （もっと読む）

【課題】 ｎ型及びｐ型ＭＯＳＦＥＴデバイスに使用するための半導体構造体と、その製造方法とを提供する。
【解決手段】 半導体構造体は、ｎ型ＭＯＳＦＥＴが製造されるウェハ領域の層構造が、ｐ型ＭＯＳＦＥＴが製造されるウェハ領域の層構造とは異なるものとなるように製造される。この構造体は、まず、Ｈｅなどの軽原子のイオン注入によりＳｉ含有基板の表面に損傷領域を形成することによって、製造される。次いで、損傷領域を含むＳｉ含有基板の上に、歪みＳｉＧｅ合金が形成される。次いで、アニール・ステップを使用し、欠陥に起因する歪み緩和によって歪みＳｉＧｅ合金を実質的に緩和させる。次に、緩和したＳｉＧｅ合金の上に、歪みＳｉなどの歪み半導体キャップが形成される。 （もっと読む）

半導体素子を作製する方法を記述する。この方法において、所望の欠陥密度レベル（好ましくないドーピングレベルに終わる）を有し、充分な厚さを有する出発基板を選択する。その後、出発基板上に、所望のドーピングレベルを有する半導体層を形成する。生じた半導体層は、最終製品用途に関する所望の欠陥密度及びドーピングレベルを有する。動的素子と、導電体と、他の所要の構造体とを半導体層上に形成した後、出発基板を取り除き、所望厚の半導体層を残す。ＶＥＣＳＥＬ用途において、動的素子はゲインキャビティーであることができ、この半導体層は、ウォールプラグ効率（ＷＰＥ）を最大化するのに、必要な欠陥密度及びドーピングレベルを有する。態様のひとつでは、半導体層のドーピングは均一でない。例えば、層の大部分を低レベルでドープし、そして残りの部分をさらに高いレベルでドープする。より多くドープ化した材料の場合、これによって、特定の厚さにおいて、改良されたＷＰＥがもたらされる。
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本発明は、半導体材料製の多層構造用の製造方法に関し、この構造は、第１半導体材料製の基板（２０）と、第２半導体材料製の表面薄層を備え、これらの２つの半導体材料は実質的に異なる格子定数を有する。この方法は、支持基板（１００）上に表面薄層を備える層（１１０）を製造するステップと、支持基板及び堆積層によって形成される集合体（１０）中に脆化ゾーンを形成するステップと、集合体（１０）に対象基板（２０）をボンディングするステップと、この脆化ゾーンのレベルで分離するステップと、得られる構造の表面を処理するステップとを含むことを特徴とする。
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【課題】異なる格子の基板上に成長した良質なエピタキシャル層を備えたウェーハを得る方法の提供。
【解決手段】オンアクシスシリコン基板を研磨ステップ１０４で研磨して、ウェーハの表面粗さを増大させる。例えばＳｉＧｅ層である傾斜バッファ層及び緩和層をウェーハ上に形成した後、ＣＭＰ最終研磨１０８を実施する。 （もっと読む）

本発明は、シリコン基材上にIV族元素をベースとするエピタキシャル層を化学蒸着により堆積させる方法であって、キャリヤーガスとして窒素または希ガスの一種を使用する、方法を提供する。本発明はさらに、ガス入口（１４）およびガス出口（１６）を有するチャンバー（１２）と、チャンバー（１２）の中にシリコン基材を取り付ける手段（１８）とを備えてなる化学蒸着装置（１０）を提供するが、該装置は、入口に接続され、なおかつキャリヤーガスとして窒素または希ガスを供給するように配置されたガス供給源を包含する。
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【課題】支持体ウェハ２とこの支持体ウェハ２の１つの面に設けられた単結晶半導体材料から成る層８を有する半導体基板の製造にあたり、きわめて薄い半導体層をもち同時にＨＦ欠陥密度も著しく僅かな層構造を提供する。
【解決手段】凹部３を含む層を、単結晶半導体材料から成るドナーウェハ１の表面に形成し、この凹部３を含むドナーウェハ１の層を支持体ウェハ２と接合し、支持体ウェハ２とドナーウェハ１との界面４のところで凹部３を封止するために熱処理を加えて、ドナーウェハ１内に中空室６の設けられた層を形成し、この中空室６の設けられた層に沿ってドナーウェハ１を分割して、支持体２上に半導体材料から成る層８を残す。 （もっと読む）

【課題】ＳｉＣＭＯＳ技術と共存可能な高速高効率光検出器を作る問題に対処すること。
【解決手段】本構造は、薄いＳＯＩ基板の上のＧｅ吸収層から成り、分離領域、交互になるｎ型およびｐ型コンタクト、および低抵抗表面電極を利用する。本デバイスは、下の基板で生成されたキャリアを分離するために埋込み絶縁物を利用して高帯域幅を、Ｇｅ吸収層を利用して広いスペクトルにわたった高量子効率を、薄い吸収層および狭い電極間隔を利用して低電圧動作を、さらに平面構造およびIV族吸収材料の使用によってＣＭＯＳデバイスとの共存性を、達成する。本光検出器を製作する方法は、薄いＳＯＩまたはエピタキシャル酸化物へのＧｅの直接成長および高品質吸収層を達成するための後の熱アニールを使用する。この方法は、相互拡散に利用可能なＳｉの量を制限し、それによって、下のＳｉによるＧｅ層の実質的な希釈を起こすことなく、Ｇｅ層をアニールすることができるようになる。 （もっと読む）

非極性ａ面ＧａＮ／（Ａ１、Ｂ、Ｉｎ、Ｇａ）Ｎ多重量子井戸（ＭＱＷ）を製造する方法。ａ面ＭＱＷは、有機金属化学気相成長法（ＭＯＣＶＤ）によって適切なＧａＮ／サファイアテンプレート層上に成長し、井戸幅は２０Å〜７０Åの範囲である。ａ面ＭＱＷからの室温光ルミネセンス（ＰＬ）放射エネルギーは、自己無頓着ポアソン−シュレディンガー（ＳＣＰＳ）計算を使用してモデリングされた正方井戸傾向を伴った。最適ＰＬ放射強度は、ａ面ＭＱＷについて５２Åの量子井戸幅で得られる。
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【課題】絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法が提供される。
【解決手段】この方法で、歪み半導体は、あらかじめ形成された絶縁体上半導体基板の絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体層である。本発明のＳＳＯＩ基板を形成する際に、ウエハボンディングは使用されない。 （もっと読む）

半導体回路基板としての一次元半導体基板とその製造方法、および該一次元半導体基板を用いた素子、素子アレー、モジュール、ディスプレイ、太陽電池及び太陽電池モジュールとその製造方法を提供する。
【解決手段】 本発明の一次元半導体基板１あるいは２は、幅又は厚さ、あるいは径に対して１０倍以上の長さを持つ線状の基材３に所望の薄膜４を１層以上形成している。薄膜４に半導体を適用ことで一次元半導体薄膜が形成される。本発明の一次元半導体基板１あるいは２は、光ファイバの製造技術である線引技術を応用して製造される。 （もっと読む）

本発明は、半導体基板を含み、その上部に少なくとも薄層歪緩和バッファを有し、本質的に３層のスタックから成っている半導体装置に関するものであり、その薄層歪緩和バッファは半導体装置のアクティブ部分でなく、さらに、薄層歪緩和バッファを形成する前記３層が本質的に一定のＧｅ濃度を有することを特徴としている。前記３層は以下の通りである：Ｓｉ_１−ｘＧｅ_ｘの第１エピタキシャル層、ｘはＧｅ濃度である；前記第１エピタキシャル層上の、Ｓｉ_１−ｘＧｅ_ｘ：Ｃの第２エピタキシャル層、Ｃの量は少なくとも０．３％である；前記第２層上のＳｉ_１−ｘＧｅ_ｘの第３エピタキシャル層。

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