【課題】ｐ型不純物の異常拡散の発生を防止すること。
【解決手段】半導体光電陰極は、ｐ型の不純物がドープされ、且つ互いにヘテロ接合する第１および第２のIII−V族化合物半導体層を備える。第２のIII−V族化合物半導体層が光吸収層として機能し、第２のIII−V族化合物半導体層のエネルギーギャップは、第１のIII−V族化合物半導体層のそれより小さく、各半導体層におけるｐ型のドーパントとしては、Ｂｅ又はＣが用いられる。このとき、第２のIII−V族化合物半導体層は、第１のIII−V族化合物半導体層上に積層されていても良い。また、第１のIII−V族化合物半導体層と第２のIII−V族化合物半導体層は（Ｉｎ，Ｇａ，Ａｌ）と（Ａｓ，Ｐ，Ｎ）のうち少なくともそれぞれ一つ以上含んでいても良い。 （もっと読む）

【課題】結晶品質に優れ、かつクラックのないＡｌＮ系III族窒化物単結晶厚膜を作製する方法を提供する。
【解決手段】エピタキシャル基板上に、ＨＶＰＥ法によってＡｌＮ系III族窒化物厚膜を得る場合に、通常の成長条件で厚膜層の形成を行う第１の工程と、その時点で形成されている厚膜層を第１の工程における厚膜層の形成温度Ｔ１以上の高温状態Ｔ２で保持することを主目的とする第２の工程とを適宜のタイミングで切り替えつつ繰り返し行うようにする。これにより、それぞれの第１の工程において厚膜層に内在する歪を第２の工程で逐次に緩和させつつ厚膜層を形成することができる。厚膜層の形成後に面内方向に作用する引張応力を、あらかじめ緩和させた状態の厚膜層を形成することができるので、厚膜層におけるクラックの発生を抑制することができる。 （もっと読む）

【課題】ＩＩＩ族窒化物半導体の結晶層の結晶性を向上できる半導体基板の製造方法及び半導体基板を提供する。
【解決手段】本発明の第１側面に係る半導体基板の製造方法は、下地基板の上にクロム層を７ｎｍ以上４５ｎｍ未満の平均層厚で成膜するクロム層成膜工程と、前記クロム層を１０００℃以上の温度で窒化してクロム窒化物膜にする窒化工程とを備えたことを特徴とする。 （もっと読む）

【課題】ＩＩＩ族窒化物半導体の結晶層の結晶性を向上できる半導体基板の製造方法を提供する。
【解決手段】本発明の第１側面に係る半導体基板の製造方法は、下地基板の上にクロム層を５０℃以上の温度で成膜するクロム層成膜工程と、前記クロム層を窒化してクロム窒化物膜にする窒化工程とを備えたことを特徴とする。 （もっと読む）

【課題】半導体基板の製造コストを低減できる半導体基板の製造方法を提供する。
【解決手段】本発明の第１側面に係る半導体基板の製造方法は、Ｃｒで形成された下地基板を準備する準備工程と、前記下地基板の（１１０）面を窒化してクロム窒化物層の（１１１）面を形成させる窒化工程とを備えたことを特徴とする。 （もっと読む）

【課題】大型で高品質なＡｌＮ結晶基板を製造することができるＡｌＮ結晶基板の製造方法、大型で高品質なＡｌＮ結晶を成長させることができるＡｌＮ結晶の成長方法およびその成長方法により成長したＡｌＮ結晶からなるＡｌＮ結晶基板を提供する。
【解決手段】異種基板１上に異種基板１の口径ｒに対して０．４ｒ以上の厚さにＡｌＮ結晶２を昇華法により成長させる工程と、異種基板１から２００μｍ以上離れたＡｌＮ結晶２の領域からＡｌＮ結晶基板３を形成する工程と、を含む、ＡｌＮ結晶基板３の製造方法である。また、その製造方法により製造されたＡｌＮ結晶基板３上にＡｌＮ結晶２を昇華法により成長させるＡｌＮ結晶２の成長方法とその成長方法より成長したＡｌＮ結晶２からなるＡｌＮ結晶基板３である。 （もっと読む）

【課題】自立III-N層及びIII-N材料系の選択的に形成された後続層を備えるデバイスを効率的に提供または準備する。
【解決手段】 III-N層上にマスクを形成する方法において、複数のファセットからなる表面を持つIII-N層が提供される。マスク材料は一または複数のファセット上に選択的に成長させるが、全てのファセット上に成長させるものではない。詳細には、マスク材料の成長は、III-N層のエピタキシャル成長期間、（ｉ）第一のファセット型または第一のファセット群上の少なくとも一の別のIII-N層の選択的成長と、（ｉｉ）第二のファセット型または第二のファセット群上のマスク材料の選択的成長とが同時に進行するような条件の下で行われる。
【効果】厚い自立III-N層の製造が可能となる。さらに、独自の構造および層を有する半導体デバイスおよび部品が製造可能となる。 （もっと読む）

【課題】良質の単結晶基板及びその製造方法を提供する。
【解決手段】基板上に形成され、前記基板の一部が露出されるウィンドウを有する絶縁層と、前記ウィンドウに露出された前記基板の部分に形成される選択的結晶成長層と、前記絶縁層上で前記結晶成長層上に形成され、前記結晶成長層を結晶化シード層として用いて結晶化された単結晶層とを備える単結晶ウェーハである。これにより、ストッパによって結晶層の研磨深さを制御でき、従って良質の単結晶基板を製造できる。 （もっと読む）

【課題】ＩＶ族半導体多結晶の低温成長において、結晶性に優れ、かつ結晶粒径や配向性を制御した高品質のＩＶ族半導体多結晶の成長を可能にする半導体基材の製造方法及び得られた半導体基材を提供する。
【解決手段】５５０℃以下の温度でハロゲン化ゲルマニウムとシラン類を原料とする熱ＣＶＤ法を用いて、非晶質、多結晶あるいは金属などの基材上にＳｉＧｅあるいはＧｅの結晶核を形成し、該結晶核上に気相堆積法でＳｉ多結晶膜を形成する半導体基材の製造方法により、上記課題を解決する。また、本発明の半導体基材は、非晶質、多結晶あるいは金属などの基材と、該基材上にハロゲン化ゲルマニウムとシラン類を原料とする熱ＣＶＤ法で形成されたＳｉＧｅあるいはＧｅの結晶核と、該結晶核上に気相堆積法で形成されたＳｉ多結晶膜とを有する。 （もっと読む）

本発明は、水素化シリコンゲルマニウム化合物、それらの合成法、それらの成膜法、およびそれらの化合物を用いて作製された半導体構造を提供する。これらの化合物は、式：ＳｉＨｎ１（ＧｅＨｎ２）ｙによって定義される。式中、ｙは２，３または４であり；ｎ１は、０，１，２または３であって原子価を満たし；ｎ２は、化合物中の各Ｇｅ原子に関して独立に０，１，２または３であって原子価を満たす。
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本発明は、新規水素化シリコンゲルマニウム化合物、それらの合成法、それらの成膜法、およびそれらの新規化合物を用いて作製された半導体構造を提供する。これらの化合物は、式：（ＳｉＨｎ１）ｘ（ＧｅＨｎ２）ｙによって定義される。式中、ｘは２，３または４であり；ｙは１，２または３であり；ｘ＋ｙは３，４または５であり；ｎ１は、化合物中の各Ｓｉ原子に関して独立に０，１，２または３であって原子価を満たし；ｎ２は、化合物中の各Ｇｅ原子に関して独立に０，１，２または３であって原子価を満たし；但し、ｙが１のとき、ｎ２は０ではなく；さらに、ｘが３、かつ、ｙが１のとき、ｎ２は２または３であり；さらに、ｘが２、かつ、ｙが１のとき、ｎ２は３である。
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【課題】エピタキシャル成長させるＳｉＣ層の結晶性を良好にして表面平坦性を向上させることができる単結晶ＳｉＣ基板の製造方法を提供する。
【解決手段】所定厚さの表面Ｓｉ層３と埋め込み絶縁層４とを有するＳＯＩ基板１を準備し、上記ＳＯＩ基板１を炭化水素系ガス雰囲気中で加熱して上記表面Ｓｉ層３を単結晶ＳｉＣ膜に変成させ、上記単結晶ＳｉＣ膜をシード層５としてエピタキシャル成長させることにより単結晶ＳｉＣ層６を形成する方法であって、上記エピタキシャル成長の際、少なくともエピタキシャル成長温度に達するまでの１１００℃以上の温度域において、毎秒２５℃以上の昇温速度で急速加熱を行ってエピタキシャル成長させることにより、エピタキシャル成長過程での昇華による部分的なシード層５の消滅が防止され、結晶性と表面の平坦性の良好な単結晶ＳｉＣ層６を形成することができる。 （もっと読む）

【課題】多結晶ＡｌＮ基板を用いつつ結晶性にすぐれた窒化物半導体ウェーハ及び窒化物半導体素子を提供する。
【解決手段】配向性を有する多結晶窒化アルミニウムからなり、主面上に複数のステップ１０Ｓが形成された基板１０と、前記基板の前記主面上に設けられた単結晶の窒化物半導体層２５とを備えた窒化物半導体ウェーハ１及び前記窒化物半導体層２５の上に設けられた電極を備えた窒化物半導体素子。 （もっと読む）

【課題】従来のオリエンテーションフラットやインデックスフラットよりも容易に作製することができ且つ視認ができる表裏の判別手段を備えた半導体形成用基板、窒化物系半導体基板およびその製造方法を提供すること。
【解決手段】基板の周辺部に、前記基板の表面から裏面へ貫通する貫通孔５を設け、その貫通孔の数の相違をもって又は中心からの距離の相違をもって、表裏の判別を可能とする。上記貫通孔の形成は、窒化物半導体の気相成長において、元となる種結晶表面の任意の位置に、ＧａＮ以外の材料（例えばカーボン片）を付け、または凹凸をつけることで、その上部に正常に成長しない領域を形成した状態でエピタキシャル層を成長させることにより、成長と同時に貫通孔が形成される。 （もっと読む）

【課題】 絶縁膜に囲まれた領域でも不純物をゲッタリングし、ＳＯＩ領域の結晶欠陥を少なくし、また、パワーデバイスの搭載を容易にする。
【解決手段】 部分的に形成されたＳＯＩ領域を有する部分ＳＯＩ基板において、基板１と基板１の上に部分的に形成された絶縁膜２との上に形成されたエピタキシャル層３と、絶縁膜２の上にエピタキシャル層３の一部を含んで形成され、エピタキシャル層３と同導電型でエピタキシャル層３よりも不純物濃度が高い低抵抗領域４と、低抵抗領域４内部に形成されたゲッタリング領域５と、を有するＳＯＩ領域を形成する。また、エピタキシャル層３を貫通して絶縁膜２に達する素子分離層６によってＳＯＩ領域と分離されたバルク領域を形成する。 （もっと読む）

【課題】ＩＶ族半導体多結晶の低温成長において、結晶性に優れ、かつ結晶粒径や配向性を制御した高品質のＩＶ族半導体多結晶の成長を可能にする半導体基材の製造方法及び得られた半導体基材を提供する。
【解決手段】ＩＶ族半導体の基材上への多結晶の低温成長において、ハロゲン化ゲルマニウムとシラン類との熱ＣＶＤ法を用いて、５５０℃以下の温度と１５ｔｏｒｒ以上の圧力で予め基材上にＩＶ族元素より成る結晶核を生成した後、これを核として利用し、従来のＩＶ族半導体の低温結晶成長技術により結晶成長を行うことにより、上記課題を解決する。 （もっと読む）

【課題】特性を十分に向上することができる半導体装置およびその製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ３０は、ＳｉＣ膜１１を備えている。ＳｉＣ膜１１はその表面にファセット形成層１１ａを有しており、ファセット形成層１１ａのファセットの一周期の長さＰ１は１００ｎｍ以上であり、ファセット形成層１１ａをチャネル１６としている。また、ＭＯＳＦＥＴ３０の製造方法は、ＳｉＣ膜１１を形成する工程と、ＳｉＣ膜１１の表面にＳｉを供給した状態で、ＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセットをチャネル１６とする工程とを備えている。 （もっと読む）

【課題】ＳＯＩ層の厚さのバラツキの無いＳＯＩ基板及び該ＳＯＩ基板の製造方法を提供する。
【解決手段】シリコン基板上にエピタキシャル剥離層を介してＡＬＥ成長でＳＯＩ層を形成し、ボデイウエーハを貼り付けた後、前記エピタキシャル剥離層を溶解除去することによって、全てがＡＬＥ成長で作成したＳＯＩ層を形成し、
ＳＯＩ層の厚さのバラツキの無いＳＯＩ基板とした。 （もっと読む）

本発明はシリコンウエハ（１）上に炭化ケイ素（３，４）の層を形成する方法に関する。本発明は、本質的なチェック模様を用いてウエハ上に浸炭防止マスク（２）を積層し、残存ストレスがそれぞれ膨張と圧縮の形態をとるような条件で浸炭工程を実行し、前記マスクを取り除き、残存ストレスがそれぞれ圧縮と膨張の形態をとるような条件で浸炭工程を実行する工程を含むことを特徴とする。
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【課題】安定した性能を示す半導体装置を提供すること。
【解決手段】酸化膜およびゲート配線により区画された半導体基板上の所定の位置に設け
られたソースおよび／またはドレインせり上げ構造を備えた半導体装置であって、
前記ソースおよび／またはドレインせり上げ構造の上端部の形状の、前記半導体基板法
線方向に沿った前記半導体基板上に対する正射投影像が、対応する前記酸化膜および前記
ゲート配線により区画された前記半導体基板上の所定の形状と略一致し、かつ、前記ソー
スおよび／またはドレインせり上げ構造のうち、前記半導体基板と平行な平面で切断して
得られる断面の、前記半導体基板法線方向に沿った前記半導体基板上に対する正射投影像
の少なくとも一つが、対応する前記酸化膜および前記ゲート配線により区画された前記半
導体基板上の所定形状よりも大きいことを特徴とする半導体装置。 （もっと読む）