Ｓｉ／ＳｉＧｅヘテロ構造をベースとしたウェハで不都合な表面材料の多量の消費を回避する酸化方法を、様々な中間ＣＭＯＳ熱酸化ステップに代えて行う。まず、酸化物堆積法を利用して、表面シリコンをほとんどまたは全く消費することなく、任意の厚さの酸化物を形成する。このような酸化物、例えばスクリーン酸化物およびパッド酸化物は、表面層との反応および表面層の消費によってではなく、表面層への堆積によって形成される。別の態様では、酸化物の堆積は、短時間の熱酸化ステップ、例えば急速熱酸化によって行われる。この場合、熱酸化が短時間であるために、表面Ｓｉはほとんど消費されず、Ｓｉ／酸化物境界面は高い品質を有する。次に、堆積によって、この酸化物の厚みを所望の最終厚さにまで増大させる。さらに、この薄い熱酸化物層は、バリヤ層として働くことができ、これにより、後続の酸化物堆積と関連する汚染を防ぐことができる。
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格子調整半導体基板を形成する方法が、転位が優先的に形成されるストライプ領域（１６）を、シリコン基板（１０）の表面上に形成する工程と、ストライプ上に第１ＳｉＧｅ層（１８）を成長させ、ストライプ領域の間の第１ＳｉＧｅ層を横切って第１転位（２０）を優先的に延ばし、ストライプ（１６）に直交する方向の、第１ＳｉＧｅ層中の歪を緩和する工程と、第１ＳｉＧｅ層の上に第２ＳｉＧｅ層を成長させ、第２ＳｉＧｅ層中に第２転位（２２）を優先的に形成し、第１転位（２０）に直交する方向に第２ＳｉＧｅ層中の歪を緩和する工程とを含む。そのように形成された転位は、２つの互いに直交した方向に材料を緩和し、一方、２組の転位は相互作用しないように間隔をおいて配置されている。これにより、貫通転位の密度と、表面粗さが大幅に低減され、能動デバイス中で電子を散乱し電子の移動速度を低減する原子格子の崩壊を減らすことにより、仮想基板の特性を向上させる。
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【目的】エピタキシャル成長面の凹凸が小さく、良好な特性を有し、生産性に優れた半導体エピタキシャル基板を提供する。
【構成】基板の結晶学的面方位が、１つの｛１００｝面の結晶学的面方位から傾いており、その傾きの大きさが0.05°以上0.6°以下である単結晶砒化ガリウム基板上にエピタキシャル成長により結晶が形成されており、エピタキシャル結晶の少なくとも一部がＩｎ_x Ｇａ_(1-x) Ａｓ結晶（ただし０＜ｘ＜１）であり、かつエピタキシャル成長が熱分解気相成長方法によって行われることを特徴とする半導体エピタキシャル基板。 （もっと読む）

【課題】 水素注入ドーズおよび／またはアニーリング温度および時間を低減させることによって、費用を削減し、かつ、膜の性質を向上させることができる緩和Ｓｉ_１−ＸＧｅ_Ｘ（０＜ｘ＜１）層の形成方法を提供する。
【解決手段】 本発明による、半導体デバイスにおいて、ゲルマニウム含有量が高い緩和Ｓｉ_１−ＸＧｅ_Ｘ（０＜ｘ＜１）層を形成する方法は、シリコン基板を準備することと（１２）、歪Ｓｉ_１−ＸＧｅ_Ｘ（０＜ｘ＜１）層を堆積することと（１４）、歪ＳｉＧｅ層内にイオンを注入することであって、イオンは、シリコンイオンと、ホウ素およびヘリウムからなるイオンの群から選択されるイオンとを含み、Ｈ^＋イオンを注入することをさらに包含する、ことと（１６、１８）、アニーリングすること（２０）により歪ＳｉＧｅ層を緩和し、それにより、第１の緩和ＳｉＧｅ層を形成することと、半導体デバイスを完成することとを包含する。 （もっと読む）

本発明は、半導体材料製の多層構造用の製造方法に関し、この構造は、第１半導体材料製の基板（２０）と、第２半導体材料製の表面薄層を備え、これらの２つの半導体材料は実質的に異なる格子定数を有する。この方法は、支持基板（１００）上に表面薄層を備える層（１１０）を製造するステップと、支持基板及び堆積層によって形成される集合体（１０）中に脆化ゾーンを形成するステップと、集合体（１０）に対象基板（２０）をボンディングするステップと、この脆化ゾーンのレベルで分離するステップと、得られる構造の表面を処理するステップとを含むことを特徴とする。
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本発明は、複合マイクロエレクトロニック構造体の作製方法に関し、２つの基本マイクロエレクトロニック構造体１、３が、その２つの結合面で組み立てられる。本発明は、組立前に、接線応力状態における差が組み立てられる２つの面間で引き起こされ、この差が、組立条件に対する所与の条件下で、組立構造体内で所定の応力状態を得るように選択されることを特徴とする。
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ショットキーコンタクトなどのゲートコンタクトを形成する前にゲート埋込み部のアニーリングを行うことにより、ゲートリークが低減され、かつ／またはトランジスタなどの半導体デバイス内に高品質のゲートコンタクトを提供することができる。アニーリング中に封入層を使用することで、トランジスタのゲート埋込み部内の半導体への損傷がさらに低減される。アニーリングを、例えばデバイスのオーミックコンタクトのアニーリングによって提供することができる。したがって、埋込み部を形成する際のエッチングにより損傷をきたした埋込みゲートを提供することによって生じ得るゲート領域劣化が低減された、高品質のゲートコンタクトおよびオーミックコンタクトを提供することができる。
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本発明は、シリコン基材上にIV族元素をベースとするエピタキシャル層を化学蒸着により堆積させる方法であって、キャリヤーガスとして窒素または希ガスの一種を使用する、方法を提供する。本発明はさらに、ガス入口（１４）およびガス出口（１６）を有するチャンバー（１２）と、チャンバー（１２）の中にシリコン基材を取り付ける手段（１８）とを備えてなる化学蒸着装置（１０）を提供するが、該装置は、入口に接続され、なおかつキャリヤーガスとして窒素または希ガスを供給するように配置されたガス供給源を包含する。
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本発明は、サファイヤ基板上にＳｉ_ａＣ_ｂＮ_ｃ
（ｃ，ｂ＞０，ａ≧０）の組成からなる第１層を形成する第１段階と、Ｓｉ_ａＣ_ｂＮ_ｃ
（ｃ，ｂ＞０，ａ≧０）の組成からなる第１層の上にＧａＮ成分を含む窒化膜を形成する第２段階と、を含むことを特徴とするＧａＮ系窒化膜の形成方法に関する。
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【課題】絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法が提供される。
【解決手段】この方法で、歪み半導体は、あらかじめ形成された絶縁体上半導体基板の絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体層である。本発明のＳＳＯＩ基板を形成する際に、ウエハボンディングは使用されない。 （もっと読む）

ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

複数の縦型構造光学電子装置を結晶基板上に形成し、レーザリフトオフ処理で基板を取り除く工程を含んだ縦型構造光学電子装置の製造方法が開示されている。続いてこの方法は基板の代わりに金属支持構造体を形成する。１例ではこの形成には電気メッキ処理及び/又は無電メッキ処理が利用される。１例では縦型構造体はＧaＮ型であり、結晶基板はサファイヤ製であり、金属支持構造体は銅を含む。本発明の利点には、高性能で生産効率が高い大量生産用の縦型構造ＬＥＤの製造が含まれる。 （もっと読む）

【課題】 コストが低く歩留まりの高い、引っ張り歪みＳＯＩ層を形成するための方法および引っ張り歪みＳＯＩ層の構造を提供する。
【解決手段】 歪みＳｉベースの層を製造するための方法、この層に製造されるデバイス、ならびに、かかる層およびデバイスを含む電子システムを開示する。この方法は、基板上にＳｉＧｅ層をエピタキシャル成長させるステップと、このＳｉＧｅ層において様々なＧｅ濃度を生成するステップを含む。ＳｉＧｅ層内のＧｅ濃度は、Ｇｅ濃度が突然かつ著しく増大する固有のＧｅオーバーシュート・ゾーンを含む。ＳｉＧｅ層上に、Ｓｉベースの層をエピタキシャル堆積させ、これによって引っ張り歪みが与えられる。また、典型的にＳｉまたはＳｉＧｅである歪みＳｉベースの層を、異なるバルク基板または絶縁体に転写可能であることも開示される。 （もっと読む）