集積回路（ＩＣ）を製造する方法は、シャロウトレンチ分離（ＳＴＩ）技術を利用する。シャロウトレンチ分離技術は歪みシリコン（ＳＭＯＳ）プロセス中において使用される。トレンチ（３４）を形成した後、歪み材料（３６）を形成する。このプロセスは、埋込酸化膜（ＢＯＸ）層（１４）上の化合物半導体層１６上で利用される。
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非極性ａ面ＧａＮ／（Ａ１、Ｂ、Ｉｎ、Ｇａ）Ｎ多重量子井戸（ＭＱＷ）を製造する方法。ａ面ＭＱＷは、有機金属化学気相成長法（ＭＯＣＶＤ）によって適切なＧａＮ／サファイアテンプレート層上に成長し、井戸幅は２０Å〜７０Åの範囲である。ａ面ＭＱＷからの室温光ルミネセンス（ＰＬ）放射エネルギーは、自己無頓着ポアソン−シュレディンガー（ＳＣＰＳ）計算を使用してモデリングされた正方井戸傾向を伴った。最適ＰＬ放射強度は、ａ面ＭＱＷについて５２Åの量子井戸幅で得られる。
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【課題】より費用効果が高くより簡略な、大きな引張り応力および圧縮応力をそれぞれｎＦＥＴおよびｐＦＥＴのチャネル中で生成する方法を提供すること。半導体構造および製造方法を提供すること。
【解決手段】この製造方法は、基板中に浅いトレンチ分離（ＳＴＩ）（２５）を形成するステップと、基板上に第１の材料（３０）および第２の材料（４０）を設けるステップとを含む。第１の材料（３０）および第２の材料（４０）は、熱アニール・プロセスによって基板中に混合され、それぞれｎＦＥＴ領域の第１のアイランド（５０）、およびｐＦＥＴ領域の第２のアイランド（５５）を形成する。第１のアイランド（５０）および第２のアイランド（５５）の上に、材料層を形成する。ＳＴＩは、緩和して、第１のアイランド（５０）および第２のアイランド（５５）の緩和を促進する。第１の材料（３０）は、堆積または成長させたＧｅ材料とすることができ、第２の材料（４０）は、堆積または成長させたＳｉ：ＣまたはＣとすることができる。第１のアイランド（５０）および第２のアイランド（５５）の少なくとも一方の上に、歪みＳｉ層を形成する。 （もっと読む）

【課題】絶縁体上歪み半導体（ＳＳＯＩ）基板を作製する方法が提供される。
【解決手段】この方法で、歪み半導体は、あらかじめ形成された絶縁体上半導体基板の絶縁体層の上に直接配置された５０ｎｍ未満の厚さを有する薄い半導体層である。本発明のＳＳＯＩ基板を形成する際に、ウエハボンディングは使用されない。 （もっと読む）

ひずみ半導体層を形成するためのプロセス。かかるプロセスは、ウェハを加熱しながら、当該ウェハの上にわたって塩素ベアリングガス（例えば、塩化水素、塩素、四塩化炭層、及び、トリクロロエタン）を流すことを含む。ある実施例では、ひずみ半導体層（例えば、ひずみシリコン）を形成するためのテンプレート層として使用される半導体層に圧縮プロセスをする間、塩素ベアリングガスが流される。他の実施例では、圧縮操作の後、前記ウェハのポストベーク中、塩素ベアリングガスが流される。

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【課題】Ｇｅ含有層の下に生成される多孔質シリコンの層（または領域）を酸化することによりＳｉＧｅオンインシュレータを形成する簡単で直接的な方法を提供すること。
【解決手段】この方法は、正孔を多く含む領域が中に形成されたＳｉ含有基板、およびこのＳｉ含有基板の上のＧｅ含有層を備える構造を提供するステップと、この正孔を多く含む領域を多孔質領域に転換するステップと、実質的に緩和したＳｉＧｅオンインシュレータ材料を提供するために、この多孔質領域を含む構造をアニールするステップとを含む。 （もっと読む）

本発明によれば、成長基板ウエハ（１）が設けられ、前記成長基板ウエハ（１）の主平面（１００）に対して平行に存在する分離ゾ−ン（４）が当該成長基板ウエハ（１）内に形成され、前記成長基板ウエハ（１）に補助支持体ウエハ（２）が接合され、前記分離ゾーン（４）の層から成長基板ウエハ（１）の補助支持体ウエハ（２）とは反対側部分（１１）が当該分離ゾーン（４）に沿って分離され、前記補助支持体ウエハ（２）上に残った成長基板ウエハの残留部分（１２）上に、後続の半導体層列（５）のエピタキシャル成長のための成長面（１２１）が形成され、前記成長面（１２１）上に半導体層列（５）がエピタキシャル成長され、前記半導体層列（５）上にチップ基板ウエハ（７）が被着され、前記補助支持体ウエハ（２）が分離され、前記半導体層列（５）とチップ基板ウエハ（７）の接続部が、相互に分離された半導体チップ（２０）に個別化される。
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【課題】 低欠陥で実質的に緩和されたＳｉＧｅオン・インシュレータ基板材料を形成する方法を提供することにある。
【解決手段】 この方法は、Ｇｅ拡散に対する抵抗力のあるバリア層の上に存在する第１の単結晶Ｓｉ層の表面上にＧｅ含有層をまず形成するステップを含む。次に、加熱ステップは、最終的なＳｉＧｅ合金の融点に近く、Ｇｅを保持しながら積層欠陥の形成を遅らせる温度で実行される。加熱ステップは、第１の単結晶Ｓｉ層およびＧｅ含有層全体にわたってＧｅの相互拡散を可能にし、それによりバリア層の上に実質的に緩和された単結晶ＳｉＧｅ層を形成する。その上、加熱ステップは最終的なＳｉＧｅ合金の融点に近い温度で実行されるので、緩和の結果として単結晶ＳｉＧｅ層内に存続する欠陥はそこから効率よく消滅される。一実施形態では、加熱ステップは、２時間未満の期間の間、約１２３０〜約１３２０℃の温度で実行される酸化プロセスを含む。この実施形態は、最小表面ピッチングおよび低減されたクロスハッチングを有するＳＧＯＩ基板を提供する。 （もっと読む）

本発明は、エピタキシャル基板、例えば、ＧａＮ，ＳｉＧｅ，ＡｌＮまたはＩｎＮのエピタキシャル基板の製造方法、およびエピタキシャル基板上またはその中に作製された電子デバイスに関する。本発明の目的は、基板の影響を更に軽減することが可能であると同時に経済的に実行可能な、エピタキシャル基板の製造方法を提供することである。この目的は、以下のように達成することが出来る。すなわち、結晶性基板を用意し、原子種を基板に注入して脆性層を作成し、第１の温度で、基板の表面にエピタキシャル補強層を設け、第２の温度範囲で補強層を基板の副層とともに基板の残部から分離させて、これによって、この分離した材料によって、その上にホモエピタキシャル層またはヘテロエピタキシャル層の形成する擬似基板が作成される。 （もっと読む）

【課題】 ＳｉＧｅ厚さとＧｅ比とひずみ緩和との相互依存を切り離すために格子工学が使用される、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製作する方法を提供することにある。
【解決手段】 この方法は、選択された平面内格子定数と、選択された厚さパラメータと、選択されたＧｅ含有量パラメータとを有するＳｉＧｅ合金層を有するＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板材料を提供するステップであって、選択された平面内格子定数が一定値を有し、他のパラメータ、すなわち、厚さまたはＧｅ含有量の一方または両方が調整可能な値を有するステップと、選択された平面内格子定数を維持しながら、他のパラメータの一方または両方を最終選択値に調整するステップとを含む。この調整は、どのパラメータが固定され、どのパラメータが調整可能であるかに応じて、薄型化プロセスまたは熱希釈プロセスのいずれかを使用して達成される。 （もっと読む）