【課題】Ｇｅ系・ＳｉＧｅ系基板に高品質で平坦な半導体膜を形成する方法を提供する。
【解決手段】半導体膜の製造方法は、Ｇｅ系基板あるいはＳｉＧｅ基板を塩酸溶液あるいは弗酸添加塩酸溶液で洗浄し、洗浄後の基板をＣＶＤ成膜装置内で水素アニールし、ＣＶＤ層装置内に成膜ガスを導入し、半導体膜を形成する。 （もっと読む）

【課題】従来よりも結晶品質の優れたIII族窒化物結晶およびその形成方法を提供する。
【解決手段】所定の基材に第１のIII族窒化物結晶を成長下地層２としてエピタキシャル形成してなる下地基板に対して、１２５０℃以上の所定の温度で熱処理を行う。これにより、成長下地層２の表面には、島状結晶２Ｉによる三次元的な微細な凹凸形状が形成される。係る下地基板の上に、結晶層４として、第２のIII族窒化物をエピタキシャル形成する。結晶層４と下地基板３との界面には多数の微細な空隙５を介在することになるが、該空隙５の存在により、下地基板３からの転位の伝搬が抑制されるので、結晶層４の転位密度は低下する。結果的に、良好な結晶品質の結晶層４を得ることが出来る。 （もっと読む）

本発明は、一般に歪シリコンオンインシュレータ（ＳＳＯＩ）構造とその製造方法に関するものである。この方法は、歪シリコン層の歪を維持しつつその結晶化度を改善するための高温熱アニールを含む。
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【課題】移動度の向上したＭＯＳトランジスタを提供する。
【解決手段】半導体装置に伸張性のチャネル領域を形成する工程を包含する。一形態において、製造の中間段階において半導体装置のアモルファス部分を覆う応力層を歪ませる工程を包含する。上記半導体装置はマスクされており、応力層の一部における歪みは緩和される。製造途中の半導体装置のアモルファス部分を再結晶化することによって、応力層からの歪みを基板に伝達する。歪みの少なくとも一部は、装置の製造工程の間、基板に残存する。その結果、完成した装置の性能を向上させることができる。他の形態において、伸張性の応力層は、上記装置の第１部分を覆うよう形成され、圧縮性の応力層は、上記装置の第２部分を覆うよう形成される。伸張性の応力層は、ＰＭＯＳ装置において圧縮性のチャネルを形成し、圧縮性の応力層は、ＮＭＯＳ装置において伸張性のチャネルを形成する。 （もっと読む）

結晶半導体基板上に代替材料のエリアを形成する方法、並びにこの方法により形成された構造。このような代替材料のエリアは、ＭＯＳＦＥＴ又は電子デバイス若しくは光電子デバイスにおける活性エリアとしての使用に適している。
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半導体デバイスは、積層された複数の層群を有する歪み超格子層（325）、及び歪み超格子層の上方の応力層を含んでいる。歪み超格子層の各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体部分の結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを含んでいる。
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【課題】 成膜基板上に形成された機能性膜を、成膜基板から容易に剥離することができる剥離方法を含む機能性膜の製造方法を提供する。
【解決手段】 基板上に分離層を形成する工程（ａ）と、分離層上に、機能性材料を用いて形成される機能性膜を含む被剥離層を形成する工程（ｂ）と、分離層に外力を与えて分離層の層内又は界面に割れを生じさせることにより、被剥離層を基板から剥離し、又は、被剥離層と基板との接合強度を低下させる工程（ｃ）とを含む。 （もっと読む）

【課題】作製条件に特段の制限を設けることなく、III族窒化物結晶における表面平坦性の向上を実現する方法を提供する。
【解決手段】単結晶の基材１とその主面上にエピタキシャル形成されたIII族窒化物結晶膜からなる上部層２とで構成されたエピタキシャル基板１０を、窒素雰囲気下で１２５０℃以上の温度で加熱処理する。
【効果】表面におけるピットが低減することにより表面平坦性が改善し、また、III族窒化物結晶内の転位密度が熱処理前の１／２以下となる。 （もっと読む）

【課題】基板と、少なくとも２つの化合物ＡおよびＢを含む材料の複数の層のスタックとから成る積層層構造の製造方法を提供する。
【解決手段】化合物Ａが基板３上でホモエピタキシャル成長又はヘテロエピタキシャル成長が十分にできるような結晶構造を有し、スタック５の層の少なくとも一部は、ｘが０≦ｘ≦１の範囲を有する組成パラメータであり、且つ、組成パラメータ（１−ｘ_ｇ）が対応する層の厚みの上に徐々に、特に線形に増大する勾配組成Ａ_ｘＢ_{（１−ｘｇ）}を有する。表面粗さと転位密度に関して積層層構造１の品質を改善するため、スタック５内の勾配組成を有する層と後続層との界面で、組成パラメータが、勾配組成を有する層側の組成パラメータ（１−ｘ_ｇ）よりも小さくなるように選択される。本発明は、また、このような積層層構造１を製造する方法にも関する。 （もっと読む）

【課題】結晶品質の良好なIII族窒化物結晶の生成に好適なエピタキシャル基板を提供する。
【解決手段】オフ角が与えられてなるサファイア基材の上にIII族窒化物からなる上部層２を形成したうえで、１５００℃以上で、好ましくは１６５０℃以上で加熱処理を施すことにより、上部層２の結晶品質を向上させるとともに該上部層２の表面に数原子層高さよりも大きな繰り返し段差を与えたエピタキシャル基板１０を、III族窒化物結晶層３の成長用下地基板として用いる。III族窒化物結晶は段差部分からステップフロー成長するので、上部層２からの貫通転位はこれに伴い屈曲させられ、その後の結晶成長につれて偏在化する。得られるIII族窒化物結晶層３は良好な表面平坦性を有し、かつ、表面近傍の大部分は転移密度が１×１０⁷／ｃｍ²程度の低転位領域ＲＥ２となる。すなわち、エピタキシャル基板１０は結晶品質のよいIII族窒化物結晶形成に好適であるといえる。 （もっと読む）

貫通転位が実質的にない上部分を有する制限されたエリア領域を備えている、モノリシック格子不整合半導体ヘテロ構造の製造、ならびにこのような格子不整合ヘテロ構造をベースとした半導体デバイスの製造。
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【課題】 混合結晶配向のチャネル及びソース／ドレイン領域をもつ電界効果トランジスタを提供すること。
【解決手段】 ハイブリッド配向基板は、ｎ型電界効果トランジスタ（ｎＦＥＴ）が電子移動度に最適な半導体の配向内に配置され、ｐ型電界効果トランジスタ（ｐＦＥＴ）が正孔移動度に最適な半導体の配向内に配置される、相補型金属酸化膜半導体（ＣＭＯＳ）回路の製造を可能にする。本発明は、最適な半導体の配向内に完全に形成されたＦＥＴの性能利点が、デバイスのチャネルを最適な配向をもつ半導体内に配置することを必要とするだけで実現できることを開示する。様々な新しいＦＥＴ構造体が説明され、その全ては、ＦＥＴのチャネルは、ＦＥＴのソース及び／又はドレインとは異なる配向を有するという特徴を備えている。これらの新しいＦＥＴを組み込むことができるハイブリッド基板は、その製造方法と共に説明される。 （もっと読む）

【課題】
ウエーハ接着及び／又はウエーハ研磨なしに基板上に高い品質の歪層を製造する簡単な方法を提供すること。
【解決手段】
この発明は、歪をもたせる層に隣接した層に欠陥領域を形成する工程と、歪をもたせる層に少なくとも隣接した層を緩和させる工程とにより、基板上に歪層を製造する方法に関する。その歪層は別のエピタキシャル層に配置されることができる。そのように形成された層構造は種々の構成要素に好ましく適している。
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この発明は、基板上に歪層を有する層構造を製造する方法に関し、この方法は、歪を持たせる層に隣接する層内に、欠陥領域を形成する工程と、歪を持たせる層に隣接する少なくとも一つの層を緩和させる工程とを有する。この欠陥領域は、特に基板内に形成される。別のエピタキシャル層を配置することができる。このようにして形成した層構造は、有利には様々な種類の部品に適している。
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【課題】 単結晶半導体層の結晶品質を向上させつつ、単結晶半導体層を絶縁体上に安価に形成する。
【解決手段】 選択エピタキシャル成長を行うことにより、非晶質半導体層３と接触するように開口部５内に埋め込まれた単結晶半導体層６を形成した後、エッチングガスまたはエッチング液をシリコン酸化膜２、４に接触させることにより、シリコン酸化膜２、４をエッチング除去して、単結晶半導体基板１と非晶質半導体層３との間に空隙７を形成し、単結晶半導体層６を種として非晶質半導体層３の熱処理を行うことにより、非晶質半導体層３が単結晶化された単結晶化半導体層８を形成してから、単結晶半導体基板１と単結晶半導体層８との間の空隙７に埋め込み絶縁層９を形成する。 （もっと読む）

【課題】
本発明は、その都度異なる格子構造を有する基板上に１つ又は多数の層を有する単結晶応力緩和層構造を形成する方法に関する。特殊な構造では、この方法は、好ましくは応力緩和したＳｉ−Ｇｅ層構造上にひずみシリコンを形成するために使用される。さらに本発明は、このような層組織を、例えばＭＯＳＦＥＴ，ＭＯＤＦＥＴ，共振トンネルダイオード，フォト検出器や量子カスケード・レーザのような素子で使用することに関する。
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本発明は、初期結晶性基板（１）の表面に成長マスク（２０）を製造する方法に関し、本方法は、第一の材料からなる初期基板（１）の一方の側に第二の材料からなる層（２）を形成する工程、及び前記初期基板の表面領域を露出するため、第二の材料の層の厚さ内にパターンを形成することにより、前記初期基板の一方の側の領域を露出させ、前記領域を初期基板上の成長窓とする工程を含む。前記方法は、パターン形成が、第二の材料からなる層の下方に位置する初期基板（１）の表面層へのイオン注入によって行われ、この注入条件として、注入直後又は熱処理を行なった後で、前記初期基板の一方の側に、第一の材料が剥離された領域（５）ができることにより、第一の材料の剥離領域（５）を覆う第二の材料の領域が部分的に除去され、これによって初期基板（１）が部分的に露出し、初期基板上に成長窓（６）が形成されるような条件を用いることを特徴とする。本発明はまた、薄い結晶性の層を形成して受容基板上に移転する方法に関する。 （もっと読む）

組成変動を有する半導体層を備えている半導体構造を形成する。この半導体層の最上表面は、実質的にヘイズを有していない。
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半導体材料から選ばれた材料を含む有用層を除去した後にドナーウェハ（１０）をリサイクル方法であって、ドナーウェハ（１０）は基板（１）と多層構造（Ｉ）とを順次に備え、除去前の多層構造（Ｉ）は除去すべき有用層を備え、そのプロセスは除去が行われた側での物質除去を含み、物質除去の後に多層構造（Ｉ’）の少なくとも部分が残り、このバッファ構造（Ｉ’）の少なくとも部分は除去することができる別の有用層を１つ以上含み、有用層を再形成する補足的段階をともなわないことを特徴とする。本書はまた：本発明による少なくとも１つのリサイクル可能ドナーウェハ（１０）から薄層を除去する方法、本発明によるリサイクル可能ドナーウェハ（１０）に関する。
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本発明は、ゲルマニウムを含んでいる支持板（４）に配置されている薄膜半導体基体（２）を備えた半導体素子に関する。更にこの種の半導体素子を製造するための方法が記載されている。
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