【課題】高い結晶品質を有する、多様な材料からなる、完全に緩和した、又は歪んだ半導体層を積層するために絶縁体層の格子寸法を調整するための高い柔軟性を許容する、ＳＯＩ構造の作製のための基板を提供する。
【解決手段】実質的にシリコンからなる単結晶基板ウェハ１、電気絶縁性材料を含み、かつ２ｎｍ〜１００ｎｍの厚さを有する第一非晶質中間層２、立方晶系Ｉａ−３結晶構造と、（Ｍｅ１₂Ｏ₃）_-1-x（Ｍｅ２₂Ｏ₃）_xの組成と、基板ウェハの材料の格子定数と０％〜５％異なる格子定数とを有する単結晶第一酸化物層３を示される順序で含むことを特徴とする半導体ウェハ。 （もっと読む）

【課題】半導体素子において、半導体基板に存在するＢａｓａｌ Ｐｌａｎｅ転位に起因する素子特性の低下を抑制する。
【解決手段】半導体基板１０１と、半導体基板１０１の表面に形成された半導体層１０２と、半導体層１０２の上に形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１によって半導体層１０２から絶縁されたゲート電極１１３を備える。炭化珪素エピタキシャル層１０２は、ウェル領域１０５とゲート絶縁膜１１１との間にｎ型不純物を含む蓄積型チャネル層１１５を有し、ウェル領域１０５と蓄積型チャネル層１１５との間にｐ型の不純物を含むＢａｓａｌＰｌａｎｅ転位を刃状転位に変化させるための転位変化層１１６を有している。半導体基板１０１におけるＢａｓａｌ Ｐｌａｎｅ転位の密度は１０^４ｃｍ^−２以上であり、半導体層１０２の表面のうちゲート電極１１３に対向する部分におけるＢａｓａｌ Ｐｌａｎｅ転位の密度は１０^３ｃｍ^−２以下である。 （もっと読む）

【課題】複雑な処理を必要とせずに高濃度のＧｅを含有するＳｉＣＧｅ結晶を成長する方法を提供する。
【解決手段】基板上のＳｉＧｅ結晶薄膜を炭化することによりＳｉＣＧｅ結晶薄膜を製造する。 （もっと読む）

【課題】エピタキシャル成長及びその後のウェハ接合処理ステップを回避するＳＳＯＩ構造の製造方法を提供する。
【解決手段】歪み半導体オン・インシュレータ（ＳＳＯＩ）構造体を製造する。ＳＯＩ基板上に歪み半導体領域を生成するために、歪み記憶技術が用いられる。半導体領域が歪んでいるので、歪み半導体領域上に形成されたトランジスタは、より高いキャリア移動度を有する。（ｉ）薄いアモルファス化層を生成するためのイオン注入と、（ｉｉ）アモルファス化層上への高応力膜の堆積と、（ｉｉｉ）アモルファス化層を再結晶させるための熱アニールと、（ｉＶ）高応力膜の除去とを含む。再結晶化プロセスの間、ＳＯＩ基板は応力を受けたので、最終的な半導体層も、応力を受ける。応力の量及び応力の極性（引張又は圧縮）は、高応力膜のタイプ及び厚さによって制御することができる。 （もっと読む）

【課題】 炭素ドープされたシリコンエピタキシャル層における置換炭素含量を改善する方法の提供。
【解決手段】 シリコンと炭素を含有するエピタキシャル層を形成し処理する方法が開示される。一以上の実施形態によれば、処理により、エピタキシャル層における格子間炭素が置換炭素に変換される。個々の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理に関する。個々の実施形態において、エピタキシャル層の処理は、例えば、レーザアニール、ミリ秒アニール、急速熱アニール、スパイクアニール、又はそれらの組合せによって短時間アニールすることを含む。実施形態には、シリコンと炭素を含有するエピタキシャル層の少なくとも一部のアモルファス化が含まれる。 （もっと読む）

応力増強ＭＯＳトランジスタ（３０）およびその作製方法を提供する。第１の表面（３７）を有する半導体層（３８）を含むセミコンダクタ・オン・インシュレータ構造（３６）が提供される。歪み誘起エピタキシャル層（５０）が、前記第１の表面（３７）上にわたってブランケット堆積され、次いで、前記第１の表面（３７）上を覆うソース領域（５１）およびドレイン領域（５２）を作成するために使用されうる。
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【課題】 リンでドープされたシリコンと炭素を含有するエピタキシャル層を形成する方法を提供する。
【解決手段】 圧力は、堆積中１００トール以上に維持される。方法は、置換型炭素を含む膜の形成を生じさせる。特定の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理に関する。 （もっと読む）

【課題】接合の前に最上層を有するドナー・ウェーハ基板上への熱負荷を軽減すること、および、にも拘らず接合の良好な結果を達成すること。
【解決手段】ドナー・ウェーハを作製するために、第１の面内格子定数を持つ第１の基板と、該第１の基板上に、上部が格子緩和状態で第２の面内格子定数を有する空間的に組成傾斜した緩衝層とを準備し、該組成傾斜した緩衝層上に、格子緩和状態で第３の面内格子定数を有する半導体材料の組成非傾斜層を形成し、該組成非傾斜層上に半導体材料の最上層を形成する。また、持ち運び用ウェーハを作製するために、第２の基板を準備し、該第２の基板上に絶縁層を形成し、ドナー・ウェーハを持ち運び用ウェーハに接合する。 （もっと読む）

【課題】 シリコンを含有するエピタキシャル層の形成方法を提供する。
【解決手段】 特定の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるエピタキシャル層の形成と処理に関する。特定の実施形態において、エピタキシャル層の形成は、プロセスチャンバ内の基板をシランや高次シランのような二つ以上のシリコン源を含む堆積ガスにさらすことを含んでいる。実施形態は、エピタキシャル層の形成中にリンドーパントのようなドーパント源を流すステップと、リンドーパントを含まずにシリコン源ガスによる堆積を続けるステップとを含む。 （もっと読む）

【課題】軽量で薄く、好ましくは可撓性を有する光センサ、光電変換素子、光電変換装置、及び半導体装置を作製することを課題とする。
【解決手段】第１の絶縁膜上に、フォトダイオードと、前記フォトダイオードの出力電流を増幅する増幅回路とを有する第１の素子と、第２の絶縁膜上に、カラーフィルタと、前記カラーフィルタ上にオーバーコート層とを有する第２の素子とを有し、前記第１の素子と前記第２の素子は、前記第１の絶縁膜と前記第２の絶縁膜を接着材で接着することにより、貼り合わされている半導体装置に関する。また前記増幅回路は、薄膜トランジスタを有するカレントミラー回路である。またカラーフィルタに代えて、カラーフィルムを用いてもよい。 （もっと読む）

【課題】 逆行性炭素プロファイルを有する低欠陥Ｓｉ：Ｃ層を有する半導体構造体及びその形成方法を提供する。
【解決手段】 炭素置換型単結晶シリコン層の形成は、特に高炭素濃度において多くの欠陥を生じやすい。本発明は、シリコン内の高炭素濃度に対しても低欠陥の炭素置換型単結晶シリコン層を与えるための構造体及び方法を提供する。本発明によれば、炭素注入の積極的逆行性プロファイルが、固相エピタキシ後に得られる炭素置換型単結晶シリコン層内の欠陥密度を減少させる。これは、圧縮応力及び低欠陥密度を有する半導体構造体の形成を可能にする。半導体トランジスタに適用されるとき、本発明は、チャネル内に存在する引張応力により向上した電子移動度を有するＮ型電界効果トランジスタを可能にする。 （もっと読む）

【課題】デバイス中のベーサルプレーン転位を低減させること。
【解決手段】炭化珪素半導体基板１００は、炭化珪素単結晶基板１０１上に、窒素（Ｎ）をドープしたＮドープｎ型ＳｉＣエピタキシャル層１０２、およびリン（Ｐ）をドープしたＰドープｎ型ＳｉＣエピタキシャル層１０３が順に積層されている。Ｎドープｎ型ＳｉＣエピタキシャル層１０２およびＰドープｎ型ＳｉＣエピタキシャル層１０３は、エピタキシャル成長時に２種類以上のドーパント、たとえば、窒素およびリンを用いることによって形成される。 （もっと読む）

【課題】結晶粒の幅を制御することが可能な結晶性半導体膜の作製方法、さらには、特定の結晶構造を有し、且つ結晶粒の幅を制御することが可能な結晶性半導体膜の作製方法を提供する。
【解決手段】基板上に絶縁膜を形成し、絶縁膜上に非晶質半導体膜を形成し、非晶質半導体膜上に、キャップ膜を形成し、キャップ膜を透過する連続発振又は繰り返し周波数が１０ＭＨｚ以上のレーザビームが非晶質半導体膜に照射されるように走査して非晶質半導体膜を溶融させた後結晶化する。このとき、レーザビームのビームスポットにおける長さ方向及び幅方向のエネルギー分布はガウス分布であり、非晶質半導体膜の一領域あたりにレーザビームを５マイクロ秒以上１００マイクロ秒以下照射するようにレーザビームを走査する。 （もっと読む）

【課題】従来の不具合を抑制しながらキャリアの移動度を高くすることができる半導体装置及びその製造方法を提供する。
【解決手段】溝８内にｐ型のＳｉＧｅ混晶層４９ａがエピタキシャル成長法により形成され、その上にｐ型のＳｉＧｅ混晶層４９ｂがエピタキシャル成長法により形成されている。更に、ＳｉＧｅ混晶層４９ｂ上にｐ型のＳｉＧｅ混晶層４９ｃがエピタキシャル成長法により形成されている。なお、ＳｉＧｅ混晶層４９ａの最表面の溝８の底からの高さａ₄は、シリコン基板１の表面を基準としたときの溝８の深さよりも低い。また、ＳｉＧｅ混晶層４９ｂの最表面の溝８の底からの高さｂ₄は、シリコン基板１の表面を基準としたときの溝８の深さよりも高い。更に、ＳｉＧｅ混晶層４９ａ及び４９ｃ中のＧｅ濃度は、ＳｉＧｅ混晶層４９ｂ中のＧｅ濃度より低い。 （もっと読む）

本発明は、シリコン基板（１）の製造方法に関し、該製造方法は、実質的に平坦なシリコン表面を有するシリコン基板を設ける工程と、多数の孔（２）を有する多孔質のシリコン表面、とりわけマクロ孔および／またはメソ孔および／またはナノ孔を有する多孔質のシリコン表面を形成する工程と、シリコンに挿入すべき次のような充填材料（３）、すなわち、該孔（２）の直径より小さい直径を有する充填材料（３）を設ける工程と、該充填材料（３）を該孔（２）に挿入する工程と、場合によっては、過剰な充填材料（３）を該シリコン基板から除去する工程と、該孔（２）に充填された充填材料（３）を有する該シリコン基板（１）を、約１０００℃〜約１４００℃の間の温度でアニールすることにより、形成された該孔（２）を閉鎖して該充填材料（３）を閉じ込める工程とを有することを特徴とする。
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半絶縁エピタキシャル層を製造する方法は、基板の表面上あるいは第１のエピタキシャル層の表面上にホウ素注入領域を形成するために、基板あるいは基板上に形成された第１のエピタキシャル層にホウ素イオンを注入すること、および半絶縁エピタキシャル層を形成するために基板のホウ素注入領域上あるいは第１のエピタキシャル層のホウ素注入領域上に第２のエピタキシャル層を成長させることを含む。

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反復して行うブランケット堆積と選択的エッチングとのサイクル的なプロセスによって、半導体ウィンドウ（１１４）内にエピタキシャル層（１２５）を選択的に形成する。ブランケット堆積フェーズは、フィールド酸化物等の絶縁領域（１１２）上へ非エピタキシャル材料（１２０）を残し、選択的なエッチングフェーズは、優先的に非エピタキシャル材料（１２０）を除去し、且つ、堆積されるエピタキシャル材料（１２５）はサイクル毎に堆積される。エピタキシャル材料（１２５）の品質は、絶縁体（１１２）上で堆積が発生しない選択的プロセスよりも向上する。プロセスのエッチングフェーズ中にゲルマニウム触媒を使用することは、エッチング速度を促進し、且つ、複数のサイクルを介する等温および／または等圧条件の維持費用の節約を容易にする。スループットおよび品質は、トリシランの使用、絶縁領域（１１２）上への非晶質材料（１２０）の形成、および各堆積フェーズにおける非晶質：エピタキシャル材料の厚さの比の最小化によって向上する。 （もっと読む）

【課題】Ｓｉナノワイヤバッファ層を備えたシリコン上に化合物半導体層を提供する。
【解決手段】この方法では、絶縁体層１０４は、先端が露出したＳｉナノワイヤ１０６と共に、Ｓｉ基板１０２に覆い被さって形成される。化合物半導体１１０は、Ｓｉナノワイヤの先端１０８に選択的に堆積される。横方向エピタキシャル拡散（ＬＥＯ）プロセスにより、絶縁体に覆い被さる化合物半導体層を形成するために、化合物半導体がコーティングされたＳｉナノワイヤの先端から、化合物半導体が成長する。通常、Ｓｉ基板に覆い被さる絶縁体層は、熱軟化性絶縁体（ＴＳＩ）、二酸化ケイ素、またはＳｉｘＮｙ（ｘ≦３およびｙ≦４）である。化合物半導体は、ＧａＮ、ＧａＡｓ、ＧａＡｌＮ、またはＳｉＣでもよい。 （もっと読む）

【課題】別々の表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供する。
【解決手段】第一のデバイス領域２は、第一の等価結晶面の組の一つの方位に配向した実質的に平坦な表面１６Ａを有し、第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面１６Ｂを有する突起形半導体構造物１８を含む。そのような半導体基板を用いて、半導体デバイス構造を形成することができる。詳しくは、第一のデバイス領域に第一の電界効果トランジスタ（ＦＥＴ）を形成することができ、第一のＦＥＴは、第一のデバイス領域の実質的に平坦な表面に沿って延在するチャネルを含む。第二のデバイス領域に第二の、相補ＦＥＴを形成することができ、第二の、相補ＦＥＴは、第二のデバイス領域にある突起形半導体構造物の複数の交差する表面に沿って延在するチャネルを含む。 （もっと読む）

少なくとも１つの未完成表面に、レーザアニールプロセスを施すことを含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造のシステム、方法および製品。ＳＯＩ構造の製造には、さらに、ドナー半導体ウェハの注入表面にイオン注入プロセスを施して、ドナー半導体ウェハに剥離層を作成し、剥離層の注入表面を、絶縁基板に接合し、剥離層を、ドナー半導体ウェハから分離して、少なくとも１つの劈開面を露出し、少なくとも１つの劈開面に、レーザアニールプロセスを施す各工程を有してなる。
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