【課題】 ジッタの低減化が図られたクロック供給回路を提供。
【解決手段】 第１の周波数の第１のクロックで動作する第１の回路ブロック１０と、第１のクロックを２逓倍して第２の周波数の第２のクロックを生成する逓倍回路３０と、第２の周波数と同一の第３のクロックで動作する第２の回路ブロック２０と、第２のクロックと第２の回路ブロック２０を経由した第４のクロックの２つのクロックの周波数と位相が一致するようその周波数が制御された第５のクロックを生成するＰＬＬ回路４０と、第５のクロックを遅延させる遅延回路６０からの遅延クロックで動作するモニタ回路２３と、第２のクロックとモニタ回路２３を経由した第６のクロックとの位相の早遅に応じて第２の回路ブロック２０の第１の周波数に同期したジッタを打ち消すようあらかじめジッタが印加された第３のクロックを生成して第２の回路ブロック２０に供給するジッタキャンセル回路５０とを備えた。 （もっと読む）

【課題】 所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する。
【解決手段】 ２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路２と位相差検出信号Ｓｆの電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路３を有する位相同期回路８、位相の異なる複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４、及び、第１入力クロック信号Ｃ１の信号レベルの変化タイミングを参照クロック信号Ｃ３の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路５を備え、位相調整後の第１入力クロック信号Ｃ４と基準クロック信号Ｃ０が外部回路を経由して得られる遅延クロック信号Ｃ２を位相比較回路２に入力する。 （もっと読む）

【課題】発振の成長初期におけるパルス信号のスパイク状波形による悪影響を除去し得るパルス信号発生器及びクロック信号発生器を提供する。
【解決手段】クロック信号ＣＬＫの平均の直流電圧値Ｖｄｕｔｙが所定の基準値ＶＲを超えたことを検出してこのことを表す第１の状態信号Ｄｉｎを形成する比較器１７と、第１の状態信号Ｄｉｎが立ち上がった後にブロックしていたクロック信号ＣＬＫを出力するＤフリップフロップ回路１８及びナンドゲート回路１４からなる論理回路とを有する。 （もっと読む）

【課題】４相出力２（２ｎ＋１）移相器を提供すること。
【解決手段】本発明の４相出力２（２ｎ＋１）分周移相器は、第１分周器（１）と、第２分周器（２）とを具備している。第１分周器（１）は、２（２ｎ＋１）（ｎは１以上の整数）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号（ＩＮ）を入力し、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して（２ｎ＋１）分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。第２分周器（２）は、その信号が有する２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。 （もっと読む）

【課題】外部からクロック信号と非同期にリセット信号等の入力信号が入力される半導体集積回路において、入力信号に混入したノイズを高精度に除去する。
【解決手段】この半導体集積回路は、入力回路から出力される外部入力信号が活性化されたときにシステムクロック信号の生成を開始するシステムクロック信号生成回路と、システムクロック信号に同期して、外部入力信号を初段のフリップフロップにおいてサンプリングし、サンプリングによって得られた信号を順に伝播する従属接続された複数のフリップフロップ、及び、入力回路から出力される外部入力信号と終段のフリップフロップの出力信号とが活性化されているときに、内部回路に供給する内部入力信号を活性化する論理回路を含むサンプリング回路と、内部入力信号に基づいて、外部入力信号がノイズにより活性化されたのか否かを判定する制御回路とを具備する。 （もっと読む）

【課題】外部からクロック信号と非同期にリセット信号等の入力信号が入力される半導体集積回路において、入力信号に混入したノイズを高精度に除去する。
【解決手段】この半導体集積回路は、入力信号が活性化されているときに、該入力信号をサンプリングするために用いられるサンプリングクロック信号を生成するサンプリングクロック信号生成回路と、従属接続された複数のフリップフロップを含むサンプリング回路であって、入力信号が活性化されているときに、サンプリングクロック信号に同期して初段において該入力信号をサンプリングし、サンプリングによって得られた信号を順に伝播すると共に、該入力信号が非活性化されたときに、フリップフロップの出力信号を非活性化状態に設定することにより、終段のフリップフロップの出力信号に基づいて、内部回路に供給する入力信号を生成するサンプリング回路とを具備する。 （もっと読む）

【課題】レゾルバやロータリエンコーダ等、センサ検出信号に本来含まれる位相差の同期回路による消失を防止して高精度化をはかる。
【解決手段】クロックに同期してカウントデータを出力する同期カウンタ回路であって、被測定信号の立ち上がりエッジがクロックの任意のタイミングを基準に前に位置するか後ろに位置するかを判別し、当該判別結果をカウントデータに付加して出力するカウントデータ生成手段（１、２）を設ける。 （もっと読む）

【課題】異なる位相を有する複数個のドラウジークロック信号を発生する集積回路装置を提供する。
【解決手段】外部から入力される外部クロック信号に応答して、異なる位相を有する複数個のクロック信号を出力する位相同期部と、複数個のクロック信号を第１比率で分周し、相互間に同じ位相差を有するように整列して、前記複数個のクロック信号よりも周波数が低くかつ異なる位相を有する複数個のドラウジークロック信号を発生し、複数個のドラウジークロック信号を内部回路の性能をテストするために内部回路に出力するドラウジークロック信号出力部と、複数個のクロック信号のうち、０°の位相を有するクロック信号を第１比率で分周して位相同期部の入力端にフィードバックさせるフィードバック部と、を備える集積回路装置である。 （もっと読む）

状態マシン回路を使用して、多重入力クロック信号のそれぞれのクロック信号を選択し、そのような入力クロック信号に応答して、合成クロック信号を生成するクロック合成回路へ供給する、多重化回路を制御することができる。
状態マシン回路の構成は、例えば、合成クロック信号が、スペクトル拡散クロック信号、および／または入力クロック信号のそれぞれの名目周波数よりも大きい名目周波数を有するクロック信号、となるようにすることができる。
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【課題】多相クロックを生成する。
【解決手段】多相クロックを生成するためのシステムと方法が開示される。一実施形態において、多段電圧制御発振器（「VCO」）(302)が、所望の数のクロック位相出力を生成するクロック分周器(304)に複数のクロック位相(ck0−ck5)を伝達する。この実施形態のクロック分周器(304)は、ステートマシンを含み、それは、例えば複数の逓減されたクロック位相を提供する改良型ジョンソンカウンタ(316)であり、それらのクロックの各々は独立した改良型シフトレジスタ(306-314)に接続される。各改良型シフトレジスタは、D型フリップフロップを含み、各D型フリップフロップは別個のクロック位相出力を提供する。一実施形態において、多相クロックのクロック位相出力の数は、VCOのクロック位相の数に改良型ジョンソンカウンタの所望状態の数を掛け合わせる関数である。 （もっと読む）

【課題】入力される電圧信号のレベルが回路の動作電源電圧より上昇した場合でも、正確な符号化動作を行うことができるパルス位相差符号化回路を提供する。
【解決手段】Ａ／Ｄ変換回路１１を構成するパルス位相差符号化回路１３において、カウンタ２のカウント値をデータラッチ回路４にラッチさせるタイミング信号を生成するため、符号化周期信号ＰＢに所定の遅延時間Ｔ12を付与する遅延回路１２を、電圧入力端子に与えられる電圧信号Ｖinのレベルが上昇するのに応じて遅延時間が短縮されるように構成する。具体的には、遅延回路１２を、リングディレイライン１を構成するＮＯＴゲートと同じＮＯＴゲートを、リングディレイライン１を構成する直列段数の１／２となる段数で直列接続して構成し、それらのＮＯＴゲートを、Ａ／Ｄ変換対象となる入力電圧Ｖinを電源として動作させる。 （もっと読む）

【課題】経時変化や温度変化に拘らず、常に最適なタイミングの調整をすることが可能な位相制御回路を実現する。
【解決手段】位相を制御する位相制御回路において、クロック信号を遅延する可変遅延回路と、遅延されたクロック信号がクロック入力端子に入力され、データ信号がデータ入力端子に入力される第１のフリップフロップ回路と、データ信号がクロック入力端子に入力され、遅延されたクロック信号がデータ入力端子に入力される第２のフリップフロップ回路と、第２のフリップフロップ回路の出力信号に基づいて可変遅延回路の遅延量を制御する積分回路とを備える。 （もっと読む）

【課題】偶数番目、奇数番目のデータのデューティの変動等に個別に対応し補正可能な、クロックアンドデータリカバリ回路の提供。
【解決手段】互いに位相が９０度ごと離間した４相のクロック信号を生成する４相生成回路１０と、位相が１８０度離間した２つのクロックを入力して位相を補間し、前記補間した信号、及び、前記補間した信号と逆相の信号を出力する第１及び第２のインタポレータ３０_１及び３０_２と、前記第１、第２のインタポレータからの４相のクロックを入力し、第１及び第２インタポレータ３０_１及び３０_２から出力される４相のクロック信号はそのままバッファリングして出力し、第１及び第２のインタポレータ３０_１及び３０_２からの４相のクロック信号のうち、位相が相隣る２つのクロック信号を補間してなる４相のクロックを生成する４相８相変換回路８０とを備える。 （もっと読む）

【課題】較正正確度が改善されたオンダイターミネーション制御装置を提供する。
【解決手段】コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、オンダイターミネーション制御部の出力電圧からオフセット電圧値を検出してキャパシタに保存し、保存されたオフセット電圧値を相殺した電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、オフセット補償部の出力を一定時間保存するラッチと、ラッチの出力をカウントしてコード信号を増加又は減少させるカウンタとを含む。 （もっと読む）

【課題】電源投入時または回路動作中に電源ラインやグランドラインに伝播するノイズによって、記憶回路が誤動作してしまっていた。この記憶回路をメモリ装置の書き込みと消去との制御信号のラッチ回路として使用した場合、メモリ装置の内容が意図せずに書き換えられてしまうことがあった。
【解決手段】本発明のメモリ回路を構成する記憶回路は、第１のラッチ回路５とこれの反転データを入力する第２のラッチ回路６と、第１のラッチ回路５と第２のラッチ回路６の反転出力信号とを入力するアンド回路１３とを有している。通常時は、第１，第２のラッチ回路同士は、保持するデータが互いに反転しているため、アンド回路１３の出力に変化はないが、ノイズなどにより第１，第２のラッチ回路が保持するデータが互いに同じになると、アンド回路１３からはデータが出力されない。したがって、メモリ回路の電源投入時、動作時を問わず誤動作を防止することができる。 （もっと読む）

【課題】クロック信号を発生するクロック発生回路及び方法を公開する。
【解決手段】クロック発生回路は、外部クロック信号を直接受信して、反転された外部クロック信号を発生するインバータと、一番目のループ回路が反転外部クロック信号を受信してｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれがｎ個のノードの対応する１つからｎ個の中間内部クロック信号それぞれを発生し、ｎ個の中間内部クロック信号の周波数が外部クロック信号及び反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信し、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータそれぞれと、を具備するｎ個のインバータの集合で構成されている。 （もっと読む）

【課題】複数のクロック信号源と、複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、同期関係を解析してクロックツリーを最良に生成する。
【解決手段】複数のクロック信号源と、この複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、クロック同期関係解析手段１０によって、同期関係を解析し、この解析結果に基づいて、クロックツリー構成手段２０によって、クロックツリーを生成するため、クロックツリーを再構成することなく、クロックスキューを低減することができる。また、論理回路からクロックが供給されるクロック同期素子（フリップフロップ）が、どちらの信号源に同期して動作するかが分かるため、クロックスキューが小さく、消費電力が少ないクロックツリーを簡単に構成してタイミング違反による回路誤動作を防ぐことができる。 （もっと読む）

【課題】周波数制御値に応じて複数種類の周波数のクロック信号を出力する周波数発生器において、各出力間で前記周波数制御値に対する応答性に誤差が発生せず、かつ各出力のジッタを少なくできるようにする。
【解決手段】加算器１１０において、与えられた周波数制御値とフリップフロップ１３０の出力とが加算され、加算結果が変換テーブルに基づいて変換回路１２０所定の値に変換される。変換された値は、動作クロック信号に同期してフリップフロップ１３０によって保持されて出力される。一方、加算器１４０において、前記周波数制御値とフリップフロップ１６０の出力とが加算され、加算結果が前記変換テーブルとは別の変換テーブルに基づいて変換回路１５０によって所定の値に変換される。変換された値は、前記動作クロック信号に同期してフリップフロップ１６０によって保持されて出力される。 （もっと読む）

【課題】クロック信号に同期して動作する同期回路において、簡単な構成の回路で、ノイズの発生やＩＲドロップ、ピーク消費電流の増大などを大幅に低減することができる半導体集積回路およびその設計方法を提供する。
【解決手段】本発明の半導体集積回路は、複数の組み合わせ回路間に挿入された複数のフリップフロップと、複数のフリップフロップにクロック信号を分配するクロックツリーとを有し、クロック信号により同期動作する。複数のフリップフロップは、クロックツリーからクロック信号が正相で分配され、この正相のクロック信号の立ち上がりエッジに同期して動作する複数の正エッジフリップフロップと、クロックツリーからクロック信号が逆相で分配され、この逆相のクロック信号の立ち下がりエッジに同期して動作する複数の負エッジフリップフロップとを含む。 （もっと読む）

【課題】各入力回路の位置に応じた適切な到達遅延時間を有する複数のクロックツリーを備えたことにより、動作周波数等の設計マージンが小さく、歩留まりの高い大規模半導体集積回路装置を提供することを目的とする。
【解決手段】同期回路を動作させるための基本クロックを発生させる原発振器と、ＣＰＵやメモリや特定用途用に構成されたロジック等を指す機能ブロックと、原発振器１０で生成されるクロックを入力し、機能ブロックを駆動するクロックツリーと、機能ブロック間で情報の授受を行う非同期ＦＩＦＯ等で構成されるブロックである非同期Ｉ／Ｆブロック１５と、を備えて構成し、各機能ブロックのＬＳＩ上の位置に応じて、クロックツリーの到達遅延時間を適切に設定する。 （もっと読む）