【課題】互いに同じタイミングで反転した信号波形を有する２つのクロック信号を出力するクロック生成装置を提供する。
【解決手段】クロック信号生成装置は、第１、第２及び第３のＤフリップフロップを備え、第１のＤ入力端子への入力信号を出力する第１の出力端子と、第１のＤ入力端子への入力信号を反転出力すると共に、出力を第１のＤ入力端子に入力する第１の反転出力端子とを備え、第２のＤフリップフロップは、第１のＤフリップフロップの第１出力端子からの出力を入力する第２のＤ入力端子と、第２のＤ入力端子への入力信号を第１出力として出力する第２の出力端子とを備え、第３のＤフリップフロップは、第１のＤフリップフロップの第１反転出力端子からの出力を入力する第３のＤ入力端子と、第３のＤ入力端子への入力信号を第２出力として出力する第３の出力端子とを備え、第１出力と第２出力とは互いに同じタイミングで反転した信号波形を有する。 （もっと読む）

【課題】設計が容易でグリッチノイズを発生させることなくクロック信号の立ち上がりと立ち下がりの両エッジを用いて入力信号をラッチする。
【解決手段】排他的論理和回路ＸＯＲ３の入力端には、排他的論理和回路ＸＯＲ１の出力信号とフリップフロップＸＤＦ１の出力信号とが入力され、フリップフロップＤＦ１の入力端子Ｄには、排他的論理和回路ＸＯＲ２の出力信号が入力されてクロック信号ＣＬＫの立ち上がりタイミングで入力データＤが出力されて保持され、また、フリップフロップＸＤＦ１の入力端子Ｄには、排他的論理和回路ＸＯＲ３の出力信号が入力されてクロック信号ＣＬＫの立ち下がりタイミングで入力データＤが出力されて保持され、排他的論理和回路ＸＯＲ４の入力にはフリップフロップＤＦ１の出力信号とフリップフロップＸＤＦ１の出力信号が入力され、排他的論理和回路ＸＯＲ４の出力が最終出力結果ＯＵＴとして出力される。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】短い時間で精度良くデータを記録する。
【解決手段】図１の遅延信号生成装置は、光ディスク記録装置に設けられる。検出部１０５は、第２遅延信号と第１遅延信号の遅延量の差が検出用パルス信号のパルス幅となるときの第２遅延セレクト信号を求め、その第２遅延セレクト信号に対応する出力位置と第１遅延セレクト信号に対応する出力位置との間にあるバッファの数を、検出結果として出力する。遅延量制御部１０６は、上記検出結果に基づいて、制御入力信号を求める。記録用ディレイライン１０１は、上記制御入力信号に応じた遅延量だけ記録用クロックを遅延させる。制御入力信号を求める遅延キャリブレーション動作は、記録中に行われる。 （もっと読む）

【課題】半導体集積回路の外部入出力信号のタイミングを自動的に調整する。
【解決手段】半導体集積回路は、内部セルの動作クロック信号に同期して当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップ（１０）を有する入出力セル（１）を備えている。 （もっと読む）

【課題】半導体集積回路装置において、回路の占有面積の増大を最小限に抑えつつ、電源ノイズに起因する誤った信号の伝達を確実に防止し、ＥＳＤイミュニティを向上させること。
【解決手段】電源セル（５０２）内に電源ノイズ検出回路（２００）を設ける。一方、Ｉ／Ｏセル５０６内にノイズキャンセラ（３００）を設ける。電源ノイズ検出回路２００によって、高レベル側電源電圧（ＨＶＤＤ）に重畳する正極性／負極性の電源ノイズ、および低レベル側電源電圧（ＶＳＳ１）に重畳される正極性の電源ノイズのいずれかを検出し、ノイズキャンセラ３００を動作させる。これによって、電源ノイズに起因する誤った信号の伝達が確実に阻止され、電子機器の重大な誤動作が防止される。 （もっと読む）

【課題】単発ノイズを効果的に除去でき、かつ、比較的簡易な回路構成のフィルタ回路を提供すること。
【解決手段】１クロック前の出力データＤ＿ＯＵＴ（Ｎ−１）と、１クロック前の入力データＤ＿ＩＮ（Ｎ−１）および２クロック前の入力データＤ＿ＩＮ（Ｎ−２）の双方との差分絶対値Ｓ１２，Ｓ１４が、それぞれ減算器１２，１４にて算出される。セレクタ１８によって、Ｓ１２＜Ｓ１４のときには１クロック前の入力データＤ＿ＩＮ（Ｎ−１）が現在の出力データＤ＿ＯＵＴ（Ｎ）となり、Ｓ１２≧Ｓ１４のときには２クロック前の入力データＤ＿ＩＮ（Ｎ−２）が現在の出力データＤ＿ＯＵＴ（Ｎ）となる。 （もっと読む）

【課題】クロックフィールドをサンプリングするサンプリングクロックがＡＣＴＩＶＥ系とＳＴＡＮＤＢＹ系とで同期が取れていない場合でも、系切替時におけるハザードノイズの発生を防止することが可能なクロック非同期切替装置の提供。
【解決手段】 カウンタ回路２４のＥＸ・ＯＲ回路２８で入力クロックｃ５ｂのレベル変化が検出されると、カウントアップ部２９はカウントを開始する。そして、所定カウント値Ｎ以下で次のレベル変化が検出されると、最初のレベル変化で検出されたパルスはハザードノイズと判定し、カウント値を０にクリアする。ノイズマスク回路３５はカウント値が０である間入力クロックｃ５ｂの出力をマスクする。 （もっと読む）

【課題】低コストで電流ピークを効果的に抑制することができる半導体装置を得る。
【解決手段】ステップＳＴ１において、モジュールＡ２１とモジュールＢ２２とのクロック位相を一致させた後、ステップＳＴ２において、モジュールＡ２１からモジュールＢ２２にデータ転送を行う。その後、ステップＳＴ３において、モジュールＡ２１のクロックＣＬＫＡとモジュールＢ２２のクロックＣＬＫＢとのクロック位相差を所定の大きさに設定した後、ステップＳＴ４において、モジュールＡ２１とモジュールＢ２２とがそれぞれ独立に所定の演算処理を行う。そして、ステップＳＴ５において、モジュールＡ２１のクロックＣＬＫＡとＣＰＵ２５のクロックＣＬＫＰとの位相を一致させた後、ステップＳＴ６においてモジュールＡ２１の演算結果をＣＰＵ２５で読み取る。 （もっと読む）

【課題】 スイッチング電流（過渡的な貫通電流）等による瞬間の過渡電流が、内部配線を流れる事による配線からの電磁波の直接輻射、及びその結果生じる内部電源の電圧降下や、急激な電圧変化によって、その信号がＩＯ出力端子に重畳され出力される事で生じる間接輻射による不要輻射が、無視できないレベルとなってきている。
【解決手段】 エーシック内部のクロックのスキュー調整を分散化させそのエーシックを用いたシステムでエーシックで不要輻射が生じないようにする。特に同一のクロック端子に接続されてその端子からのクロックスキューが互いに異なるブロックを少なくとも２つ以上形成させ互いにクロックオンするタイミングがことならせ少なくとも同じ電源ライン間に複数のブロックにまたがって配置してコンタクトで電源接続されていることを特徴とする。 （もっと読む）

拡散周期クロック発生器ＳＰＣは、基本クロックパルスＸＫをカウントして様々な周期を有する出力パルスＥＱを生成し、基本クロックパルスＣＫの立ち上がりエッジに応答してカウント動作が実行される第１のモードと、基本クロックパルスＣＫの立ち下がりエッジに応答してカウント動作が実行される第２のモードとを切り替える手段（信号ＱＳによって制御される）を備える。したがって、カウント動作中にモード切り替え（信号ＱＳ）が実行される場合には、基本クロック周期ＣＫの一部に相当する分だけカウント動作の周期が変更される。これにより、出力パルスの異なる周期の数を、基本クロック周波数（入力ＷＣ、信号ＬＫ、ＣＫ）を高めることなく増やすことができる。
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【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して第１クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第２クロック信号との位相差又は遅延クロック信号と第３クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】メッシュ構造のクロック分配回路にて、各要素のインバータ（もしくはバッファ）の故障を検出可能とする。
【解決手段】最終段及び／又は中段の複数のバッファ出力が短絡されているクロック分配回路において、分岐点から分岐するパス上の同一段の、反転型バッファをなす複数のインバータ(ａ、ｂ)、（ｃ、ｄ、ｅ、ｆ）に関して、次段のインバータ（ｃ、ｄ、ｅ、ｆ）、又は次の段のフリップフロップ（１９）との接続をオン・オフするスイッチ（４、５）、（６、７、８、９）を、前記各インバータに対応して備え、観測用のフリップフロップ回路（１６）、（１７）を備えている。 （もっと読む）

【課題】クロック選択回路の出力切り替えに起因するグリッチを排除する。
【解決手段】クロック選択回路は、互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力する２個のクロック選択部（１１ａ、１１ｂ）、これらクロック選択部（１１ａ、１１ｂ）のいずれか一方を選択し、当該選択した方から出力されたクロック信号を出力するクロック切替部（１２）、及びこれらクロック選択部（１１ａ、１１ｂ）及びクロック切替部（１２）を制御する制御部（１３）を備えている。制御部（１３）は、２個のクロック選択部（１１ａ、１１ｂ）のうちクロック切替部（１２）によって選択されていない方に対してクロック信号の再選択を指示し、当該指示後に、クロック切替部（１２）に対して出力の切り替えを指示する。 （もっと読む）

【課題】半導体メモリ装置の遅延固定クロックの出力において、デューティ比を容易に補正して出力可能な遅延固定回路を備える半導体メモリ装置を提供すること。
【解決手段】このため、本発明は、システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックによって生成された第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】外部ピンまでのＬ成分と、ＩＣを実装した基板上のＬ成分を介して、ＩＣ外部のバイパス・コンデンサによって流れる過渡電流による電圧変動により引き起こされる放射ノイズの低減を目的とする。
【解決手段】同期式のロジック回路において、基準クロックを分周して周波数が同じで位相の異なる動作クロックを生成して、同期式のロジックを複数のブロックに分割して、それぞれのブロックを前記 位相の異なる動作クロックで駆動するシステムであって、各動作クロックは、立ち上がり、立下り、共に重ならない位相とする。 （もっと読む）

【課題】予め定められたシステムタイミングに応じて信号を出力する信号出力回路を提供する。
【解決手段】予め定められたシステムタイミングで出力する信号出力回路であって、入力信号をタイミングに応じて遅延させるシフトレジスタと、シフトレジスタが遅延させた入力信号を、与えられるクロック信号に応じて取り込み出力するフリップフロップと、シフトレジスタにおける遅延量が、システムタイミングに応じた遅延量であるか否かを測定するイニシャライズ部とを備え、イニシャライズ部は、基準信号をシフトレジスタに入力させる入力部と、基準信号をトリガとして、クロック信号のパルス数を計数し、計数値がシステムタイミングに応じた値となった場合に、フリップフロップへのクロック信号の入力を停止する計数部と、フリップフロップが出力する信号を測定する測定部と、測定部が測定した信号が、基準信号に応じた信号であるか否かを判定する判定部とを備える。 （もっと読む）

【課題】本発明は、システム全体のスループットを低下させることなく、実動作中の回路誤動作（セットアップ違反）を認識することができる半導体装置を提供することを目的とする。
【解決手段】本発明は、第１レジスタＲ１と、遅延手段Ｂ２と、第２レジスタＲ２と、比較器１とを備える。第１レジスタＲ１は、論理回路（Ｌ１）からのデータをクロック信号の所定のタイミングで取り込む。遅延手段Ｂ２は、クロック信号を遅延させる。第２レジスタＲ２は、第１レジスタＲ１と論理等価であり、遅延手段Ｂ２を経たクロック信号の所定のタイミングで論理回路（Ｌ１）からのデータを取り込む。比較器１は、第１レジスタＲ１の出力Ｑ１と第２レジスタＲ２の出力Ｑ２との比較を行い、第１エラー信号を出力する。 （もっと読む）

特定の時間間隔の間に入力パルスをカウントするための装置および方法が提供される。クロックエッジ復元出力信号は、入力ゲート信号および入力パルスを含むクロック信号に応答して生成される。クロックエッジ復元出力信号は、入力ゲート信号がイネーブル状態にある間および入力ゲート信号がイネーブル状態からディスエーブル状態に遷移するときに生じる、クロック信号の入力パルスの、立ち上がりまたは立ち下がりのいずれかのそれぞれに対して、それぞれ完全なクロックパルスを有する。カウンタ回路は、クロックエッジ復元出力信号に含まれるパルスをカウントする。
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１以上の被テスト信号のサンプリングを制御するための、独自の時間基準発生技法を利用する信号完全性測定のシステム及び方法である。本開示に従い作成した時間基準発生器は、位相フィルタ及び変調回路を備えており、これらは、シグマデルタ変調器の出力の関数として、高速に変化する位相信号を発生させるものである。この位相フィルタは、該高速に変化する位相信号から所望でない高い周波数の位相成分をフィルタする。フィルタされた該信号は、１以上のサンプラをクロックするために使用され、それによって上記の被テスト信号のサンプリングの事例を生成する。次に、これらサンプリングの事例を、被テスト信号の種類に適した何らかの１以上の様々な技法を使用して分析する。 （もっと読む）