データ保持回路および信号処理回路
【課題】設計が容易でグリッチノイズを発生させることなくクロック信号の立ち上がりと立ち下がりの両エッジを用いて入力信号をラッチする。
【解決手段】排他的論理和回路ＸＯＲ３の入力端には、排他的論理和回路ＸＯＲ１の出力信号とフリップフロップＸＤＦ１の出力信号とが入力され、フリップフロップＤＦ１の入力端子Ｄには、排他的論理和回路ＸＯＲ２の出力信号が入力されてクロック信号ＣＬＫの立ち上がりタイミングで入力データＤが出力されて保持され、また、フリップフロップＸＤＦ１の入力端子Ｄには、排他的論理和回路ＸＯＲ３の出力信号が入力されてクロック信号ＣＬＫの立ち下がりタイミングで入力データＤが出力されて保持され、排他的論理和回路ＸＯＲ４の入力にはフリップフロップＤＦ１の出力信号とフリップフロップＸＤＦ１の出力信号が入力され、排他的論理和回路ＸＯＲ４の出力が最終出力結果ＯＵＴとして出力される。
【解決手段】排他的論理和回路ＸＯＲ３の入力端には、排他的論理和回路ＸＯＲ１の出力信号とフリップフロップＸＤＦ１の出力信号とが入力され、フリップフロップＤＦ１の入力端子Ｄには、排他的論理和回路ＸＯＲ２の出力信号が入力されてクロック信号ＣＬＫの立ち上がりタイミングで入力データＤが出力されて保持され、また、フリップフロップＸＤＦ１の入力端子Ｄには、排他的論理和回路ＸＯＲ３の出力信号が入力されてクロック信号ＣＬＫの立ち下がりタイミングで入力データＤが出力されて保持され、排他的論理和回路ＸＯＲ４の入力にはフリップフロップＤＦ１の出力信号とフリップフロップＸＤＦ１の出力信号が入力され、排他的論理和回路ＸＯＲ４の出力が最終出力結果ＯＵＴとして出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方で入力信号をラッチ可能なデータ保持回路および、通信や各種ディスクからのデータ読み出しなどを行うために、このデータ保持回路が用いられる信号処理回路に関する。
【背景技術】
【０００２】
近年、有線または無線により通信が行われる場合には、高速にデータを送受信可能なシリアル通信が用いられている。例えば、有線による通信の場合には、コンピュータと周辺機器との接続に利用されるＵＳＢ（ユニバーサル・シリアル・バス）や、ハードディスクを接続するためのＳｅｒｉａｌＡＴＡ（シリアル・エーティーエー）などがあり、無線による通信の場合にはＩｒＤＡ（赤外線通信）などがある。また、各種ディスクからのデータ読み出し時においても、同様のシリアル信号が用いられている。
【０００３】
これらの通信に用いられる受信回路やディスクからのデータ読み出しに用いられる読み出し回路では、一般に、通信レートや読み出しレートの３倍以上の高い周波数を有するクロック信号が必要とされる。これらの処理を精度良く行うためには、可能な限り、基準クロック信号の周波数を高くする必要がある。しかしながら、高い周波数のクロック信号を用いると、消費電流が増加したり、不要輻射ノイズが増加するなどの問題が発生する。
【０００４】
そこで、従来から、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方を用いてデータをサンプリングすることによって、倍のクロック信号を用いた場合と同等になって、従来と同じ周波数のクロック信号を用いても精度を向上させたり、従来の半分の周波数のクロック信号を用いても、従来と同等の精度で消費電流や不要輻射ノイズを削減することが行われていた。
【特許文献１】特開平４−１０５４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術には、以下のような問題がある。
【０００６】
クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方を用いてサンプリングした信号を組み合わせると、各信号（立ち上がりタイミングでサンプリングされた信号と立ち下りタイミングでサンプリングされた信号）の遅延時間のばらつきによってグリッチノイズが発生する。従来は、遅延回路と論理和回路や論理積回路を組み合わせたり、クロック信号と各信号の論理和や論理積を行うことによって、これらのグリッチノイズが取り除かれていた。
【０００７】
例えば特許文献１に開示されている従来の信号選択回路のように、ベースとなる原発振クロック信号およびその原発振クロック信号が分周された分周クロック信号から１つの信号が選択される場合に、信号の切り替わりタイミングにおいてグリッチノイズが発生するという問題がある。このため、従来は、グリッチノイズが発生しないようなタイミングにより選択信号を変化させるなどの工夫が行われていた。
【０００８】
しかしながら、どのようなタイミングで、どの信号にグリッチノイズが発生するかを見付けることは困難である。また、設計を変更する毎に、グリッチノイズが発生するタイミングやグリッチノイズが発生する信号が変わるため、毎回、グリッチノイズが発生するタイミングやグリッチノイズが発生する信号を見つける必要がある。さらに、遅延回路の遅延時間についても調整する必要がある。さらに、クロック信号を論理回路に入力させると、レイアウト設計時にタイミング設定を行うことが困難になるという問題もある。
【０００９】
本発明は、上記従来の問題を解決するもので、グリッチノイズを発生させることなく、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方を用いて入力信号をラッチできて、設計をより容易に行うことができるデータ保持回路および、このデータ保持回路を用いて、従来と同じ周波数のクロック信号により精度を向上させたり、従来の半分の周波数のクロック信号により従来と同等の精度で消費電流や不要輻射ノイズを削減できる受信回路やデータ読出回路などの信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のデータ保持回路は、２つのフリップフロップと４つの排他的論理和回路とを有し、第１排他的論理和回路の両入力端にはそれぞれ、入力信号と第４排他的論理和回路の出力信号とがそれぞれ入力され、第２排他的論理和回路の両入力端にはそれぞれ、該第１排他的論理和回路の出力信号と第１フリップフロップの出力信号とがそれぞれ入力され、 第３排他的論理和回路の両入力端にはそれぞれ、該第１排他的論理和回路の出力信号と第２フリップフロップの出力信号とがそれぞれ入力され、該第１フリップフロップの入力端子には該第２排他的論理和回路の出力信号が入力され、該第１フリップフロップのクロック端子にはクロック信号が入力されて、該クロック信号の立ち上がりタイミングで該入力端子への入力データが出力端子から出力されて保持され、該第２フリップフロップの入力端子には該第３排他的論理和回路の出力信号が入力され、該第２フリップフロップのクロック端子には該クロック信号の反転信号が入力されて、該クロック信号の立ち下がりタイミングで当該入力端子への入力データが出力端子から出力されて保持され、該第４排他的論理和回路の両入力端にはそれぞれ、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号とが入力され、該第４排他的論理和回路の出力信号が出力結果として出力されて、該クロック信号の立ち上がりタイミングおよび立ち下がりタイミングの両方で該入力信号がラッチされるように構成されているものであり、そのことにより上記目的が達成される。
【００１１】
また、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップおよび前記第２フリップフロップにそれぞれ非同期リセット端子がそれぞれ設けられ、リセット信号が該第１フリップフロップおよび該第２フリップフロップの各リセット端子にそれぞれ入力されて、該リセット信号ＸＲにより最終出力信号を’０’にリセット可能とされている。
【００１２】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップおよび前記第２フリップフロップにそれぞれ非同期セット端子がそれぞれ設けられ、リセット信号が該第１フリップフロップおよび該第２フリップフロップの各セット端子にそれぞれ入力されて、該リセット信号により最終出力信号ＯＵＴを’０’にリセット可能とされている。
【００１３】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期セット端子が設けられ、前記第２フリップフロップに非同期リセット端子が設けられ、セット信号が該第１フリップフロップＤＦのセット端子および該第２フリップフロップのリセット端子にそれぞれ入力されて、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１４】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期リセット端子が設けられ、前記第２フリップフロップに非同期セット端子が設けられ、セット信号が該第１フリップフロップのリセット端子および該第２フリップフロップのセット端子にそれぞれ入力されて、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１５】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、前記第２フリップフロップに非同期リセット端子が設けられ、リセット信号が該第１フリップフロップのリセット端子に入力され、セット信号が該第１フリップフロップのセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第２フリップフロップのリセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１６】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期リセット端子が設けられ、前記第２フリップフロップＸに非同期リセット端子と非同期セット端子の両方が設けられ、リセット信号が該第２フリップフロップのリセット端子に入力され、セット信号が該第２フリップフロップのセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第１フリップフロップのリセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１７】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、前記第２フリップフロップに非同期セット端子が設けられ、リセット信号が該第１フリップフロップのセット端子に入力され、セット信号が該第１フリップフロップＤＦのリセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第２フリップフロップのセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１８】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期セット端子が設けられ、前記第２フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、リセット信号が該第２フリップフロップのセット端子に入力され、セット信号が該第２フリップフロップＤＦのリセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第１フリップフロップのセット端子に入力されて、該リセット信号ＸＲにより最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１９】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップは前記クロック信号の立ち上がりのタイミングで該第１フリップフロップへの入力信号をラッチし、前記第２フリップフロップは該クロック信号の立ち下がりのタイミングで該第２フリップフロップへの入力信号をラッチする。
【００２０】
本発明の信号処理回路は、クロック信号の立ち上がりタイミングでデータ入力端子に入力された入力データが出力端子から出力されて保持される第１フリップフロップと、該クロック信号の立ち下がりタイミングでデータ入力端子への入力データが出力端子から出力されて保持される第２フリップフロップと、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号とに対して所定の演算を行う組み合わせ回路と、該組み合わせ回路からの演算結果データが入力されて変化点検出信号を出力す請求項１〜１０のいずれかに記載のデータ保持回路とを有するものであり、そのことにより上記目的が達成される。
【００２１】
本発明の信号処理回路は、クロック信号の立ち上がりタイミングでデータ入力端子に入力された入力データが出力端子から出力されて保持される第１フリップフロップと、該クロック信号の立ち下がりタイミングでデータ入力端子への入力データが出力端子から出力されて保持される第２フリップフロップと、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号との排他的論理和が入力信号としてラッチされる請求項１〜１０のいずれかに記載の第１のデータ保持回路と、該データ保持回路からの出力信号を変化点検出信号としてそのレベルに応じて１を加算するかまたはクリアにする１加算回路と、該１加算回路の演算結果データが入力信号としてラッチされる請求項１〜１０のいずれかに記載の第２の複数のデータ保持回路とを有し、該第２の複数のデータ保持回路の各出力信号が該１加算回路の入力信号としてカウンタが構成されて、当該入力信号が’０’である期間または’１’である期間を半クロック単位で計測可能とされているものであり、そのことにより上記目的が達成される。
【００２２】
本発明の信号処理回路は、原発振クロック信号が分周される１つまたは２つ以上の分周回路、該原発振クロック信号と分周クロック信号から所望のクロック信号を選択する選択回路および、選択されたクロック信号が出力される信号出力回路を有する信号選択出力回路と、該信号選択出力回路からのクロック信号が入力信号としてラッチされる請求項１〜１０のいずれかに記載のデータ保持回路とを備えたものであり、そのことにより上記目的が達成される。
【００２３】
上記構成により、以下に、本発明の作用について説明する。
【００２４】
本発明のデータ保持回路では、２つのフリップフロップと４つの排他的論理和回路とを有し、第１排他的論理和回路の両入力端には入力信号と第４排他的論理和回路の出力信号とが入力され、第２排他的論理和回路の両入力端には第１排他的論理和回路の出力信号と第１フリップフロップの出力信号とが入力され、第３排他的論理和回路の両入力端には第１排他的論理和回路の出力信号と第２フリップフロップの出力信号とが入力され、第１フリップフロップの入力端子Ｄには第２排他的論理和回路の出力信号が入力され、第１フリップフロップのクロック端子にはクロック信号が入力されて、クロック信号の立ち上がりタイミングでデータ入力端子からの入力データが出力端子から出力されて保持され、第２フリップフロップのデータ入力端子には第３排他的論理和回路の出力信号が入力され、第２フリップフロップのクロック端子にはクロック信号の反転信号が入力されて、クロック信号の立ち下がりタイミングでデータ入力端子からの入力データが出力端子から出力されて保持され、第４排他的論理和回路の両入力端には第１フリップフロップの出力信号と第２フリップフロップの出力信号とが入力され、第４排他的論理和回路の出力信号が最終出力結果（最終出力信号ＯＵＴ）として出力される。
【００２５】
このように、２つのフリップフロップと、４つの排他的論理和という比較的単純な構成により、グリッチノイズが発生せず、クロック信号の立ち上がりタイミング（”０”から”１”へ信号変化する時点、立ち上がりエッジ）と立ち下がりタイミング（”１”から”０”へ信号変化する時点、立ち下りエッジ）の両方において入力信号をラッチ可能となる。従来のデータ保持回路においては、１クロック単位でデータがサンプリングされるが、本発明のデータ保持回路では半クロック単位でサンプリングが可能となる。このデータ保持回路は、従来のように遅延回路を用いていないため、クロック信号の両エッジを用いた信号処理回路を容易に設計可能となる。
【００２６】
例えば、特許文献１に開示されている従来の信号選択回路のように、クロック信号の立ち上がりまたは立ち下がりに同期した複数の信号を、クロック信号の立ち上がりまたは立ち下がりに同期した選択信号により選択した場合、信号切り替え時（レベルの変わり目）にエッジノイズであるスパイクノイズ（グリッチノイズ）が発生するが、この信号選択回路によりにより選択された信号を、本発明のデータ保持回路により、グリッチノイズが出ていないエッジ部以外の信号部分をサンプリングすることによって、グリッチノイズを除去することが可能になる。
【００２７】
さらに、赤外線通信（ＩｒＤＡ）やＵＳＢの受信信号、各種ディスクからの読み出し信号などの高速なシリアル信号を信号処理する信号処理回路に本発明のデータ保持回路を用いることによって、従来と同じ周波数のクロック信号により、半クロック単位で信号検出やカウントなどを行うことが可能となるため、精度が向上する。また、従来の半分の周波数のクロック信号により、従来と同等の精度で処理を行い、消費電流や不要輻射ノイズを削減することが可能となる。
【発明の効果】
【００２８】
本発明のデータ保持回路によれば、２つのフリップフロップと、４つの排他的論理和という比較的単純な構成により、グリッチノイズを発生させることなく、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方において入力信号をラッチすることができる。
【００２９】
また、従来のように遅延回路を用いずに、本発明のデータ保持回路（ラッチ回路）により、グリッチノイズが出ていない入力信号のエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
【００３０】
さらに、本発明のデータ保持回路を用いた信号処理回路によれば、従来と同じ周波数のクロック信号により、半クロック単位で信号処理が可能となり、精度が向上する。また、従来の半分の周波数のクロック信号により、従来と同等の精度で信号処理を行い、消費電流や不要輻射ノイズを削減することができる。
【発明を実施するための最良の形態】
【００３１】
以下に、本発明のデータ保持回路の実施形態１〜４および、これを用いた本発明の信号処理回路を受信回路に適用した場合の実施形態５について、図面を参照しながら詳細に説明する。
（実施形態１）
図１は、本発明の実施形態１に係るデータ保持回路の要部構成例を示す回路図である。
【００３２】
図１において、本実施形態１の保持回路１０は、２つのフリップフロップＤＦ１およびＸＤＦ１と、同一入力（例えばＬとＬなど）でＬ出力「０」し、異なる入力（例えばＨとＬ）でＨ出力「１」する４つの排他的論理和回路ＸＯＲ１〜ＸＯＲ４とを有している。
【００３３】
排他的論理和回路ＸＯＲ１〜ＸＯＲ４は、入力信号が共に「０」または共に「１」である場合にＬレベル「０」が出力され、入力信号の一方が「０」で他方が「１」の場合にはＨレベル「１」が出力される。
【００３４】
第１排他的論理和回路ＸＯＲ１の両入力端にはそれそれ、入力信号ＩＮと、第４排他的論理和回路ＸＯＲ４の出力信号とがそれぞれ入力されている。第２排他的論理和回路ＸＯＲ２の両入力端にはそれそれ、第１排他的論理和回路ＸＯＲ１の出力信号と、第１フリップフロップＤＦ１の出力信号とがそれぞれ入力されている。
【００３５】
第１フリップフロップＤＦ１の入力端子Ｄには、第２排他的論理和回路ＸＯＲ２の出力信号が入力され、第１フリップフロップＤＦ１のクロック端子にはクロック信号ＣＬＫが供給されており、クロック信号ＣＬＫの立ち上がりタイミングで入力端子Ｄからの入力データが出力端子Ｑから出力されて保持される。
【００３６】
第３排他的論理和回路ＸＯＲ３の両入力端にはそれそれ、第１排他的論理和回路ＸＯＲ１の出力信号と、第２フリップフロップＸＤＦ１の出力信号とがそれぞれ入力されている。
【００３７】
第２フリップフロップＸＤＦ１の入力端子Ｄには第３排他的論理和回路ＸＯＲ３の出力信号が入力され、第２フリップフロップＸＤＦ１のクロック端子にはクロック信号ＣＬＫが反転されて供給されており、クロック信号ＣＬＫの立ち下がりタイミングで入力端子Ｄからの入力データが出力端子Ｑから出力されて保持される。
【００３８】
第４排他的論理和回路ＸＯＲ４の両入力端にはそれそれ、第１フリップフロップＤＦ１の出力信号と、第２フリップフロップＸＤＦ１の出力信号とがそれぞれ入力されており、両出力信号が同一入力でＬ出力する第４排他的論理和回路ＸＯＲ４の出力信号が最終出力結果（最終出力信号ＯＵＴ）として保持回路１０から出力される。
【００３９】
上記構成により、以下に、本実施形態１のデータ保持回路１０の動作について詳細に説明する。
【００４０】
図２は、図１のデータ保持回路１０の動作を説明するための各部の信号波形図である。なお、図２には、入力信号ＩＮとクロック信号ＣＬＫと最終出力結果（最終出力信号ＯＵＴ）とが示されている。
【００４１】
まず、初期状態において、入力信号ＩＮおよびクロック信号ＣＬＫが入力されていないことにより、フリップフロップＤＦ１およびＸＤＦ１の値は不定となり、「０」および「１」のいずれでもない状態になる。このため、図２に示すように、データ保持回路１０の最終出力結果としての最終出力信号ＯＵＴについても不定となり、「０」および「１」のいずれでもない出力状態になっている。
【００４２】
このような状態で、フリップフロップＤＦ１およびＸＤＦ１にクロック信号ＣＬＫが供給されると共に、入力信号ＩＮが出力されると、第１排他的論理和回路ＸＯＲ１は、入力信号ＩＮを入力して、その出力信号が「１」となる。第１排他的論理和回路ＸＯＲ１からの出力信号は、第２排他的論理和回路ＸＯＲ２および第３排他的論理和回路ＸＯＲ３にそれぞれ入力される。第２排他的論理和回路ＸＯＲ２および第３排他的論理和回路ＸＯＲ３のそれぞれの他方の入力である第１フリップフロップＤＦ１の出力信号および第２フリップフロップＸＤＦ１の出力信号がそれぞれ、Ｌレベルの「０」であることによって、第２排他的論理和回路ＸＯＲ２および第３排他的論理和回路ＸＯＲ３からのそれぞれの出力信号も、Ｈレベルの「１」になる。
【００４３】
次に、第２排他的論理和回路ＸＯＲ２からの出力信号「１」が、第１フリップフロップＤＦ１の入力端子Ｄに入力されると、第１フリップフロップＤＦ１は、入力されるクロック信号ＣＬＫのパルスの立上がりに同期して、出力信号「１」を出力する。このように、第１フリップフロップＤＦ１の出力信号が「１」になることにより、第２排他的論理和回路ＸＯＲ２の他方の入力信号が「１」になり、第２排他的論理和回路ＸＯＲ２からの出力信号は「０」になる。これを受けて、第１フリップフロップＤＦ１は、第２排他的論理和回路ＸＯＲ２への出力信号が「０」になっても、その出力信号「１」を保持し、クロック信号ＣＬＫのパルスの立下りによってその出力信号は「０」に変化する。
【００４４】
他方、第３排他的論理和回路ＸＯＲ３からの出力信号「１」が、第２フリップフロップＸＤＦ１の入力端子Ｄに入力されると、第２フリップフロップＸＤＦ１は、入力されるクロック信号ＣＬＫの反転パルスが入力されていることから、クロック信号ＣＬＫのパルスの立下がりに同期して「１」を出力する。第２フリップフロップＸＤＦ１の出力信号が「１」になることにより、第３排他的論理和回路ＸＯＲ３の他方の入力端への入力信号も「１」になり、第３排他的論理和回路ＸＯＲ３からの出力信号は「０」になる。これを受けて、第２フリップフロップＸＤＦ１は、第３排他的論理和回路ＸＯＲ３からの出力信号が「０」になっても、その出力信号「１」を保持し、その後にクロック信号ＣＬＫのパルスが入力されると、その立上がりによって出力信号は「０」に変化する。
【００４５】
第２排他的論理和回路ＸＯＲ２は、クロック信号ＣＬＫのパルスの立上がりによって「１」を出力し、第３排他的論理和回路ＸＯＲ３は、クロック信号ＣＬＫのパルスの立下りによって「１」を出力する。第２排他的論理和回路ＸＯＲ２は、クロック信号ＣＬＫのパルスの立上がりによって「１」が出力されると、このとき、第３排他的論理和回路ＸＯＲ３からの出力信号が「０」であることから、第４排他的論理和回路ＸＯＲ４からの出力信号、即ち、最終出力結果（最終出力信号ＯＵＴ）は「１」になる。その後、第３排他的論理和回路ＸＯＲ３が、クロック信号ＣＬＫのパルスの立下りによって「１」を出力すると、第４排他的論理和回路ＸＯＲ４の出力信号、即ち、最終出力結果（最終出力信号ＯＵＴ）は「０」になる。
【００４６】
したがって、クロック信号ＣＬＫのパルスの立上がり時または立下り時に、入力信号ＩＮとして「１」が入力されていることにより、最終出力結果（最終出力信号ＯＵＴ）は「１」になり、入力信号ＩＮとしての「１」が、複数のパルスの立上がり時まで継続することにより、最終出力結果（最終出力信号ＯＵＴ）は「１」を継続し、入力信号ＩＮが「０」に切り替わった後のパルスの立上がりまたは立下りに同期して、最終出力結果（最終出力信号ＯＵＴ）は「０」に変化する。
【００４７】
よって、図２に示すように、入力信号ＩＮが「１」または「０」になっていることを、確実に半クロック単位でサンプリングすることが可能となり、また、入力信号ＩＮが「１」または「０」になっていることを、半クロック幅のパルス信号についても正しく再現することができる。
【００４８】
また、従来のように遅延回路を用いずに、本実施形態１のデータ保持回路１０（ラッチ回路）により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
（実施形態２）
本実施形態２では、上記実施形態１の第１フリップフロップＤＦ１および第２フリップフロップＸＤＦ１に非同期リセット端子Ｒを設けて第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２として、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とする場合について説明する。
【００４９】
図３は、本発明の実施形態２に係るデータ保持回路の要部構成例を示す回路図である。
【００５０】
図３において、本実施形態２のデータ保持回路２０は、第１および第２の２つのフリップフロップＤＦ２およびＸＤＦ２と４つの排他的論理和回路ＸＯＲ１〜ＸＯＲ４とを有している。
【００５１】
これらの第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２には、非同期リセット端子Ｒがそれぞれ設けられており、リセット信号ＸＲが第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２の各リセット端子Ｒにそれぞれ入力される構成となっている。なお、その他の構成については、図１に示すデータ保持回路１０の場合と同様の構成である。
【００５２】
上記構成により、以下、本実施形態２のデータ保持回路２０の動作について説明する。
【００５３】
図４は、図３のデータ保持回路２０の動作を説明するための各部の信号波形図である。なお、図４には、入力信号ＩＮとクロック信号ＣＬＫとリセット信号ＸＲと最終出力結果（最終出力信号ＯＵＴ）とが示されている。
【００５４】
図４に示すように、本実施形態２の保持回路２０では、リセット信号ＸＲを「１」として、その反転信号が、第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２の各リセット端子Ｒにそれぞれ入力されることにより、第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２がそれぞれセット状態になり、上記実施形態１のデータ保持回路１０の場合と同様に、クロック信号ＣＬＫの最初の立ち上がりタイミングおよび立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。したがって、入力信号ＩＮを確実に半クロック単位でサンプリングすることが可能となり、入力信号ＩＮの半クロック幅のパルス信号についても正しく再現することができる。
【００５５】
特に、本実施形態２では、リセット信号ＸＲを「０」とすることにより、その反転信号が入力されて、クロック信号ＣＬＫとは無関係に、最終出力信号ＯＵＴを「０」にリセットすることができる。このため、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「０」に設定することができる。
【００５６】
なお、本実施形態２の保持回路２０において、第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２にそれぞれ非同期リセット端子Ｒが設けられ、そのリセット信号ＸＲが第１フリップフロップＤＦ２および該第２フリップフロップＸＤＦ２の各リセット端子Ｒにそれぞれ入力されて、このリセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とする場合について説明したが、これに限らず、第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２にそれぞれ非同期セット端子Ｓが設けられ、そのリセット信号ＸＲが第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２の各セット端子Ｓにそれぞれ入力される構成としてもよく、これによっても、リセット信号ＸＲを「０」とすることにより、最終出力信号ＯＵＴを「０」にリセットすることができて、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「０」に設定することができる。
【００５７】
また、従来のように遅延回路を用いずに、本実施形態２のデータ保持回路２０（ラッチ回路）により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
（実施形態３）
本実施形態３では、上記実施形態１の第１フリップフロップＤＦ１に非同期セット端子Ｓ、上記実施形態１の第２フリップフロップＸＤＦ１に非同期リセット端子Ｒを設けて、第１フリップフロップＤＦ３および第２フリップフロップＸＤＦ３として、セット信号ＸＳにより最終出力信号を’１’にセット可能とする場合について説明する。
【００５８】
図５は、本発明の実施形態３に係るデータ保持回路の要部構成例を示す回路図である。
【００５９】
図５において、本実施形態３のデータ保持回路３０は、第１および第２の２つのフリップフロップＤＦ３およびＸＤＦ３と、４つの排他的論理和回路ＸＯＲ１〜ＸＯＲ４とを有している。
【００６０】
この第１フリップフロップＤＦ３には非同期セット端子Ｓが設けられ、第２フリップフロップＸＤＦ３には非同期リセット端子Ｒが設けられている。第１フリップフロップＤＦ３のセット端子Ｓおよび第２フリップフロップＸＤＦ３のリセット端子Ｒには、セット信号ＸＳがそれぞれ入力されている。なお、その他の構成については、図１に示すデータ保持回路１０の場合と同様の構成である。
【００６１】
上記構成により、以下、本実施形態３のデータ保持回路３０の動作について説明する。
【００６２】
図６は、図５のデータ保持回路３０の動作を説明するための各部の信号波形図である。なお、図６には、入力信号ＩＮとクロック信号ＣＬＫとセット信号ＸＳと最終出力信号ＯＵＴとが示されている。
【００６３】
図６に示すように、本実施形態３に係るデータ保持回路３０では、セット信号ＸＳを「１」として、その反転信号が、第１フリップフロップＤＦ３のセット端子Ｓおよび第２フリップフロップＸＤＦ３のリセット端子Ｒにそれぞれ入力することにより、第１フリップフロップＤＦ３および第２フリップフロップＸＤＦ３がそれぞれセット状態になり、上記実施形態１のデータ保持回路１０の場合と同様に、クロック信号ＣＬＫの最初の立ち上がりタイミングおよび立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。したがって、入力信号ＩＮを確実に半クロック単位でサンプリングすることが可能となり、入力信号ＩＮの半クロック幅のパルス信号についても正しく再現することができる。
【００６４】
特に、本実施形態３では、セット信号ＸＳを「０」とすることにより、その反転信号が入力されて、クロック信号ＣＬＫとは無関係に、最終出力信号ＯＵＴを「１」にセットすることができる。このため、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「１」に設定することができる。
【００６５】
なお、本実施形態３のデータ保持回路３０において、第１フリップフロップＤＦ３に非同期セット端子Ｓが設けられ、第２フリップフロップＸＤＦ３に非同期リセット端子Ｒが設けられ、セット信号ＸＳが第１フリップフロップＤＦ３のセット端子Ｓおよび第２フリップフロップＸＤＦ３のリセット端子Ｒに入力されて、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とする場合について説明したが、これに限らず、第１フリップフロップＤＦ３に非同期リセット端子Ｒが設けられ、第２フリップフロップＸＤＦ３に非同期セット端子Ｓが設けられ、セット信号ＸＳを第１フリップフロップＤＦ３のリセット端子Ｒおよび第２フリップフロップＸＤＦ３のセット端子Ｓに入力させるようにしてもよい。これによっても、セット信号ＸＳにより最終出力信号ＯＵＴを’１’に設定することができて、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「０」に設定することができる。
【００６６】
また、従来のように遅延回路を用いずに、本実施形態３のデータ保持回路３０（ラッチ回路）により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
（実施形態４）
本実施形態４では、上記実施形態１の第１フリップフロップＤＦ１に非同期セット端子Ｓおよび非同期リセット端子Ｒ、上記実施形態１の第２フリップフロップＸＤＦ１に非同期リセット端子Ｒを設けて、第１フリップフロップＤＦ４および第２フリップフロップＸＤＦ４として、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、また、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とする場合について説明する。
【００６７】
図７は、本発明の実施形態４に係るデータ保持回路の要部構成例を示す回路図である。
【００６８】
図７において、本実施形態４のデータ保持回路４０は、第１および第２の２つのフリップフロップＤＦ４およびＸＤＦ４と、４つの排他的論理和回路ＸＯＲ１〜ＸＯＲ４と、１つの論理積回路ＡＮＤ１とを有している。
【００６９】
この第１フリップフロップＤＦ４には、非同期リセット端子Ｒと非同期セット端子Ｓの両方が設けられており、リセット信号ＸＲが第１フリップフロップＤＦ４のリセット端子Ｒに入力され、セット信号ＸＳが第１フリップフロップＤＦ４のセット端子Ｓに入力されている。また、第２フリップフロップＸＤＦ４には、非同期リセット端子Ｒが設けられており、論理積回路ＡＮＤ１によりリセット信号ＸＲとセット信号ＸＳの論理積をとった出力信号が第２フリップフロップＸＤＦのリセット端子Ｒに入力されている。なお、その他の構成については、図１に示すデータ保持回路１０の場合と同様の構成である。
【００７０】
上記構成により、以下、本実施形態４のデータ保持回路４０の動作について説明する。
【００７１】
図８は、図７のデータ保持回路４０の動作を説明するための各部の信号波形図である。なお、図８には、入力信号ＩＮとクロック信号ＣＬＫとリセット信号ＸＳとセット信号ＸＳと最終出力信号ＯＵＴとが示されている。
【００７２】
図８に示すように、本実施形態４に係るデータ保持回路４０では、リセット信号ＸＲを「０」とすることにより、クロック信号ＣＬＫとは無関係に最終出力信号ＯＵＴを「０」にセットすることができる。このため、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「０」に設定することができる。また、セット信号ＸＳを「０」とすることにより、クロック信号ＣＬＫとは無関係に最終出力信号ＯＵＴを「１」にセットすることができる。このため、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを’１’に設定することができる。
【００７３】
また、図２の場合と同様に、クロック信号ＣＬＫの最初の立ち上がりタイミングおよび立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。さらに、図２の場合と同様に、入力信号ＩＮを確実に半クロック単位でサンプリングすることが可能となり、入力信号ＩＮの半クロック幅のパルス信号についても正しく再現することができる。
【００７４】
なお、本実施形態４のデータ保持回路４０において、第１フリップフロップＤＦ４に非同期リセット端子Ｒおよび非同期セット端子Ｓの両方が設けられ、第２フリップフロップＸＤＦ４に非同期リセット端子Ｒが設けられ、リセット信号ＸＲが第１フリップフロップＤＦ４のリセット端子Ｒに入力され、セット信号ＸＳが第１フリップフロップＤＦ４のセット端子Ｓに入力され、リセット信号ＸＲおよびセット信号ＸＳの論理積をとった信号が第２フリップフロップＸＤＦ４のリセット端子Ｒに入力されて、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、また、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とする場合について説明したが、これに限らず、第１フリップフロップＤＦ４に非同期リセット端子Ｒが設けられ、第２フリップフロップＸＤＦ４に非同期リセット端子Ｒおよび非同期セット端子Ｓの両方が設けられ、リセット信号ＸＲが第２フリップフロップＤＦ４のリセット端子Ｒに入力され、セット信号ＸＳが第２フリップフロップＤＦ４のセット端子Ｓに入力され、リセット信号ＸＲおよびセット信号ＸＳの論理積をとった信号が第１フリップフロップＸＤＦのリセット端子Ｒに入力される構成としてもよい。これによっても、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、また、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とすることができる。
【００７５】
また、本実施形態４のデータ保持回路４０に限らず、第１フリップフロップＤＦ４に非同期リセット端子Ｒおよび非同期セット端子Ｓの両方が設けられ、第２フリップフロップＸＤＦ４に非同期セット端子Ｓが設けられ、リセット信号ＸＲが第１フリップフロップＤＦ４のセット端子Ｓに入力され、セット信号ＸＳが第１フリップフロップＤＦ４のリセット端子Ｒに入力され、リセット信号ＸＲおよびセット信号ＸＳの論理積をとった信号が第２フリップフロップＸＤＦ４のセット端子Ｓに入力される構成としてもよい。これによっても、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とすることができる。
【００７６】
さらに、本実施形態４のデータ保持回路４０に限らず、第１フリップフロップＤＦ４に非同期セット端子Ｓが設けられ、第２フリップフロップＸＤＦ４に非同期リセット端子Ｒおよび非同期セット端子Ｓの両方が設けられ、リセット信号ＸＲが第２フリップフロップＤＦ４のセット端子Ｓに入力され、セット信号ＸＳが第２フリップフロップＤＦのリセット端子Ｒに入力され、リセット信号ＸＲおよびセット信号ＸＳの論理積をとった信号が第１フリップフロップＸＤＦ４のセット端子Ｓに入力される構成としてもよい。これによっても、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とすることができる。
【００７７】
また、従来のように遅延回路を用いずに、本実施形態４のデータ保持回路４０（ラッチ回路）により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
（実施形態５）
本実施形態５では、上記実施形態１〜４のうちの少なくともいずれかを用いた信号処理回路について説明する。
【００７８】
図９は、本発明の信号処理回路を受信回路に適用した場合の実施形態５である要部構成例を示す回路図であり、図１０は、図９の加算回路ＩＮＣの要部構成例を示す回路図である。
【００７９】
図９において、本実施形態５の受信回路５０は、フリップフロップＤＦ１０およびＸＤＦ１１と、排他的論理和回路ＸＯＲ１０と、上記実施形態１〜４のいずれかで説明した本発明のデータ保持回路ＤＤＦ０、ＤＤＦ１、ＤＤＦ２、・・・、ＤＤＦｎと、加算回路ＩＮＣとを有している。この受信回路５０は、有線によるＵＳＢ（ユニバーサル・シリアル・バス）やＳｅｒｉａｌＡＴＡ（シリアル・エーティーエー）などのシリアル通信、または無線によるＩｒＤＡ（赤外線通信）などのシリアル通信により受信された受信信号ＲＸＤの’０’→’１’または’１’→’０’の変化点（エッジ）を検出して変化点検出信号ＴＲＧを生成し、また、変化点検出信号ＴＲＧの’０’の期間および／または’１’の期間を半クロック単位でカウントして信号長カウンタＬＮＧを生成するものである。
【００８０】
フリップフロップＤＦ１０のクロック端子にはクロック信号ＣＬＫが供給されており、クロック信号ＣＬＫの立ち上がりタイミングで入力端子Ｄからの入力データである受信信号ＲＸＤが出力端子Ｑから出力されて保持される。
【００８１】
フリップフロップＸＤＦ１１のクロック端子にはクロック信号ＣＬＫが反転して供給されており、クロック信号ＣＬＫの立ち下がりタイミングで入力端子Ｄからの入力データである受信信号ＲＸＤが出力端子Ｑから出力されて保持される。
【００８２】
排他的論理和回路ＸＯＲ１０は、フリップフロップＤＦ１０の出力信号とフリップフロップＸＤＦ１１の出力信号とが排他的論理和され、同一入力でＬ出力し、異なる入力でＨ出力する排他的論理和出力が入力信号ＩＮとしてデータ保持回路ＤＤＦ０に入力される。
【００８３】
このデータ保持回路ＤＤＦ０では、上記実施形態１〜４で説明したように、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。また、この保持回路ＤＤＦ０の最終出力信号ＯＵＴは、変化点検出信号ＴＲＧとして出力されると共に、加算回路ＩＮＣのクリア端子Ｃに入力されている。
【００８４】
加算回路ＩＮＣは、図１０に示すように、計算回路Ｄ１と、反転回路ＩＮＶ１と、論理積回路ＡＮＤ１〜ＡＮＤｎとを有している。
【００８５】
計算回路Ｄ１は、入力端子Ｄからの入力信号Ｄに'１'が加算されて’Ｄ＋１’として出力される。
【００８６】
反転回路ＩＮＶ１は、クリア端子Ｃからの信号が入力され、これが反転されて出力される。
【００８７】
論理積回路ＡＮＤ１〜ＡＮＤｎは、計算回路Ｄ１からの出力信号と、反転回路ＩＮＶ１からの出力信号とが論理積演算される。これによって、加算回路ＩＮＣでは、クリア端子Ｃに入力される変化点検出信号ＴＲＧが’０’であるときに計算回路Ｄ１からの出力信号’Ｄ＋１’が出力信号Ｙとして出力され、この変化点検出信号ＴＲＧが’１’であるときに計算回路Ｄ１からの出力値が’０’にクリアされる。これによって、ここでは、変化点検出信号ＴＲＧの’０’の期間を半クロック単位でカウントして信号長カウンタＬＮＧを生成している。
【００８８】
加算回路ＩＮＣの演算結果Ｙは、入力信号ＩＮとしてデータ保持回路ＤＤＦ１〜ＤＤＦｎにそれぞれ入力される。これらのデータ保持回路ＤＤＦ１〜ＤＤＦｎでは、上記実施形態１〜４で説明したように、クロック信号ＣＬＫの最初の立ち上がりタイミングまたは立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。データ保持回路ＤＤＦ１〜ＤＤＦｎの最終出力信号ＯＵＴは信号長カウンタＬＮＧとして出力されると共に、加算回路ＩＮＣの入力端子Ｄに入力される。
【００８９】
上記構成により、以下、本実施形態５の信号処理回路としての受信回路５０の動作について説明する。
【００９０】
図１１は、図９の受信回路５０の動作を説明するための各部の信号波形図である。なお、図１１には、クロック信号ＣＬＫと受信信号ＲＸＤとフリップフロップＤＦ１０からの出力信号Ｑ１０とフリップフロップＸＤＦ１１からの出力信号Ｑ１１と変化点検出信号ＴＲＧと信号長カウンタＬＮＧとが示されている。
【００９１】
図１１に示すように、まず、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて受信信号ＲＸＤが’０’のときに出力信号Ｑ１０およびＱ１１は’０’となり、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて受信信号ＲＸＤが’１’のときには出力信号Ｑ１０およびＱ１１は’１’となる。
【００９２】
次に、クロック信号の立ち上がりタイミングおよび立ち下がりタイミングにおいて、出力信号Ｑ１０およびＱ１１の排他的論理和が’０’である場合に、変化点検出信号ＴＲＧは’０’となり、クロック信号の立ち上がりタイミングおよび立ち下がりタイミングにおいて、出力信号Ｑ１０およびＱ１１の排他的論理和が’１’である場合には、受信信号の変化点が検出されて変化点検出信号ＴＲＧが半クロックだけ’１’となる。
【００９３】
信号長カウンタＬＮＧは、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングで’０’、’１’、’２’、・・・と順に１つずつカウントアップされ、変化点検出信号ＴＲＧが’１’になると、そのカウント値が’０’にクリアされる。この例では、受信信号ＲＸＤの最初の’１’期間は１クロック、次の’０’期間は１．５クロック、次の’１’期間は２クロック、次の’０’期間は２．５クロックとなり、変化点検出信号ＴＲＧが’１’になったときの信号長カウンタＬＮＧの値が順に１、２、３、４となるように設計されている。これによって、変化点検出信号ＴＲＧの’０’の期間が半クロック単位で信号長カウンタＬＮＧとしてカウントされる。
【００９４】
ここで、以下に、図９の受信回路５０と、従来技術により図９の受信回路５０と同等の機能を実現可能な受信回路とを比較するために、参考例として図１２および図１３を用いて詳細に説明する。
【００９５】
図１２は、従来技術により図９の受信回路５０と同等の機能を実現可能な受信回路の要部構成例を示す回路図である。なお、従来技術により変化点検出信号ＴＲＧを生成する方法としては、様々なものが考えられるが、図１２の受信回路はその一例である。
【００９６】
図１２において、この受信回路６０は、フリップフロップＤＦ２０およびＸＤＦ２１、ＤＦ２２およびＸＤＦ２３と、排他的論理和回路ＸＯＲ２０と、遅延回路６１〜６３と、論理積回路ＡＮＤ２０およびＡＮＤ２１と、論理和回路ＯＲ２０および２１と、カウンタＣＮＴ０およびＣＮＴ１と、加算回路６４とを有している。
【００９７】
フリップフロップＤＦ２０のクロック端子にはクロック信号ＣＬＫが供給されており、クロック信号ＣＬＫの立ち上がりタイミングで入力端子Ｄからの入力データである受信信号ＲＸＤが出力端子Ｑから出力されて保持される。
【００９８】
フリップフロップＸＤＦ２１のクロック端子にはクロック信号ＣＬＫが反転されて供給されており、クロック信号ＣＬＫの立ち下がりタイミングで入力端子Ｄからの入力データである受信信号ＲＸＤが出力端子Ｑから出力されて保持される。
【００９９】
排他的論理和回路ＸＯＲ２０では、フリップフロップＤＦ２０の出力信号Ｑ２０と、フリップフロップＸＤＦ２１の出力信号Ｑ２１とが排他的論理和される。
【０１００】
フリップフロップＤＦ２２では、排他的論理和回路ＸＯＲ２０からの出力信号が、クロック信号ＣＬＫの立ち上がりタイミングで出力信号ＴＲＧ０として出力されて保持される。また、フリップフロップＸＤＦ２３では、排他的論理和回路ＸＯＲ２０からの出力信号が、クロック信号ＣＬＫの立ち下がりタイミングで出力信号ＴＲＧ１として出力されて保持される。
【０１０１】
論理積回路ＡＮＤ２０では、フリップフロップＤＦ２２の出力信号ＴＲＧ０と、遅延回路６１によりクロック信号ＣＬＫが遅延された信号とが論理積される。
【０１０２】
論理積回路ＡＮＤ２１では、フリップフロップＸＤＦ２３の出力信号ＴＲＧ１と、遅延回路６２によりクロック信号が遅延されて反転された信号とが論理積される。
【０１０３】
論理和回路ＯＲ２０では、これらの論理積結果が論理和されて、半クロック分の変化点検出信号ＴＲＧが生成される。
【０１０４】
論理和回路ＯＲ２１では、その変化点検出信号ＴＲＧと、変化点検出信号ＴＲＧが遅延回路６３により遅延されて反転された信号とが論理和されてリセット信号ＸＲＳＴが生成される。
【０１０５】
カウンタＣＮＴ０では、クロック信号の立ち上がりタイミングでカウントアップされる。また、カウンタＣＮＴ１では、クロック信号の立ち下がりタイミングでカウントアップされる。論理和回路ＯＲ２１からのリセット信号ＸＲＳＴはそれぞれ、カウンタＣＮＴ０およびＣＮＴ１の各リセット端子に供給されて、カウンタＣＮＴ０およびカウンタＣＮＴ１の非同期リセット信号として使用される。
【０１０６】
加算回路６４では、カウンタＣＮＴ０およびＣＮＴ１からの各出力値ＬＮＧ０およびＬＮＧ１が加算されて信号長カウンタＬＮＧの値が生成される。
【０１０７】
上記構成により、以下、図１２の従来の受信回路６０の動作について説明する。
【０１０８】
図１３は、従来の受信回路６０の動作を説明するための各部の信号波形図である。なお、図１３には、クロック信号ＣＬＫと受信信号ＲＸＤとフリップフロップＤＦ２０からの出力信号Ｑ２０とフリップフロップＸＤＦ２１からの出力信号Ｑ２１とフリップフロップＤＦ２２からの出力信号ＴＲＧ０とフリップフロップＸＤＦ２３からの出力信号ＴＲＧ１とフリップフロップ変化点検出信号ＴＲＧとリセット信号ＸＲＳＴとカウンタＣＮＴ０からの出力値ＬＮＧ０とカウンタＣＮＴ１からの出力値ＬＮＧ１と信号長カウンタＬＮＧとが示されている。
【０１０９】
図１３に示すように、まず、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて、受信信号ＲＸＤが’０’のときにはフリップフロップＤＦ２０およびフリップフロップＸＤＦ２１からの出力信号Ｑ２０およびＱ２１は共に’０’になる。また、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて、受信信号ＲＸＤが’１’のときにはフリップフロップＤＦ２０およびフリップフロップＸＤＦ２１からの出力信号Ｑ２０およびＱ２１は共に’１’になる。
【０１１０】
クロック信号の立ち上がりタイミングおよび立ち下がりタイミングにおいて、フリップフロップＤＦ２０およびフリップフロップＸＤＦ２１からの出力信号Ｑ２０およびＱ２１の排他的論理和が’０’である場合に、フリップフロップＤＦ２２およびフリップフロップＸＤＦ２３からの出力信号ＴＲＧ０およびＴＲＧ１は’０’となる。また、クロック信号の立ち上がりタイミングおよび立ち下がりタイミングにおいて、フリップフロップＤＦ２０およびフリップフロップＸＤＦ２１からの出力信号Ｑ２０およびＱ２１の排他的論理和が’１’である場合に、フリップフロップＤＦ２２およびフリップフロップＸＤＦ２３からの出力信号ＴＲＧ０およびＴＲＧ１は’１’となる。クロック信号の立ち上がりタイミングまたは立ち下がりタイミングにおいて、出力信号ＴＲＧ０およびＴＲＧ１のいずれか一方が’１’である場合に受信信号の変化点が検出されて変化点検出信号ＴＲＧが半クロックだけ’１’となる。
【０１１１】
変化点検出信号ＴＲＧの立ち下りタイミングでリセット信号ＸＲＳＴが’１’となる。カウンタ出力値ＬＮＧ０およびＬＮＧ１はクロック信号の立ち上がりタイミングおよび立ち上がりタイミングで’０’、’１’、’２’、・・・とカウントアップされ、リセット信号ＸＲＳＴにより’０’にクリアされる。信号長カウンタＬＮＧは、加算回路６４にてその出力信号ＬＮＧ０およびＬＮＧ１の加算値Ｔｉとして出力される。この例でも、受信信号ＲＸＤの最初の’１’期間は１クロック、次の’０’期間は１．５クロック、次の’１’期間は２クロック、次の’０’期間は２．５クロックとなり、変化点検出信号ＴＲＧが’１’になったときの信号長カウンタＬＮＧの値が順に１、２、３、４となるように設計されている。
【０１１２】
図１２に示す参考例の受信回路６０では、遅延回路６１〜６３の遅延時間が長すぎても短すぎても、不具合が発生し、その遅延時間のばらつきによってもグリッチノイズが発生する。
【０１１３】
これに対して、図９に示す実施形態５の受信回路５０では、遅延回路が一切使用されておらず、クロック信号ＣＬＫを組み合わせ回路に入力する必要もないため、特に注意することなく、安定に動作する回路を実現することができる。
【０１１４】
また、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジのいずれかのみを用いた同期回路とほぼ同等の設計方法により、クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジを用いた回路を設計することが可能となり、容易に信頼性が高い回路を設計することができる。
【０１１５】
なお、本実施形態５では、本発明の信号処理装置を受信装置に適用した実施形態５について説明したが、これに限らず、本発明の信号処理装置としては、その他の通信装置や、ディスクからデータを読み出す読出回路に適用することも可能である。
【０１１６】
以上により、本発明のデータ保持回路では、２つのフリップフロップと４つの排他的論理和回路とを有しており、第１排他的論理和回路の入力端には、入力信号ＩＮと第４排他的論理和回路の出力信号とが入力され、第２排他的論理和回路の入力端には、第１排他的論理和回路の出力信号と第１フリップフロップの出力信号が入力され、第３排他的論理和回路の入力端には、第１排他的論理和回路の出力信号と第２フリップフロップの出力信号とが入力され、第１フリップフロップの入力端子Ｄには第２排他的論理和回路の出力信号が入力されてクロック信号ＣＬＫの立ち上がりタイミングで入力データＤが出力されて保持され、第２フリップフロップの入力端子Ｄには第３排他的論理和回路の出力信号が入力されてクロック信号ＣＬＫの立ち下がりタイミングで入力データＤが出力されて保持され、第４排他的論理和回路の入力端には第１フリップフロップと第２フリップフロップの各出力信号が入力され、第４排他的論理和回路の出力信号が最終出力結果ＯＵＴとして出力される。これによって、設計が容易でグリッチノイズを発生させることなくクロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジを用いて半クロック単位で入力信号ＩＮのレベルをラッチするデータ保持回路を得ることができる。
【０１１７】
また、従来のように遅延回路を用いずに、本発明のデータ保持回路により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
【０１１８】
なお、以上のように、本発明の好ましい実施形態１〜５を用いて本発明を例示してきたが、本発明は、この実施形態１〜５に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜５の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１１９】
本発明は、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方で入力信号をラッチ可能なデータ保持回路および、通信や各種ディスクからのデータ読み出しなどを行うために、このデータ保持回路が用いられる信号処理回路の分野において、２つのフリップフロップと、４つの排他的論理和という比較的単純な構成により、グリッチノイズを発生させることなく、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方において入力信号をラッチすることができる。
【０１２０】
また、従来のように遅延回路を用いずに、本発明のデータ保持回路（ラッチ回路）により、グリッチノイズが出ていない入力信号のエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
【０１２１】
さらに、本発明のデータ保持回路を用いた信号処理回路によれば、従来と同じ周波数のクロック信号により、半クロック単位で信号処理が可能となり、精度が向上する。また、従来の半分の周波数のクロック信号により、従来と同等の精度で信号処理を行い、消費電流や不要輻射ノイズを削減することができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施形態１に係るデータ保持回路の要部構成例を示す回路図である。
【図２】図１のデータ保持回路の動作を説明するための各部の信号波形図である。
【図３】本発明の実施形態２に係るデータ保持回路の要部構成例を示す回路図である。
【図４】図３のデータ保持回路の動作を説明するための各部の信号波形図である。
【図５】本発明の実施形態３に係るデータ保持回路の要部構成例を示す回路図である。
【図６】図５のデータ保持回路の動作を説明するための各部の信号波形図である。
【図７】本発明の実施形態４に係るデータ保持回路の要部構成例を示す回路図である。
【図８】図８のデータ保持回路の動作を説明するための各部の信号波形図である。
【図９】本発明の信号処理回路を受信回路に適用した場合の実施形態５の要部構成例を示す回路図である。
【図１０】図９の加算回路ＩＮＣの要部構成例を示す回路図である。
【図１１】図９の受信回路の動作を説明するための各部の信号波形図である。
【図１２】従来技術により図９の受信回路と同等の機能を実現可能な受信回路の要部構成例を示す回路図である。
【図１３】図１２の従来の受信回路の動作を説明するための各部の信号波形図である。
【符号の説明】
【０１２３】
１０、２０、３０、４０ データ保持回路
５０ 受信回路
ＸＯＲ１〜ＸＯＲ４、ＸＯＲ１０ 排他的論理和回路
ＤＦ１〜ＤＦ４、ＸＤＦ１〜ＸＤＦ４、ＤＦ１０、ＸＤＦ１１ フリップフロップ
ＤＤＦ０〜ＤＤＦｎ データ保持回路
ＩＮＣ 加算回路
ＡＮＤ１〜ＡＮＤｎ 論理積回路
Ｄ１ ”Ｄ＋１”計算回路
ＩＮＶ１ 反転回路
ＩＮ 入力信号
ＣＬＫ クロック信号
ＯＵＴ 最終出力信号
ＸＲ リセット信号
ＸＳ セット信号
ＲＸＤ 受信信号
ＴＲＧ 変化点検出信号
ＬＮＧ 信号長カウンタ
【技術分野】
【０００１】
本発明は、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方で入力信号をラッチ可能なデータ保持回路および、通信や各種ディスクからのデータ読み出しなどを行うために、このデータ保持回路が用いられる信号処理回路に関する。
【背景技術】
【０００２】
近年、有線または無線により通信が行われる場合には、高速にデータを送受信可能なシリアル通信が用いられている。例えば、有線による通信の場合には、コンピュータと周辺機器との接続に利用されるＵＳＢ（ユニバーサル・シリアル・バス）や、ハードディスクを接続するためのＳｅｒｉａｌＡＴＡ（シリアル・エーティーエー）などがあり、無線による通信の場合にはＩｒＤＡ（赤外線通信）などがある。また、各種ディスクからのデータ読み出し時においても、同様のシリアル信号が用いられている。
【０００３】
これらの通信に用いられる受信回路やディスクからのデータ読み出しに用いられる読み出し回路では、一般に、通信レートや読み出しレートの３倍以上の高い周波数を有するクロック信号が必要とされる。これらの処理を精度良く行うためには、可能な限り、基準クロック信号の周波数を高くする必要がある。しかしながら、高い周波数のクロック信号を用いると、消費電流が増加したり、不要輻射ノイズが増加するなどの問題が発生する。
【０００４】
そこで、従来から、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方を用いてデータをサンプリングすることによって、倍のクロック信号を用いた場合と同等になって、従来と同じ周波数のクロック信号を用いても精度を向上させたり、従来の半分の周波数のクロック信号を用いても、従来と同等の精度で消費電流や不要輻射ノイズを削減することが行われていた。
【特許文献１】特開平４−１０５４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術には、以下のような問題がある。
【０００６】
クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方を用いてサンプリングした信号を組み合わせると、各信号（立ち上がりタイミングでサンプリングされた信号と立ち下りタイミングでサンプリングされた信号）の遅延時間のばらつきによってグリッチノイズが発生する。従来は、遅延回路と論理和回路や論理積回路を組み合わせたり、クロック信号と各信号の論理和や論理積を行うことによって、これらのグリッチノイズが取り除かれていた。
【０００７】
例えば特許文献１に開示されている従来の信号選択回路のように、ベースとなる原発振クロック信号およびその原発振クロック信号が分周された分周クロック信号から１つの信号が選択される場合に、信号の切り替わりタイミングにおいてグリッチノイズが発生するという問題がある。このため、従来は、グリッチノイズが発生しないようなタイミングにより選択信号を変化させるなどの工夫が行われていた。
【０００８】
しかしながら、どのようなタイミングで、どの信号にグリッチノイズが発生するかを見付けることは困難である。また、設計を変更する毎に、グリッチノイズが発生するタイミングやグリッチノイズが発生する信号が変わるため、毎回、グリッチノイズが発生するタイミングやグリッチノイズが発生する信号を見つける必要がある。さらに、遅延回路の遅延時間についても調整する必要がある。さらに、クロック信号を論理回路に入力させると、レイアウト設計時にタイミング設定を行うことが困難になるという問題もある。
【０００９】
本発明は、上記従来の問題を解決するもので、グリッチノイズを発生させることなく、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方を用いて入力信号をラッチできて、設計をより容易に行うことができるデータ保持回路および、このデータ保持回路を用いて、従来と同じ周波数のクロック信号により精度を向上させたり、従来の半分の周波数のクロック信号により従来と同等の精度で消費電流や不要輻射ノイズを削減できる受信回路やデータ読出回路などの信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のデータ保持回路は、２つのフリップフロップと４つの排他的論理和回路とを有し、第１排他的論理和回路の両入力端にはそれぞれ、入力信号と第４排他的論理和回路の出力信号とがそれぞれ入力され、第２排他的論理和回路の両入力端にはそれぞれ、該第１排他的論理和回路の出力信号と第１フリップフロップの出力信号とがそれぞれ入力され、 第３排他的論理和回路の両入力端にはそれぞれ、該第１排他的論理和回路の出力信号と第２フリップフロップの出力信号とがそれぞれ入力され、該第１フリップフロップの入力端子には該第２排他的論理和回路の出力信号が入力され、該第１フリップフロップのクロック端子にはクロック信号が入力されて、該クロック信号の立ち上がりタイミングで該入力端子への入力データが出力端子から出力されて保持され、該第２フリップフロップの入力端子には該第３排他的論理和回路の出力信号が入力され、該第２フリップフロップのクロック端子には該クロック信号の反転信号が入力されて、該クロック信号の立ち下がりタイミングで当該入力端子への入力データが出力端子から出力されて保持され、該第４排他的論理和回路の両入力端にはそれぞれ、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号とが入力され、該第４排他的論理和回路の出力信号が出力結果として出力されて、該クロック信号の立ち上がりタイミングおよび立ち下がりタイミングの両方で該入力信号がラッチされるように構成されているものであり、そのことにより上記目的が達成される。
【００１１】
また、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップおよび前記第２フリップフロップにそれぞれ非同期リセット端子がそれぞれ設けられ、リセット信号が該第１フリップフロップおよび該第２フリップフロップの各リセット端子にそれぞれ入力されて、該リセット信号ＸＲにより最終出力信号を’０’にリセット可能とされている。
【００１２】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップおよび前記第２フリップフロップにそれぞれ非同期セット端子がそれぞれ設けられ、リセット信号が該第１フリップフロップおよび該第２フリップフロップの各セット端子にそれぞれ入力されて、該リセット信号により最終出力信号ＯＵＴを’０’にリセット可能とされている。
【００１３】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期セット端子が設けられ、前記第２フリップフロップに非同期リセット端子が設けられ、セット信号が該第１フリップフロップＤＦのセット端子および該第２フリップフロップのリセット端子にそれぞれ入力されて、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１４】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期リセット端子が設けられ、前記第２フリップフロップに非同期セット端子が設けられ、セット信号が該第１フリップフロップのリセット端子および該第２フリップフロップのセット端子にそれぞれ入力されて、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１５】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、前記第２フリップフロップに非同期リセット端子が設けられ、リセット信号が該第１フリップフロップのリセット端子に入力され、セット信号が該第１フリップフロップのセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第２フリップフロップのリセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１６】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期リセット端子が設けられ、前記第２フリップフロップＸに非同期リセット端子と非同期セット端子の両方が設けられ、リセット信号が該第２フリップフロップのリセット端子に入力され、セット信号が該第２フリップフロップのセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第１フリップフロップのリセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１７】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、前記第２フリップフロップに非同期セット端子が設けられ、リセット信号が該第１フリップフロップのセット端子に入力され、セット信号が該第１フリップフロップＤＦのリセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第２フリップフロップのセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１８】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップに非同期セット端子が設けられ、前記第２フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、リセット信号が該第２フリップフロップのセット端子に入力され、セット信号が該第２フリップフロップＤＦのリセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第１フリップフロップのセット端子に入力されて、該リセット信号ＸＲにより最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている。
【００１９】
さらに、好ましくは、本発明のデータ保持回路において、前記第１フリップフロップは前記クロック信号の立ち上がりのタイミングで該第１フリップフロップへの入力信号をラッチし、前記第２フリップフロップは該クロック信号の立ち下がりのタイミングで該第２フリップフロップへの入力信号をラッチする。
【００２０】
本発明の信号処理回路は、クロック信号の立ち上がりタイミングでデータ入力端子に入力された入力データが出力端子から出力されて保持される第１フリップフロップと、該クロック信号の立ち下がりタイミングでデータ入力端子への入力データが出力端子から出力されて保持される第２フリップフロップと、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号とに対して所定の演算を行う組み合わせ回路と、該組み合わせ回路からの演算結果データが入力されて変化点検出信号を出力す請求項１〜１０のいずれかに記載のデータ保持回路とを有するものであり、そのことにより上記目的が達成される。
【００２１】
本発明の信号処理回路は、クロック信号の立ち上がりタイミングでデータ入力端子に入力された入力データが出力端子から出力されて保持される第１フリップフロップと、該クロック信号の立ち下がりタイミングでデータ入力端子への入力データが出力端子から出力されて保持される第２フリップフロップと、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号との排他的論理和が入力信号としてラッチされる請求項１〜１０のいずれかに記載の第１のデータ保持回路と、該データ保持回路からの出力信号を変化点検出信号としてそのレベルに応じて１を加算するかまたはクリアにする１加算回路と、該１加算回路の演算結果データが入力信号としてラッチされる請求項１〜１０のいずれかに記載の第２の複数のデータ保持回路とを有し、該第２の複数のデータ保持回路の各出力信号が該１加算回路の入力信号としてカウンタが構成されて、当該入力信号が’０’である期間または’１’である期間を半クロック単位で計測可能とされているものであり、そのことにより上記目的が達成される。
【００２２】
本発明の信号処理回路は、原発振クロック信号が分周される１つまたは２つ以上の分周回路、該原発振クロック信号と分周クロック信号から所望のクロック信号を選択する選択回路および、選択されたクロック信号が出力される信号出力回路を有する信号選択出力回路と、該信号選択出力回路からのクロック信号が入力信号としてラッチされる請求項１〜１０のいずれかに記載のデータ保持回路とを備えたものであり、そのことにより上記目的が達成される。
【００２３】
上記構成により、以下に、本発明の作用について説明する。
【００２４】
本発明のデータ保持回路では、２つのフリップフロップと４つの排他的論理和回路とを有し、第１排他的論理和回路の両入力端には入力信号と第４排他的論理和回路の出力信号とが入力され、第２排他的論理和回路の両入力端には第１排他的論理和回路の出力信号と第１フリップフロップの出力信号とが入力され、第３排他的論理和回路の両入力端には第１排他的論理和回路の出力信号と第２フリップフロップの出力信号とが入力され、第１フリップフロップの入力端子Ｄには第２排他的論理和回路の出力信号が入力され、第１フリップフロップのクロック端子にはクロック信号が入力されて、クロック信号の立ち上がりタイミングでデータ入力端子からの入力データが出力端子から出力されて保持され、第２フリップフロップのデータ入力端子には第３排他的論理和回路の出力信号が入力され、第２フリップフロップのクロック端子にはクロック信号の反転信号が入力されて、クロック信号の立ち下がりタイミングでデータ入力端子からの入力データが出力端子から出力されて保持され、第４排他的論理和回路の両入力端には第１フリップフロップの出力信号と第２フリップフロップの出力信号とが入力され、第４排他的論理和回路の出力信号が最終出力結果（最終出力信号ＯＵＴ）として出力される。
【００２５】
このように、２つのフリップフロップと、４つの排他的論理和という比較的単純な構成により、グリッチノイズが発生せず、クロック信号の立ち上がりタイミング（”０”から”１”へ信号変化する時点、立ち上がりエッジ）と立ち下がりタイミング（”１”から”０”へ信号変化する時点、立ち下りエッジ）の両方において入力信号をラッチ可能となる。従来のデータ保持回路においては、１クロック単位でデータがサンプリングされるが、本発明のデータ保持回路では半クロック単位でサンプリングが可能となる。このデータ保持回路は、従来のように遅延回路を用いていないため、クロック信号の両エッジを用いた信号処理回路を容易に設計可能となる。
【００２６】
例えば、特許文献１に開示されている従来の信号選択回路のように、クロック信号の立ち上がりまたは立ち下がりに同期した複数の信号を、クロック信号の立ち上がりまたは立ち下がりに同期した選択信号により選択した場合、信号切り替え時（レベルの変わり目）にエッジノイズであるスパイクノイズ（グリッチノイズ）が発生するが、この信号選択回路によりにより選択された信号を、本発明のデータ保持回路により、グリッチノイズが出ていないエッジ部以外の信号部分をサンプリングすることによって、グリッチノイズを除去することが可能になる。
【００２７】
さらに、赤外線通信（ＩｒＤＡ）やＵＳＢの受信信号、各種ディスクからの読み出し信号などの高速なシリアル信号を信号処理する信号処理回路に本発明のデータ保持回路を用いることによって、従来と同じ周波数のクロック信号により、半クロック単位で信号検出やカウントなどを行うことが可能となるため、精度が向上する。また、従来の半分の周波数のクロック信号により、従来と同等の精度で処理を行い、消費電流や不要輻射ノイズを削減することが可能となる。
【発明の効果】
【００２８】
本発明のデータ保持回路によれば、２つのフリップフロップと、４つの排他的論理和という比較的単純な構成により、グリッチノイズを発生させることなく、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方において入力信号をラッチすることができる。
【００２９】
また、従来のように遅延回路を用いずに、本発明のデータ保持回路（ラッチ回路）により、グリッチノイズが出ていない入力信号のエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
【００３０】
さらに、本発明のデータ保持回路を用いた信号処理回路によれば、従来と同じ周波数のクロック信号により、半クロック単位で信号処理が可能となり、精度が向上する。また、従来の半分の周波数のクロック信号により、従来と同等の精度で信号処理を行い、消費電流や不要輻射ノイズを削減することができる。
【発明を実施するための最良の形態】
【００３１】
以下に、本発明のデータ保持回路の実施形態１〜４および、これを用いた本発明の信号処理回路を受信回路に適用した場合の実施形態５について、図面を参照しながら詳細に説明する。
（実施形態１）
図１は、本発明の実施形態１に係るデータ保持回路の要部構成例を示す回路図である。
【００３２】
図１において、本実施形態１の保持回路１０は、２つのフリップフロップＤＦ１およびＸＤＦ１と、同一入力（例えばＬとＬなど）でＬ出力「０」し、異なる入力（例えばＨとＬ）でＨ出力「１」する４つの排他的論理和回路ＸＯＲ１〜ＸＯＲ４とを有している。
【００３３】
排他的論理和回路ＸＯＲ１〜ＸＯＲ４は、入力信号が共に「０」または共に「１」である場合にＬレベル「０」が出力され、入力信号の一方が「０」で他方が「１」の場合にはＨレベル「１」が出力される。
【００３４】
第１排他的論理和回路ＸＯＲ１の両入力端にはそれそれ、入力信号ＩＮと、第４排他的論理和回路ＸＯＲ４の出力信号とがそれぞれ入力されている。第２排他的論理和回路ＸＯＲ２の両入力端にはそれそれ、第１排他的論理和回路ＸＯＲ１の出力信号と、第１フリップフロップＤＦ１の出力信号とがそれぞれ入力されている。
【００３５】
第１フリップフロップＤＦ１の入力端子Ｄには、第２排他的論理和回路ＸＯＲ２の出力信号が入力され、第１フリップフロップＤＦ１のクロック端子にはクロック信号ＣＬＫが供給されており、クロック信号ＣＬＫの立ち上がりタイミングで入力端子Ｄからの入力データが出力端子Ｑから出力されて保持される。
【００３６】
第３排他的論理和回路ＸＯＲ３の両入力端にはそれそれ、第１排他的論理和回路ＸＯＲ１の出力信号と、第２フリップフロップＸＤＦ１の出力信号とがそれぞれ入力されている。
【００３７】
第２フリップフロップＸＤＦ１の入力端子Ｄには第３排他的論理和回路ＸＯＲ３の出力信号が入力され、第２フリップフロップＸＤＦ１のクロック端子にはクロック信号ＣＬＫが反転されて供給されており、クロック信号ＣＬＫの立ち下がりタイミングで入力端子Ｄからの入力データが出力端子Ｑから出力されて保持される。
【００３８】
第４排他的論理和回路ＸＯＲ４の両入力端にはそれそれ、第１フリップフロップＤＦ１の出力信号と、第２フリップフロップＸＤＦ１の出力信号とがそれぞれ入力されており、両出力信号が同一入力でＬ出力する第４排他的論理和回路ＸＯＲ４の出力信号が最終出力結果（最終出力信号ＯＵＴ）として保持回路１０から出力される。
【００３９】
上記構成により、以下に、本実施形態１のデータ保持回路１０の動作について詳細に説明する。
【００４０】
図２は、図１のデータ保持回路１０の動作を説明するための各部の信号波形図である。なお、図２には、入力信号ＩＮとクロック信号ＣＬＫと最終出力結果（最終出力信号ＯＵＴ）とが示されている。
【００４１】
まず、初期状態において、入力信号ＩＮおよびクロック信号ＣＬＫが入力されていないことにより、フリップフロップＤＦ１およびＸＤＦ１の値は不定となり、「０」および「１」のいずれでもない状態になる。このため、図２に示すように、データ保持回路１０の最終出力結果としての最終出力信号ＯＵＴについても不定となり、「０」および「１」のいずれでもない出力状態になっている。
【００４２】
このような状態で、フリップフロップＤＦ１およびＸＤＦ１にクロック信号ＣＬＫが供給されると共に、入力信号ＩＮが出力されると、第１排他的論理和回路ＸＯＲ１は、入力信号ＩＮを入力して、その出力信号が「１」となる。第１排他的論理和回路ＸＯＲ１からの出力信号は、第２排他的論理和回路ＸＯＲ２および第３排他的論理和回路ＸＯＲ３にそれぞれ入力される。第２排他的論理和回路ＸＯＲ２および第３排他的論理和回路ＸＯＲ３のそれぞれの他方の入力である第１フリップフロップＤＦ１の出力信号および第２フリップフロップＸＤＦ１の出力信号がそれぞれ、Ｌレベルの「０」であることによって、第２排他的論理和回路ＸＯＲ２および第３排他的論理和回路ＸＯＲ３からのそれぞれの出力信号も、Ｈレベルの「１」になる。
【００４３】
次に、第２排他的論理和回路ＸＯＲ２からの出力信号「１」が、第１フリップフロップＤＦ１の入力端子Ｄに入力されると、第１フリップフロップＤＦ１は、入力されるクロック信号ＣＬＫのパルスの立上がりに同期して、出力信号「１」を出力する。このように、第１フリップフロップＤＦ１の出力信号が「１」になることにより、第２排他的論理和回路ＸＯＲ２の他方の入力信号が「１」になり、第２排他的論理和回路ＸＯＲ２からの出力信号は「０」になる。これを受けて、第１フリップフロップＤＦ１は、第２排他的論理和回路ＸＯＲ２への出力信号が「０」になっても、その出力信号「１」を保持し、クロック信号ＣＬＫのパルスの立下りによってその出力信号は「０」に変化する。
【００４４】
他方、第３排他的論理和回路ＸＯＲ３からの出力信号「１」が、第２フリップフロップＸＤＦ１の入力端子Ｄに入力されると、第２フリップフロップＸＤＦ１は、入力されるクロック信号ＣＬＫの反転パルスが入力されていることから、クロック信号ＣＬＫのパルスの立下がりに同期して「１」を出力する。第２フリップフロップＸＤＦ１の出力信号が「１」になることにより、第３排他的論理和回路ＸＯＲ３の他方の入力端への入力信号も「１」になり、第３排他的論理和回路ＸＯＲ３からの出力信号は「０」になる。これを受けて、第２フリップフロップＸＤＦ１は、第３排他的論理和回路ＸＯＲ３からの出力信号が「０」になっても、その出力信号「１」を保持し、その後にクロック信号ＣＬＫのパルスが入力されると、その立上がりによって出力信号は「０」に変化する。
【００４５】
第２排他的論理和回路ＸＯＲ２は、クロック信号ＣＬＫのパルスの立上がりによって「１」を出力し、第３排他的論理和回路ＸＯＲ３は、クロック信号ＣＬＫのパルスの立下りによって「１」を出力する。第２排他的論理和回路ＸＯＲ２は、クロック信号ＣＬＫのパルスの立上がりによって「１」が出力されると、このとき、第３排他的論理和回路ＸＯＲ３からの出力信号が「０」であることから、第４排他的論理和回路ＸＯＲ４からの出力信号、即ち、最終出力結果（最終出力信号ＯＵＴ）は「１」になる。その後、第３排他的論理和回路ＸＯＲ３が、クロック信号ＣＬＫのパルスの立下りによって「１」を出力すると、第４排他的論理和回路ＸＯＲ４の出力信号、即ち、最終出力結果（最終出力信号ＯＵＴ）は「０」になる。
【００４６】
したがって、クロック信号ＣＬＫのパルスの立上がり時または立下り時に、入力信号ＩＮとして「１」が入力されていることにより、最終出力結果（最終出力信号ＯＵＴ）は「１」になり、入力信号ＩＮとしての「１」が、複数のパルスの立上がり時まで継続することにより、最終出力結果（最終出力信号ＯＵＴ）は「１」を継続し、入力信号ＩＮが「０」に切り替わった後のパルスの立上がりまたは立下りに同期して、最終出力結果（最終出力信号ＯＵＴ）は「０」に変化する。
【００４７】
よって、図２に示すように、入力信号ＩＮが「１」または「０」になっていることを、確実に半クロック単位でサンプリングすることが可能となり、また、入力信号ＩＮが「１」または「０」になっていることを、半クロック幅のパルス信号についても正しく再現することができる。
【００４８】
また、従来のように遅延回路を用いずに、本実施形態１のデータ保持回路１０（ラッチ回路）により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
（実施形態２）
本実施形態２では、上記実施形態１の第１フリップフロップＤＦ１および第２フリップフロップＸＤＦ１に非同期リセット端子Ｒを設けて第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２として、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とする場合について説明する。
【００４９】
図３は、本発明の実施形態２に係るデータ保持回路の要部構成例を示す回路図である。
【００５０】
図３において、本実施形態２のデータ保持回路２０は、第１および第２の２つのフリップフロップＤＦ２およびＸＤＦ２と４つの排他的論理和回路ＸＯＲ１〜ＸＯＲ４とを有している。
【００５１】
これらの第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２には、非同期リセット端子Ｒがそれぞれ設けられており、リセット信号ＸＲが第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２の各リセット端子Ｒにそれぞれ入力される構成となっている。なお、その他の構成については、図１に示すデータ保持回路１０の場合と同様の構成である。
【００５２】
上記構成により、以下、本実施形態２のデータ保持回路２０の動作について説明する。
【００５３】
図４は、図３のデータ保持回路２０の動作を説明するための各部の信号波形図である。なお、図４には、入力信号ＩＮとクロック信号ＣＬＫとリセット信号ＸＲと最終出力結果（最終出力信号ＯＵＴ）とが示されている。
【００５４】
図４に示すように、本実施形態２の保持回路２０では、リセット信号ＸＲを「１」として、その反転信号が、第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２の各リセット端子Ｒにそれぞれ入力されることにより、第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２がそれぞれセット状態になり、上記実施形態１のデータ保持回路１０の場合と同様に、クロック信号ＣＬＫの最初の立ち上がりタイミングおよび立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。したがって、入力信号ＩＮを確実に半クロック単位でサンプリングすることが可能となり、入力信号ＩＮの半クロック幅のパルス信号についても正しく再現することができる。
【００５５】
特に、本実施形態２では、リセット信号ＸＲを「０」とすることにより、その反転信号が入力されて、クロック信号ＣＬＫとは無関係に、最終出力信号ＯＵＴを「０」にリセットすることができる。このため、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「０」に設定することができる。
【００５６】
なお、本実施形態２の保持回路２０において、第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２にそれぞれ非同期リセット端子Ｒが設けられ、そのリセット信号ＸＲが第１フリップフロップＤＦ２および該第２フリップフロップＸＤＦ２の各リセット端子Ｒにそれぞれ入力されて、このリセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とする場合について説明したが、これに限らず、第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２にそれぞれ非同期セット端子Ｓが設けられ、そのリセット信号ＸＲが第１フリップフロップＤＦ２および第２フリップフロップＸＤＦ２の各セット端子Ｓにそれぞれ入力される構成としてもよく、これによっても、リセット信号ＸＲを「０」とすることにより、最終出力信号ＯＵＴを「０」にリセットすることができて、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「０」に設定することができる。
【００５７】
また、従来のように遅延回路を用いずに、本実施形態２のデータ保持回路２０（ラッチ回路）により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
（実施形態３）
本実施形態３では、上記実施形態１の第１フリップフロップＤＦ１に非同期セット端子Ｓ、上記実施形態１の第２フリップフロップＸＤＦ１に非同期リセット端子Ｒを設けて、第１フリップフロップＤＦ３および第２フリップフロップＸＤＦ３として、セット信号ＸＳにより最終出力信号を’１’にセット可能とする場合について説明する。
【００５８】
図５は、本発明の実施形態３に係るデータ保持回路の要部構成例を示す回路図である。
【００５９】
図５において、本実施形態３のデータ保持回路３０は、第１および第２の２つのフリップフロップＤＦ３およびＸＤＦ３と、４つの排他的論理和回路ＸＯＲ１〜ＸＯＲ４とを有している。
【００６０】
この第１フリップフロップＤＦ３には非同期セット端子Ｓが設けられ、第２フリップフロップＸＤＦ３には非同期リセット端子Ｒが設けられている。第１フリップフロップＤＦ３のセット端子Ｓおよび第２フリップフロップＸＤＦ３のリセット端子Ｒには、セット信号ＸＳがそれぞれ入力されている。なお、その他の構成については、図１に示すデータ保持回路１０の場合と同様の構成である。
【００６１】
上記構成により、以下、本実施形態３のデータ保持回路３０の動作について説明する。
【００６２】
図６は、図５のデータ保持回路３０の動作を説明するための各部の信号波形図である。なお、図６には、入力信号ＩＮとクロック信号ＣＬＫとセット信号ＸＳと最終出力信号ＯＵＴとが示されている。
【００６３】
図６に示すように、本実施形態３に係るデータ保持回路３０では、セット信号ＸＳを「１」として、その反転信号が、第１フリップフロップＤＦ３のセット端子Ｓおよび第２フリップフロップＸＤＦ３のリセット端子Ｒにそれぞれ入力することにより、第１フリップフロップＤＦ３および第２フリップフロップＸＤＦ３がそれぞれセット状態になり、上記実施形態１のデータ保持回路１０の場合と同様に、クロック信号ＣＬＫの最初の立ち上がりタイミングおよび立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。したがって、入力信号ＩＮを確実に半クロック単位でサンプリングすることが可能となり、入力信号ＩＮの半クロック幅のパルス信号についても正しく再現することができる。
【００６４】
特に、本実施形態３では、セット信号ＸＳを「０」とすることにより、その反転信号が入力されて、クロック信号ＣＬＫとは無関係に、最終出力信号ＯＵＴを「１」にセットすることができる。このため、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「１」に設定することができる。
【００６５】
なお、本実施形態３のデータ保持回路３０において、第１フリップフロップＤＦ３に非同期セット端子Ｓが設けられ、第２フリップフロップＸＤＦ３に非同期リセット端子Ｒが設けられ、セット信号ＸＳが第１フリップフロップＤＦ３のセット端子Ｓおよび第２フリップフロップＸＤＦ３のリセット端子Ｒに入力されて、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とする場合について説明したが、これに限らず、第１フリップフロップＤＦ３に非同期リセット端子Ｒが設けられ、第２フリップフロップＸＤＦ３に非同期セット端子Ｓが設けられ、セット信号ＸＳを第１フリップフロップＤＦ３のリセット端子Ｒおよび第２フリップフロップＸＤＦ３のセット端子Ｓに入力させるようにしてもよい。これによっても、セット信号ＸＳにより最終出力信号ＯＵＴを’１’に設定することができて、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「０」に設定することができる。
【００６６】
また、従来のように遅延回路を用いずに、本実施形態３のデータ保持回路３０（ラッチ回路）により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
（実施形態４）
本実施形態４では、上記実施形態１の第１フリップフロップＤＦ１に非同期セット端子Ｓおよび非同期リセット端子Ｒ、上記実施形態１の第２フリップフロップＸＤＦ１に非同期リセット端子Ｒを設けて、第１フリップフロップＤＦ４および第２フリップフロップＸＤＦ４として、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、また、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とする場合について説明する。
【００６７】
図７は、本発明の実施形態４に係るデータ保持回路の要部構成例を示す回路図である。
【００６８】
図７において、本実施形態４のデータ保持回路４０は、第１および第２の２つのフリップフロップＤＦ４およびＸＤＦ４と、４つの排他的論理和回路ＸＯＲ１〜ＸＯＲ４と、１つの論理積回路ＡＮＤ１とを有している。
【００６９】
この第１フリップフロップＤＦ４には、非同期リセット端子Ｒと非同期セット端子Ｓの両方が設けられており、リセット信号ＸＲが第１フリップフロップＤＦ４のリセット端子Ｒに入力され、セット信号ＸＳが第１フリップフロップＤＦ４のセット端子Ｓに入力されている。また、第２フリップフロップＸＤＦ４には、非同期リセット端子Ｒが設けられており、論理積回路ＡＮＤ１によりリセット信号ＸＲとセット信号ＸＳの論理積をとった出力信号が第２フリップフロップＸＤＦのリセット端子Ｒに入力されている。なお、その他の構成については、図１に示すデータ保持回路１０の場合と同様の構成である。
【００７０】
上記構成により、以下、本実施形態４のデータ保持回路４０の動作について説明する。
【００７１】
図８は、図７のデータ保持回路４０の動作を説明するための各部の信号波形図である。なお、図８には、入力信号ＩＮとクロック信号ＣＬＫとリセット信号ＸＳとセット信号ＸＳと最終出力信号ＯＵＴとが示されている。
【００７２】
図８に示すように、本実施形態４に係るデータ保持回路４０では、リセット信号ＸＲを「０」とすることにより、クロック信号ＣＬＫとは無関係に最終出力信号ＯＵＴを「０」にセットすることができる。このため、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを「０」に設定することができる。また、セット信号ＸＳを「０」とすることにより、クロック信号ＣＬＫとは無関係に最終出力信号ＯＵＴを「１」にセットすることができる。このため、初期状態において、図２では不安定な出力状態になっていた最終出力信号ＯＵＴを’１’に設定することができる。
【００７３】
また、図２の場合と同様に、クロック信号ＣＬＫの最初の立ち上がりタイミングおよび立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。さらに、図２の場合と同様に、入力信号ＩＮを確実に半クロック単位でサンプリングすることが可能となり、入力信号ＩＮの半クロック幅のパルス信号についても正しく再現することができる。
【００７４】
なお、本実施形態４のデータ保持回路４０において、第１フリップフロップＤＦ４に非同期リセット端子Ｒおよび非同期セット端子Ｓの両方が設けられ、第２フリップフロップＸＤＦ４に非同期リセット端子Ｒが設けられ、リセット信号ＸＲが第１フリップフロップＤＦ４のリセット端子Ｒに入力され、セット信号ＸＳが第１フリップフロップＤＦ４のセット端子Ｓに入力され、リセット信号ＸＲおよびセット信号ＸＳの論理積をとった信号が第２フリップフロップＸＤＦ４のリセット端子Ｒに入力されて、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、また、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とする場合について説明したが、これに限らず、第１フリップフロップＤＦ４に非同期リセット端子Ｒが設けられ、第２フリップフロップＸＤＦ４に非同期リセット端子Ｒおよび非同期セット端子Ｓの両方が設けられ、リセット信号ＸＲが第２フリップフロップＤＦ４のリセット端子Ｒに入力され、セット信号ＸＳが第２フリップフロップＤＦ４のセット端子Ｓに入力され、リセット信号ＸＲおよびセット信号ＸＳの論理積をとった信号が第１フリップフロップＸＤＦのリセット端子Ｒに入力される構成としてもよい。これによっても、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、また、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とすることができる。
【００７５】
また、本実施形態４のデータ保持回路４０に限らず、第１フリップフロップＤＦ４に非同期リセット端子Ｒおよび非同期セット端子Ｓの両方が設けられ、第２フリップフロップＸＤＦ４に非同期セット端子Ｓが設けられ、リセット信号ＸＲが第１フリップフロップＤＦ４のセット端子Ｓに入力され、セット信号ＸＳが第１フリップフロップＤＦ４のリセット端子Ｒに入力され、リセット信号ＸＲおよびセット信号ＸＳの論理積をとった信号が第２フリップフロップＸＤＦ４のセット端子Ｓに入力される構成としてもよい。これによっても、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とすることができる。
【００７６】
さらに、本実施形態４のデータ保持回路４０に限らず、第１フリップフロップＤＦ４に非同期セット端子Ｓが設けられ、第２フリップフロップＸＤＦ４に非同期リセット端子Ｒおよび非同期セット端子Ｓの両方が設けられ、リセット信号ＸＲが第２フリップフロップＤＦ４のセット端子Ｓに入力され、セット信号ＸＳが第２フリップフロップＤＦのリセット端子Ｒに入力され、リセット信号ＸＲおよびセット信号ＸＳの論理積をとった信号が第１フリップフロップＸＤＦ４のセット端子Ｓに入力される構成としてもよい。これによっても、リセット信号ＸＲにより最終出力信号ＯＵＴを’０’にリセット可能とし、セット信号ＸＳにより最終出力信号ＯＵＴを’１’にセット可能とすることができる。
【００７７】
また、従来のように遅延回路を用いずに、本実施形態４のデータ保持回路４０（ラッチ回路）により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
（実施形態５）
本実施形態５では、上記実施形態１〜４のうちの少なくともいずれかを用いた信号処理回路について説明する。
【００７８】
図９は、本発明の信号処理回路を受信回路に適用した場合の実施形態５である要部構成例を示す回路図であり、図１０は、図９の加算回路ＩＮＣの要部構成例を示す回路図である。
【００７９】
図９において、本実施形態５の受信回路５０は、フリップフロップＤＦ１０およびＸＤＦ１１と、排他的論理和回路ＸＯＲ１０と、上記実施形態１〜４のいずれかで説明した本発明のデータ保持回路ＤＤＦ０、ＤＤＦ１、ＤＤＦ２、・・・、ＤＤＦｎと、加算回路ＩＮＣとを有している。この受信回路５０は、有線によるＵＳＢ（ユニバーサル・シリアル・バス）やＳｅｒｉａｌＡＴＡ（シリアル・エーティーエー）などのシリアル通信、または無線によるＩｒＤＡ（赤外線通信）などのシリアル通信により受信された受信信号ＲＸＤの’０’→’１’または’１’→’０’の変化点（エッジ）を検出して変化点検出信号ＴＲＧを生成し、また、変化点検出信号ＴＲＧの’０’の期間および／または’１’の期間を半クロック単位でカウントして信号長カウンタＬＮＧを生成するものである。
【００８０】
フリップフロップＤＦ１０のクロック端子にはクロック信号ＣＬＫが供給されており、クロック信号ＣＬＫの立ち上がりタイミングで入力端子Ｄからの入力データである受信信号ＲＸＤが出力端子Ｑから出力されて保持される。
【００８１】
フリップフロップＸＤＦ１１のクロック端子にはクロック信号ＣＬＫが反転して供給されており、クロック信号ＣＬＫの立ち下がりタイミングで入力端子Ｄからの入力データである受信信号ＲＸＤが出力端子Ｑから出力されて保持される。
【００８２】
排他的論理和回路ＸＯＲ１０は、フリップフロップＤＦ１０の出力信号とフリップフロップＸＤＦ１１の出力信号とが排他的論理和され、同一入力でＬ出力し、異なる入力でＨ出力する排他的論理和出力が入力信号ＩＮとしてデータ保持回路ＤＤＦ０に入力される。
【００８３】
このデータ保持回路ＤＤＦ０では、上記実施形態１〜４で説明したように、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。また、この保持回路ＤＤＦ０の最終出力信号ＯＵＴは、変化点検出信号ＴＲＧとして出力されると共に、加算回路ＩＮＣのクリア端子Ｃに入力されている。
【００８４】
加算回路ＩＮＣは、図１０に示すように、計算回路Ｄ１と、反転回路ＩＮＶ１と、論理積回路ＡＮＤ１〜ＡＮＤｎとを有している。
【００８５】
計算回路Ｄ１は、入力端子Ｄからの入力信号Ｄに'１'が加算されて’Ｄ＋１’として出力される。
【００８６】
反転回路ＩＮＶ１は、クリア端子Ｃからの信号が入力され、これが反転されて出力される。
【００８７】
論理積回路ＡＮＤ１〜ＡＮＤｎは、計算回路Ｄ１からの出力信号と、反転回路ＩＮＶ１からの出力信号とが論理積演算される。これによって、加算回路ＩＮＣでは、クリア端子Ｃに入力される変化点検出信号ＴＲＧが’０’であるときに計算回路Ｄ１からの出力信号’Ｄ＋１’が出力信号Ｙとして出力され、この変化点検出信号ＴＲＧが’１’であるときに計算回路Ｄ１からの出力値が’０’にクリアされる。これによって、ここでは、変化点検出信号ＴＲＧの’０’の期間を半クロック単位でカウントして信号長カウンタＬＮＧを生成している。
【００８８】
加算回路ＩＮＣの演算結果Ｙは、入力信号ＩＮとしてデータ保持回路ＤＤＦ１〜ＤＤＦｎにそれぞれ入力される。これらのデータ保持回路ＤＤＦ１〜ＤＤＦｎでは、上記実施形態１〜４で説明したように、クロック信号ＣＬＫの最初の立ち上がりタイミングまたは立ち下がりタイミングにおいて、入力信号ＩＮの値が最終出力信号ＯＵＴとして出力されて保持される。データ保持回路ＤＤＦ１〜ＤＤＦｎの最終出力信号ＯＵＴは信号長カウンタＬＮＧとして出力されると共に、加算回路ＩＮＣの入力端子Ｄに入力される。
【００８９】
上記構成により、以下、本実施形態５の信号処理回路としての受信回路５０の動作について説明する。
【００９０】
図１１は、図９の受信回路５０の動作を説明するための各部の信号波形図である。なお、図１１には、クロック信号ＣＬＫと受信信号ＲＸＤとフリップフロップＤＦ１０からの出力信号Ｑ１０とフリップフロップＸＤＦ１１からの出力信号Ｑ１１と変化点検出信号ＴＲＧと信号長カウンタＬＮＧとが示されている。
【００９１】
図１１に示すように、まず、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて受信信号ＲＸＤが’０’のときに出力信号Ｑ１０およびＱ１１は’０’となり、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて受信信号ＲＸＤが’１’のときには出力信号Ｑ１０およびＱ１１は’１’となる。
【００９２】
次に、クロック信号の立ち上がりタイミングおよび立ち下がりタイミングにおいて、出力信号Ｑ１０およびＱ１１の排他的論理和が’０’である場合に、変化点検出信号ＴＲＧは’０’となり、クロック信号の立ち上がりタイミングおよび立ち下がりタイミングにおいて、出力信号Ｑ１０およびＱ１１の排他的論理和が’１’である場合には、受信信号の変化点が検出されて変化点検出信号ＴＲＧが半クロックだけ’１’となる。
【００９３】
信号長カウンタＬＮＧは、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングで’０’、’１’、’２’、・・・と順に１つずつカウントアップされ、変化点検出信号ＴＲＧが’１’になると、そのカウント値が’０’にクリアされる。この例では、受信信号ＲＸＤの最初の’１’期間は１クロック、次の’０’期間は１．５クロック、次の’１’期間は２クロック、次の’０’期間は２．５クロックとなり、変化点検出信号ＴＲＧが’１’になったときの信号長カウンタＬＮＧの値が順に１、２、３、４となるように設計されている。これによって、変化点検出信号ＴＲＧの’０’の期間が半クロック単位で信号長カウンタＬＮＧとしてカウントされる。
【００９４】
ここで、以下に、図９の受信回路５０と、従来技術により図９の受信回路５０と同等の機能を実現可能な受信回路とを比較するために、参考例として図１２および図１３を用いて詳細に説明する。
【００９５】
図１２は、従来技術により図９の受信回路５０と同等の機能を実現可能な受信回路の要部構成例を示す回路図である。なお、従来技術により変化点検出信号ＴＲＧを生成する方法としては、様々なものが考えられるが、図１２の受信回路はその一例である。
【００９６】
図１２において、この受信回路６０は、フリップフロップＤＦ２０およびＸＤＦ２１、ＤＦ２２およびＸＤＦ２３と、排他的論理和回路ＸＯＲ２０と、遅延回路６１〜６３と、論理積回路ＡＮＤ２０およびＡＮＤ２１と、論理和回路ＯＲ２０および２１と、カウンタＣＮＴ０およびＣＮＴ１と、加算回路６４とを有している。
【００９７】
フリップフロップＤＦ２０のクロック端子にはクロック信号ＣＬＫが供給されており、クロック信号ＣＬＫの立ち上がりタイミングで入力端子Ｄからの入力データである受信信号ＲＸＤが出力端子Ｑから出力されて保持される。
【００９８】
フリップフロップＸＤＦ２１のクロック端子にはクロック信号ＣＬＫが反転されて供給されており、クロック信号ＣＬＫの立ち下がりタイミングで入力端子Ｄからの入力データである受信信号ＲＸＤが出力端子Ｑから出力されて保持される。
【００９９】
排他的論理和回路ＸＯＲ２０では、フリップフロップＤＦ２０の出力信号Ｑ２０と、フリップフロップＸＤＦ２１の出力信号Ｑ２１とが排他的論理和される。
【０１００】
フリップフロップＤＦ２２では、排他的論理和回路ＸＯＲ２０からの出力信号が、クロック信号ＣＬＫの立ち上がりタイミングで出力信号ＴＲＧ０として出力されて保持される。また、フリップフロップＸＤＦ２３では、排他的論理和回路ＸＯＲ２０からの出力信号が、クロック信号ＣＬＫの立ち下がりタイミングで出力信号ＴＲＧ１として出力されて保持される。
【０１０１】
論理積回路ＡＮＤ２０では、フリップフロップＤＦ２２の出力信号ＴＲＧ０と、遅延回路６１によりクロック信号ＣＬＫが遅延された信号とが論理積される。
【０１０２】
論理積回路ＡＮＤ２１では、フリップフロップＸＤＦ２３の出力信号ＴＲＧ１と、遅延回路６２によりクロック信号が遅延されて反転された信号とが論理積される。
【０１０３】
論理和回路ＯＲ２０では、これらの論理積結果が論理和されて、半クロック分の変化点検出信号ＴＲＧが生成される。
【０１０４】
論理和回路ＯＲ２１では、その変化点検出信号ＴＲＧと、変化点検出信号ＴＲＧが遅延回路６３により遅延されて反転された信号とが論理和されてリセット信号ＸＲＳＴが生成される。
【０１０５】
カウンタＣＮＴ０では、クロック信号の立ち上がりタイミングでカウントアップされる。また、カウンタＣＮＴ１では、クロック信号の立ち下がりタイミングでカウントアップされる。論理和回路ＯＲ２１からのリセット信号ＸＲＳＴはそれぞれ、カウンタＣＮＴ０およびＣＮＴ１の各リセット端子に供給されて、カウンタＣＮＴ０およびカウンタＣＮＴ１の非同期リセット信号として使用される。
【０１０６】
加算回路６４では、カウンタＣＮＴ０およびＣＮＴ１からの各出力値ＬＮＧ０およびＬＮＧ１が加算されて信号長カウンタＬＮＧの値が生成される。
【０１０７】
上記構成により、以下、図１２の従来の受信回路６０の動作について説明する。
【０１０８】
図１３は、従来の受信回路６０の動作を説明するための各部の信号波形図である。なお、図１３には、クロック信号ＣＬＫと受信信号ＲＸＤとフリップフロップＤＦ２０からの出力信号Ｑ２０とフリップフロップＸＤＦ２１からの出力信号Ｑ２１とフリップフロップＤＦ２２からの出力信号ＴＲＧ０とフリップフロップＸＤＦ２３からの出力信号ＴＲＧ１とフリップフロップ変化点検出信号ＴＲＧとリセット信号ＸＲＳＴとカウンタＣＮＴ０からの出力値ＬＮＧ０とカウンタＣＮＴ１からの出力値ＬＮＧ１と信号長カウンタＬＮＧとが示されている。
【０１０９】
図１３に示すように、まず、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて、受信信号ＲＸＤが’０’のときにはフリップフロップＤＦ２０およびフリップフロップＸＤＦ２１からの出力信号Ｑ２０およびＱ２１は共に’０’になる。また、クロック信号ＣＬＫの立ち上がりタイミングおよび立ち下がりタイミングにおいて、受信信号ＲＸＤが’１’のときにはフリップフロップＤＦ２０およびフリップフロップＸＤＦ２１からの出力信号Ｑ２０およびＱ２１は共に’１’になる。
【０１１０】
クロック信号の立ち上がりタイミングおよび立ち下がりタイミングにおいて、フリップフロップＤＦ２０およびフリップフロップＸＤＦ２１からの出力信号Ｑ２０およびＱ２１の排他的論理和が’０’である場合に、フリップフロップＤＦ２２およびフリップフロップＸＤＦ２３からの出力信号ＴＲＧ０およびＴＲＧ１は’０’となる。また、クロック信号の立ち上がりタイミングおよび立ち下がりタイミングにおいて、フリップフロップＤＦ２０およびフリップフロップＸＤＦ２１からの出力信号Ｑ２０およびＱ２１の排他的論理和が’１’である場合に、フリップフロップＤＦ２２およびフリップフロップＸＤＦ２３からの出力信号ＴＲＧ０およびＴＲＧ１は’１’となる。クロック信号の立ち上がりタイミングまたは立ち下がりタイミングにおいて、出力信号ＴＲＧ０およびＴＲＧ１のいずれか一方が’１’である場合に受信信号の変化点が検出されて変化点検出信号ＴＲＧが半クロックだけ’１’となる。
【０１１１】
変化点検出信号ＴＲＧの立ち下りタイミングでリセット信号ＸＲＳＴが’１’となる。カウンタ出力値ＬＮＧ０およびＬＮＧ１はクロック信号の立ち上がりタイミングおよび立ち上がりタイミングで’０’、’１’、’２’、・・・とカウントアップされ、リセット信号ＸＲＳＴにより’０’にクリアされる。信号長カウンタＬＮＧは、加算回路６４にてその出力信号ＬＮＧ０およびＬＮＧ１の加算値Ｔｉとして出力される。この例でも、受信信号ＲＸＤの最初の’１’期間は１クロック、次の’０’期間は１．５クロック、次の’１’期間は２クロック、次の’０’期間は２．５クロックとなり、変化点検出信号ＴＲＧが’１’になったときの信号長カウンタＬＮＧの値が順に１、２、３、４となるように設計されている。
【０１１２】
図１２に示す参考例の受信回路６０では、遅延回路６１〜６３の遅延時間が長すぎても短すぎても、不具合が発生し、その遅延時間のばらつきによってもグリッチノイズが発生する。
【０１１３】
これに対して、図９に示す実施形態５の受信回路５０では、遅延回路が一切使用されておらず、クロック信号ＣＬＫを組み合わせ回路に入力する必要もないため、特に注意することなく、安定に動作する回路を実現することができる。
【０１１４】
また、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジのいずれかのみを用いた同期回路とほぼ同等の設計方法により、クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジを用いた回路を設計することが可能となり、容易に信頼性が高い回路を設計することができる。
【０１１５】
なお、本実施形態５では、本発明の信号処理装置を受信装置に適用した実施形態５について説明したが、これに限らず、本発明の信号処理装置としては、その他の通信装置や、ディスクからデータを読み出す読出回路に適用することも可能である。
【０１１６】
以上により、本発明のデータ保持回路では、２つのフリップフロップと４つの排他的論理和回路とを有しており、第１排他的論理和回路の入力端には、入力信号ＩＮと第４排他的論理和回路の出力信号とが入力され、第２排他的論理和回路の入力端には、第１排他的論理和回路の出力信号と第１フリップフロップの出力信号が入力され、第３排他的論理和回路の入力端には、第１排他的論理和回路の出力信号と第２フリップフロップの出力信号とが入力され、第１フリップフロップの入力端子Ｄには第２排他的論理和回路の出力信号が入力されてクロック信号ＣＬＫの立ち上がりタイミングで入力データＤが出力されて保持され、第２フリップフロップの入力端子Ｄには第３排他的論理和回路の出力信号が入力されてクロック信号ＣＬＫの立ち下がりタイミングで入力データＤが出力されて保持され、第４排他的論理和回路の入力端には第１フリップフロップと第２フリップフロップの各出力信号が入力され、第４排他的論理和回路の出力信号が最終出力結果ＯＵＴとして出力される。これによって、設計が容易でグリッチノイズを発生させることなくクロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジを用いて半クロック単位で入力信号ＩＮのレベルをラッチするデータ保持回路を得ることができる。
【０１１７】
また、従来のように遅延回路を用いずに、本発明のデータ保持回路により、グリッチノイズが出ていない入力信号ＩＮのエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
【０１１８】
なお、以上のように、本発明の好ましい実施形態１〜５を用いて本発明を例示してきたが、本発明は、この実施形態１〜５に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜５の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１１９】
本発明は、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方で入力信号をラッチ可能なデータ保持回路および、通信や各種ディスクからのデータ読み出しなどを行うために、このデータ保持回路が用いられる信号処理回路の分野において、２つのフリップフロップと、４つの排他的論理和という比較的単純な構成により、グリッチノイズを発生させることなく、クロック信号の立ち上がりタイミングと立ち下がりタイミングの両方において入力信号をラッチすることができる。
【０１２０】
また、従来のように遅延回路を用いずに、本発明のデータ保持回路（ラッチ回路）により、グリッチノイズが出ていない入力信号のエッジ部以外の安定した信号部分をサンプリングすることによって、最終出力信号ＯＵＴからグリッチノイズを容易に除去することができる。
【０１２１】
さらに、本発明のデータ保持回路を用いた信号処理回路によれば、従来と同じ周波数のクロック信号により、半クロック単位で信号処理が可能となり、精度が向上する。また、従来の半分の周波数のクロック信号により、従来と同等の精度で信号処理を行い、消費電流や不要輻射ノイズを削減することができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施形態１に係るデータ保持回路の要部構成例を示す回路図である。
【図２】図１のデータ保持回路の動作を説明するための各部の信号波形図である。
【図３】本発明の実施形態２に係るデータ保持回路の要部構成例を示す回路図である。
【図４】図３のデータ保持回路の動作を説明するための各部の信号波形図である。
【図５】本発明の実施形態３に係るデータ保持回路の要部構成例を示す回路図である。
【図６】図５のデータ保持回路の動作を説明するための各部の信号波形図である。
【図７】本発明の実施形態４に係るデータ保持回路の要部構成例を示す回路図である。
【図８】図８のデータ保持回路の動作を説明するための各部の信号波形図である。
【図９】本発明の信号処理回路を受信回路に適用した場合の実施形態５の要部構成例を示す回路図である。
【図１０】図９の加算回路ＩＮＣの要部構成例を示す回路図である。
【図１１】図９の受信回路の動作を説明するための各部の信号波形図である。
【図１２】従来技術により図９の受信回路と同等の機能を実現可能な受信回路の要部構成例を示す回路図である。
【図１３】図１２の従来の受信回路の動作を説明するための各部の信号波形図である。
【符号の説明】
【０１２３】
１０、２０、３０、４０ データ保持回路
５０ 受信回路
ＸＯＲ１〜ＸＯＲ４、ＸＯＲ１０ 排他的論理和回路
ＤＦ１〜ＤＦ４、ＸＤＦ１〜ＸＤＦ４、ＤＦ１０、ＸＤＦ１１ フリップフロップ
ＤＤＦ０〜ＤＤＦｎ データ保持回路
ＩＮＣ 加算回路
ＡＮＤ１〜ＡＮＤｎ 論理積回路
Ｄ１ ”Ｄ＋１”計算回路
ＩＮＶ１ 反転回路
ＩＮ 入力信号
ＣＬＫ クロック信号
ＯＵＴ 最終出力信号
ＸＲ リセット信号
ＸＳ セット信号
ＲＸＤ 受信信号
ＴＲＧ 変化点検出信号
ＬＮＧ 信号長カウンタ
【特許請求の範囲】
【請求項１】
２つのフリップフロップと４つの排他的論理和回路とを有し、
第１排他的論理和回路の両入力端にはそれぞれ、入力信号と第４排他的論理和回路の出力信号とがそれぞれ入力され、
第２排他的論理和回路の両入力端にはそれぞれ、該第１排他的論理和回路の出力信号と第１フリップフロップの出力信号とがそれぞれ入力され、
第３排他的論理和回路の両入力端にはそれぞれ、該第１排他的論理和回路の出力信号と第２フリップフロップの出力信号とがそれぞれ入力され、
該第１フリップフロップの入力端子には該第２排他的論理和回路の出力信号が入力され、該第１フリップフロップのクロック端子にはクロック信号が入力されて、該クロック信号の立ち上がりタイミングで該入力端子への入力データが出力端子から出力されて保持され、
該第２フリップフロップの入力端子には該第３排他的論理和回路の出力信号が入力され、該第２フリップフロップのクロック端子には該クロック信号の反転信号が入力されて、該クロック信号の立ち下がりタイミングで当該入力端子への入力データが出力端子から出力されて保持され、
該第４排他的論理和回路の両入力端にはそれぞれ、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号とが入力され、該第４排他的論理和回路の出力信号が出力結果として出力されて、該クロック信号の立ち上がりタイミングおよび立ち下がりタイミングの両方で該入力信号がラッチされるように構成されているデータ保持回路。
【請求項２】
前記第１フリップフロップおよび前記第２フリップフロップにそれぞれ非同期リセット端子がそれぞれ設けられ、リセット信号が該第１フリップフロップおよび該第２フリップフロップの各リセット端子にそれぞれ入力されて、該リセット信号ＸＲにより最終出力信号を’０’にリセット可能とされている請求項１に記載のデータ保持回路。
【請求項３】
前記第１フリップフロップおよび前記第２フリップフロップにそれぞれ非同期セット端子がそれぞれ設けられ、リセット信号が該第１フリップフロップおよび該第２フリップフロップの各セット端子にそれぞれ入力されて、該リセット信号により最終出力信号ＯＵＴを’０’にリセット可能とされている請求項１に記載のデータ保持回路。
【請求項４】
前記第１フリップフロップに非同期セット端子が設けられ、前記第２フリップフロップに非同期リセット端子が設けられ、セット信号が該第１フリップフロップＤＦのセット端子および該第２フリップフロップのリセット端子にそれぞれ入力されて、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項５】
前記第１フリップフロップに非同期リセット端子が設けられ、前記第２フリップフロップに非同期セット端子が設けられ、セット信号が該第１フリップフロップのリセット端子および該第２フリップフロップのセット端子にそれぞれ入力されて、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項６】
前記第１フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、前記第２フリップフロップに非同期リセット端子が設けられ、リセット信号が該第１フリップフロップのリセット端子に入力され、セット信号が該第１フリップフロップのセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第２フリップフロップのリセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項７】
前記第１フリップフロップに非同期リセット端子が設けられ、前記第２フリップフロップＸに非同期リセット端子と非同期セット端子の両方が設けられ、リセット信号が該第２フリップフロップのリセット端子に入力され、セット信号が該第２フリップフロップのセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第１フリップフロップのリセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項８】
前記第１フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、前記第２フリップフロップに非同期セット端子が設けられ、リセット信号が該第１フリップフロップのセット端子に入力され、セット信号が該第１フリップフロップＤＦのリセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第２フリップフロップのセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項９】
前記第１フリップフロップに非同期セット端子が設けられ、前記第２フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、リセット信号が該第２フリップフロップのセット端子に入力され、セット信号が該第２フリップフロップＤＦのリセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第１フリップフロップのセット端子に入力されて、該リセット信号ＸＲにより最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項１０】
前記第１フリップフロップは前記クロック信号の立ち上がりのタイミングで該第１フリップフロップへの入力信号をラッチし、前記第２フリップフロップは該クロック信号の立ち下がりのタイミングで該第２フリップフロップへの入力信号をラッチする請求項１〜９のいずれかに記載のデータ保持回路。
【請求項１１】
クロック信号の立ち上がりタイミングでデータ入力端子に入力された入力データが出力端子から出力されて保持される第１フリップフロップと、該クロック信号の立ち下がりタイミングでデータ入力端子への入力データが出力端子から出力されて保持される第２フリップフロップと、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号とに対して所定の演算を行う組み合わせ回路と、該組み合わせ回路からの演算結果データが入力されて変化点検出信号を出力す請求項１〜１０のいずれかに記載のデータ保持回路とを有する信号処理回路。
【請求項１２】
クロック信号の立ち上がりタイミングでデータ入力端子に入力された入力データが出力端子から出力されて保持される第１フリップフロップと、該クロック信号の立ち下がりタイミングでデータ入力端子への入力データが出力端子から出力されて保持される第２フリップフロップと、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号との排他的論理和が入力信号としてラッチされる請求項１〜１０のいずれかに記載の第１のデータ保持回路と、該データ保持回路からの出力信号を変化点検出信号のレベルに応じて１を加算するかクリアにする１加算回路と、該１加算回路の演算結果データが入力信号としてラッチされる請求項１〜１０のいずれかに記載の第２の複数のデータ保持回路とを有し、
該第２の複数のデータ保持回路の各出力信号が該１加算回路の入力信号としてカウンタが構成されて、当該入力信号が’０’である期間または’１’である期間を半クロック単位で計測可能とされている信号処理回路。
【請求項１３】
原発振クロック信号が分周される１つまたは２つ以上の分周回路、該原発振クロック信号と分周クロック信号から所望のクロック信号を選択する選択回路および、選択されたクロック信号が出力される信号出力回路を有する信号選択出力回路と、該信号選択出力回路からのクロック信号が入力信号としてラッチされる請求項１〜１０のいずれかに記載のデータ保持回路とを備えた信号処理回路。
【請求項１】
２つのフリップフロップと４つの排他的論理和回路とを有し、
第１排他的論理和回路の両入力端にはそれぞれ、入力信号と第４排他的論理和回路の出力信号とがそれぞれ入力され、
第２排他的論理和回路の両入力端にはそれぞれ、該第１排他的論理和回路の出力信号と第１フリップフロップの出力信号とがそれぞれ入力され、
第３排他的論理和回路の両入力端にはそれぞれ、該第１排他的論理和回路の出力信号と第２フリップフロップの出力信号とがそれぞれ入力され、
該第１フリップフロップの入力端子には該第２排他的論理和回路の出力信号が入力され、該第１フリップフロップのクロック端子にはクロック信号が入力されて、該クロック信号の立ち上がりタイミングで該入力端子への入力データが出力端子から出力されて保持され、
該第２フリップフロップの入力端子には該第３排他的論理和回路の出力信号が入力され、該第２フリップフロップのクロック端子には該クロック信号の反転信号が入力されて、該クロック信号の立ち下がりタイミングで当該入力端子への入力データが出力端子から出力されて保持され、
該第４排他的論理和回路の両入力端にはそれぞれ、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号とが入力され、該第４排他的論理和回路の出力信号が出力結果として出力されて、該クロック信号の立ち上がりタイミングおよび立ち下がりタイミングの両方で該入力信号がラッチされるように構成されているデータ保持回路。
【請求項２】
前記第１フリップフロップおよび前記第２フリップフロップにそれぞれ非同期リセット端子がそれぞれ設けられ、リセット信号が該第１フリップフロップおよび該第２フリップフロップの各リセット端子にそれぞれ入力されて、該リセット信号ＸＲにより最終出力信号を’０’にリセット可能とされている請求項１に記載のデータ保持回路。
【請求項３】
前記第１フリップフロップおよび前記第２フリップフロップにそれぞれ非同期セット端子がそれぞれ設けられ、リセット信号が該第１フリップフロップおよび該第２フリップフロップの各セット端子にそれぞれ入力されて、該リセット信号により最終出力信号ＯＵＴを’０’にリセット可能とされている請求項１に記載のデータ保持回路。
【請求項４】
前記第１フリップフロップに非同期セット端子が設けられ、前記第２フリップフロップに非同期リセット端子が設けられ、セット信号が該第１フリップフロップＤＦのセット端子および該第２フリップフロップのリセット端子にそれぞれ入力されて、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項５】
前記第１フリップフロップに非同期リセット端子が設けられ、前記第２フリップフロップに非同期セット端子が設けられ、セット信号が該第１フリップフロップのリセット端子および該第２フリップフロップのセット端子にそれぞれ入力されて、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項６】
前記第１フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、前記第２フリップフロップに非同期リセット端子が設けられ、リセット信号が該第１フリップフロップのリセット端子に入力され、セット信号が該第１フリップフロップのセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第２フリップフロップのリセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項７】
前記第１フリップフロップに非同期リセット端子が設けられ、前記第２フリップフロップＸに非同期リセット端子と非同期セット端子の両方が設けられ、リセット信号が該第２フリップフロップのリセット端子に入力され、セット信号が該第２フリップフロップのセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第１フリップフロップのリセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項８】
前記第１フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、前記第２フリップフロップに非同期セット端子が設けられ、リセット信号が該第１フリップフロップのセット端子に入力され、セット信号が該第１フリップフロップＤＦのリセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第２フリップフロップのセット端子に入力されて、該リセット信号により最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項９】
前記第１フリップフロップに非同期セット端子が設けられ、前記第２フリップフロップに非同期リセット端子と非同期セット端子の両方が設けられ、リセット信号が該第２フリップフロップのセット端子に入力され、セット信号が該第２フリップフロップＤＦのリセット端子に入力され、該リセット信号と該セット信号の論理積をとった信号が該第１フリップフロップのセット端子に入力されて、該リセット信号ＸＲにより最終出力信号を’０’にリセット可能とされ、該セット信号により最終出力信号を’１’にセット可能とされている請求項１に記載のデータ保持回路。
【請求項１０】
前記第１フリップフロップは前記クロック信号の立ち上がりのタイミングで該第１フリップフロップへの入力信号をラッチし、前記第２フリップフロップは該クロック信号の立ち下がりのタイミングで該第２フリップフロップへの入力信号をラッチする請求項１〜９のいずれかに記載のデータ保持回路。
【請求項１１】
クロック信号の立ち上がりタイミングでデータ入力端子に入力された入力データが出力端子から出力されて保持される第１フリップフロップと、該クロック信号の立ち下がりタイミングでデータ入力端子への入力データが出力端子から出力されて保持される第２フリップフロップと、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号とに対して所定の演算を行う組み合わせ回路と、該組み合わせ回路からの演算結果データが入力されて変化点検出信号を出力す請求項１〜１０のいずれかに記載のデータ保持回路とを有する信号処理回路。
【請求項１２】
クロック信号の立ち上がりタイミングでデータ入力端子に入力された入力データが出力端子から出力されて保持される第１フリップフロップと、該クロック信号の立ち下がりタイミングでデータ入力端子への入力データが出力端子から出力されて保持される第２フリップフロップと、該第１フリップフロップの出力信号と該第２フリップフロップの出力信号との排他的論理和が入力信号としてラッチされる請求項１〜１０のいずれかに記載の第１のデータ保持回路と、該データ保持回路からの出力信号を変化点検出信号のレベルに応じて１を加算するかクリアにする１加算回路と、該１加算回路の演算結果データが入力信号としてラッチされる請求項１〜１０のいずれかに記載の第２の複数のデータ保持回路とを有し、
該第２の複数のデータ保持回路の各出力信号が該１加算回路の入力信号としてカウンタが構成されて、当該入力信号が’０’である期間または’１’である期間を半クロック単位で計測可能とされている信号処理回路。
【請求項１３】
原発振クロック信号が分周される１つまたは２つ以上の分周回路、該原発振クロック信号と分周クロック信号から所望のクロック信号を選択する選択回路および、選択されたクロック信号が出力される信号出力回路を有する信号選択出力回路と、該信号選択出力回路からのクロック信号が入力信号としてラッチされる請求項１〜１０のいずれかに記載のデータ保持回路とを備えた信号処理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−１４７９８６（Ｐ２００８−１４７９８６Ａ）
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願番号】特願２００６−３３２６８１（Ｐ２００６−３３２６８１）
【出願日】平成１８年１２月８日（２００６．１２．８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願日】平成１８年１２月８日（２００６．１２．８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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